JP2010283378A - 半導体装置 - Google Patents

Abstract

【課題】寄生抵抗、寄生容量を低減する。
【解決手段】基板に、第１配線層１１１と、前記第１配線層１１１の上層に層間絶縁膜１３２と、前記層間絶縁膜１３２の上面に開口部を有し前記層間絶縁膜にホール１１２Ａと、前記ホール１１２Ａ内壁面を被覆する第１金属層１１２と、前記第１金属層１１２で被覆されたホール１１２Ａ内に第２金属層１１３と、前記第１金属層１１２の上層に誘電絶縁膜１３５と、前記誘電絶縁膜１３５の上層に第２配線層１１４−１１６と、を備え、前記ホール１１２Ａ内壁面を被覆する第１金属層１１２が前記誘電絶縁膜１３５下層の下部電極の少なくとも一部を形成し、前記第２配線層１１４−１１６の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極Ｐ１を形成し、前記下部電極、誘電絶縁膜１３５および上部電極Ｐ１によってコンデンサ１６０が形成されている。
【選択図】図１４Ａ

Description

本発明は、ＭＩＭ（Metal-Insulator-Metal）構造を有する半導体装置に関する。

移動体通信分野等に用いられる高周波アナログ集積回路においては、高速動作する能動素子（トランジスタ素子等）に加えて、抵抗、容量、インダクタ等の受動素子が必要となる。そして、これらの回路では動作速度向上、消費電力低減のため、寄生抵抗、寄生容量の低減が必要となる。このうち、容量素子においては従来のＭＯＳ型容量よりも寄生抵抗、寄生容量が低減できるＭＩＭ（Metal-Insulator-Metal）素子が利用されている（例え
ば、下記特許文献１）。

また、寄生抵抗、寄生容量を削減し、素子の高速動作を達成する観点から銅（Ｃｕ）等の金属配線を集積回路に適用することが検討されている（下記特許文献２参照）。

特開２００１−２３７３７５号公報 特開２００３−２６４２３５号公報 特開２００４−６３９９０号公報

上述した技術では、ＭＩＭ構造およびＣｕ配線を半導体装置に組み込むための様々な提案がなされている。しかし、必ずしも構造的な観点から寄生抵抗、寄生容量を低減するための配慮が十分ではなかった。本発明の目的は、従来よりもさらに寄生抵抗、寄生容量を低減し、高周波特性を改善する技術を提供することである。

解決しようとする問題点は、高精細な図を手送りで走査入力する操作において障害となる入力位置を目視確認できない点である。

本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、基板に形成される第１配線層と、前記第１配線層の上層に形成される層間絶縁膜と、前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、前記ホール内壁面を被覆する第１金属層と、前記第１金属層で被覆されたホール内に埋め込まれる第２金属層と、前記第１金属層の上層に形成される誘電絶縁膜と、前記誘電絶縁膜の上層に形成される第２配線層と、を備え、前記ホール内壁面を被覆する第１金属層が前記誘電絶縁膜下層の下部電極の少なくとも一部を形成し、前記第２配線層の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極を形成し、前記下部電極、誘電絶縁膜および上部電極によってコンデンサが形成された半導体装置である。

また、本発明は、前記第１金属層に代えて、前記層間絶縁膜上に形成され前記第１金属層および第２金属層に接続される第３金属層を備え、前記第３金属層が前記誘電絶縁膜下層の下部電極を形成するものでもよい。

本発明によれば、従来よりもさらに、半導体装置の高周波特性を改善できる。

半導体装置の基本構造例を示す図である。 ＭＩＭ構造をダマシン構造内に埋め込み形成した半導体装置の第２例を示す図である。 基本的な位置合わせ系列を示す図である。 金属（Ｃｕ）のダマシン配線を形成するために、層間膜とストッパ膜を成膜し、パターニングする工程を示す図（ＭＩＭ部、通常部）である。 金属（Ｃｕ）のダマシン配線を形成するために、層間膜とストッパ膜を成膜し、パターニングする工程を示す図（マーク部）である。 溝内にスパッタとメッキで金属層（Ｃｕ）とバリアメタル膜（Ｔａ）を成膜する工程を示す図（ＭＩＭ部、通常部）である。 溝内にスパッタとメッキで金属層（Ｃｕ）とバリアメタル膜（Ｔａ）を成膜する工程を示す図（マーク部）である。 ダマシン配線上のホール形成工程を示す図（ＭＩＭ部、通常部）である。 ダマシン配線上のホール形成工程を示す図（マーク部）である。 層間絶縁膜１３２のパターン形成および拡散防止膜１３１の除去処理工程を示す図（ＭＩＭ部、通常部）である。 層間絶縁膜１３２のパターン形成および拡散防止膜１３１の除去処理工程を示す図（マーク部）である。 金属層の成膜工程を示す図（ＭＩＭ部、通常部）である。 金属層の成膜工程を示す図（通常部）である。 金属層のＣＭＰ工程を示す図（ＭＩＭ部、通常部）である。 金属層のＣＭＰ工程を示す図（マーク部）である。 ＭＩＭ部の下部電極となるパターンを形成する工程を示す図（ＭＩＭ部、通常部）である。 ＭＩＭ部の下部電極となるパターンを形成する工程でのマーク部の構成示す図である。 ＭＩＭ部の容量部になる誘電絶縁膜１３５を成膜する工程を示す図（ＭＩＭ部、通常部）である。 ＭＩＭ部の容量部での誘電絶縁膜１３５を成膜する工程でのマーク部の構成を示す図である。 ＭＩＭ部の容量部をパターニングするためのフォトレジスト２０４が塗布、露光、現像される工程を示す図（ＭＩＭ部、通常部）である。 ＭＩＭ部の容量部をパターニングするためのフォトレジスト２０４が塗布、露光、現像される工程でのマーク部の構成を示す図である。 上部電極のパターン形成工程を示す図（ＭＩＭ部、通常部）である。 上部電極のパターン形成工程でのマーク部の構成を示す図である。 バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４のエッチング工程を示す図（ＭＩＭ部、通常部）である。 バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４のエッチング工程を示す図（マーク部）である。 カバー構造の成膜工程を示す図（ＭＩＭ部、通常部）である。 カバー構造の成膜工程を示す図（マーク部）である。 カバー構造の成膜工程を示す図（変形例）である。 本発明の第１実施形態にて説明した工程によって作られる断面構造に対する平面図（ＭＩＭ部、通常部）である。 本発明の第１実施形態にて説明した工程によって作られる断面構造に対する平面図（マーク部）である。 本発明の第１実施形態にて説明した工程によって作られる断面構造に対する平面図（変形例）である。 本発明の第２実施形態に係る半導体装置のＭＩＭ部および通常部の断面図である。 本発明の第２実施形態に係る半導体装置のマーク部の断面図である。 本発明の第２実施形態に係る半導体装置のＭＩＭ部および通常部の平面図である。 本発明の第２実施形態に係る半導体装置のマーク部の平面図である。 ホールの断面形状が縦方向と横方向で長さの異なる矩形状である変形例を示す図である。 ダマシン配線部の幅を広げた変形例を示す図である。 ホールの数を増加させた変形例を示す図である。 断面形状の縦方向と横方向で長さが異なる溝状のホールと通常の略正方形に近い矩形のホールを組み合わせた変形例を示す図である。 ダマシン配線部の幅を広げるとともに、ホールの断面形状が縦方向と横方向で長さの異なる矩形状とした変形例である。 ＭＩＭ構造の下部電極からダマシン配線に引き出されるホールが上部電極Ｐ１の下に配置されない半導体装置を示す断面図である。 ＭＩＭ構造の下部電極からダマシン配線に引き出されるホールが上部電極Ｐ１の下に配置されない半導体装置を示す平面図である。 ホールの断面形状が縦方向と横方向で長さの異なる矩形状である変形例を示す図である。 誘電絶縁層が複数層積層された半導体装置を示す断面図である。 誘電絶縁層の端部が上部電極の端部と部分的に揃う半導体装置を示す断面図である。 ダミー絶縁層を利用した半導体装置の製造工程を示す断面図（１）である。 ダミー絶縁層を利用した半導体装置の製造工程を示す断面図（２）である。 ダミー絶縁層を利用した半導体装置の製造工程を示す断面図（３）である。 ダミー絶縁層を利用した半導体装置の製造工程を示す断面図（４）である。 ダミー絶縁層を利用した半導体装置の製造工程を示す断面図（５）である。 補助金属層上にレジストパターンを形成する工程を示す断面図である。 プラズマＣＶＤ法を用いて誘電絶縁膜が成膜される工程を示す断面図である。 誘電絶縁層上にフォトレジストが塗布、露光、現像される工程を示す断面図である。 バリアメタル、金属層、バリアメタルよりなるアルミ配線上にフォトレジストが塗布、露光、現像される工程を示す断面図である。 アルミ配線をエッチングする工程を示す断面図である。 誘電絶縁膜をエッチングする工程を示す断面図である。 層間絶縁膜上のグルー層を除去して補助金属層を成膜した半導体装置の製造工程を示す断面図（１）である。 層間絶縁膜上のグルー層を除去して補助金属層を成膜した半導体装置の製造工程を示す断面図（２）である。 ダマシン配線を上部電極Ｐ１の周囲に沿った形で配置した構造の半導体装置を示す平面図である。 電極下部にホールパターン１１２Ａは配置せず、ダマシン配線１１３Ａを配置した半導体装置の平面図である。 ダマシン配線が上部電極の引き出し部分直下の領域に形成されていない半導体装置の平面図である。 ＭＩＭ内部に上部電極Ｐ１とダマシン配線１１１Ａとの重複部分を構成した半導体装置の例１を示す平面図である。 ＭＩＭ内部に上部電極Ｐ１とダマシン配線１１１Ａとの重複部分を構成した半導体装置の例２を示す平面図である。 ＭＩＭ内部に上部電極Ｐ１とダマシン配線１１１Ａとの重複部分を構成した半導体装置の例３を示す平面図である。 ＭＩＭ内部に上部電極Ｐ１とダマシン配線１１１Ａとの重複部分を構成した半導体装置の例４を示す平面図である。 本発明の第１実施形態から第８実施形態でのアライメントマークによる位置合わせ系列を示す図である。 本発明の第１実施形態から第８実施形態を適用する半導体装置を示す図である。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成に限定されない。

《発明の骨子》
図１に、本半導体装置の基本構造例を示す。図１は、ＭＩＭ構造を含む半導体装置の断面図である。図１のように、この半導体装置は、半導体基板３００と、半導体基板３００上に形成されたシリコン酸化膜（ＳｉＯ２）３０１と、シリコン酸化膜３０１上に形成されたシリコン窒化膜（ＳｉＮ）３０２と、シリコン窒化膜３０２上に形成されたシリコン酸化膜３０３と、シリコン酸化膜３０３に形成された溝部３０９と、溝部３０９の底面および側面を被覆するバリアメタル膜３１０と、バリアメタル膜３１０内の溝状部分に充填された金属配線３１１（Ｃｕ）と、金属配線３１１（およびシリコン酸化膜３０３）の上層に形成されたシリコン窒化膜３３１と、シリコン窒化膜３３１上に形成されたＭＩＭ構造３６０と、ＭＩＭ構造３６０（およびシリコン窒化膜３３１）上に形成されたシリコン酸化膜３３３と、シリコン酸化膜３３３上に形成されたシリコン窒化膜３３４と、シリコン窒化膜３３４上に形成されたシリコン酸化膜３３５と、シリコン酸化膜３３５に形成された溝部３３９と、溝部３３９に埋め込まれた金属配線３３６と、金属配線３３６と同種の金属（Ｃｕ）が充填され金属配線３３６をＭＩＭ構造に接続するホール３３７Ａ、３３７Ｂと、同様に金属配線３３６を金属配線３１１に接続するホール３３７Ｃと、金属配線３３６と同種の金属（Ｃｕ）が充填された溝部３３９およびホール３３７Ａ−３３７Ｃを含む構造の内面を被覆するバリアメタル膜３３８とを有している。

ここで、溝部３０９と、溝部３０９の底面および側面を被覆するバリアメタル膜３１０と、バリアメタル膜３１０内の溝状部分に充填された金属配線３１１を含む構造がダマシン構造を構成する。また、金属配線３３６が埋め込まれた溝部３０９と、金属配線３３６と同種の金属（Ｃｕ）が埋め込まれたホール３３７Ａ、３３７Ｂ、３３７Ｃを含む構造をデュアルダマシン構造と呼ぶ。デュアルダマシン構造は、溝部およびホール双方を含むダマシン構造という意味である。

図１に示すように、ＭＩＭ構造３６０は、例えば、上層から窒化チタン（ＴｉＮ）／シリコン酸化膜（ＳｉＯ２）／窒化チタン（ＴｉＮ）の３層構造で構成され、その上層にさらにシリコン窒化物（ＳｉＮ）またはシリコン炭化物（ＳｉＣ）の層が形成されている。

ホール３３７Ａに充填された金属（Ｃｕ）およびホール３３７Ａ内壁を被覆するバリアメタル膜３３８は、金属配線３３６をＭＩＭ構造の下部電極（ＴｉＮ）まで接続する。また、ホール３３７Ｂに充填された金属（Ｃｕ）およびホール３３７Ｂ内壁を被覆するバリアメタル膜３３８は、金属配線３３６をＭＩＭ構造の上部電極（ＴｉＮ）まで接続する。また、ホール３３７Ｃに充填された金属（Ｃｕ）およびホール３３７Ｃ内壁を被覆するバリアメタル膜３３８は、金属配線３３６を金属配線３１１まで接続する。なお、ホール３３７−３３８Ｃ、バリアメタル膜３３８、および配線３３６を含むシリコン酸化膜３３３の層をビア層、ホール層、プラグ層、あるいは、単に層間絶縁膜層ともいう。

このように、図１では、ＭＩＭ素子は、デュアルダマシン構造のビア層（層間絶縁膜層）に埋め込み形成されている。

さらに、本半導体装置では、図１の右側部分に、層間のパターンを重ね合わせるためのアライメントマーク３５０が形成されている。ダマシン構造（溝部３０９にバリアメタル膜３１０あるいは金属配線３１１を埋め込んで平坦化した構造）では、金属（Ｃｕ）を研磨した後の表面が平坦化されている。そのため、その表面にさらに金属膜（例えば、ＭＩＭ素子のＴｉＮ）を成膜した場合、金属膜表面に段差が残らず前層、例えば、金属配線３１１等の位置を確認できなくなる。そこで、ＭＩＭ素子の下部電極をなすＴｉＮを成膜前に、アライメントマーク３５０を形成しておき、ＴｉＮ成膜後の位置合わせに使用する。

一般に層間の位置合わせには段差を利用するもの、絶縁膜を透過する光を用いた反射率差を利用するものがある。ところが、図１のようなダマシン構造の上層にＭＩＭ素子形成の目的で金属層を成膜する場合には、前層の位置を検出するための段差を利用する必要がある。

上記ダマシン構造形成後にその段差を予め形成するためには、金属配線３１１上層のシリコン窒化膜３３１またはシリコン酸化膜の成膜後に、アライメントマーク３５０のパターンをフォトレジストにてパターン形成し、エッチングによって段差を形成する必要がある。したがって、アライメントマーク３５０形成のため１枚マスクパターンを必要とする。なお、アライメントマーク３５０の形成をダマシン構造の金属配線３１１より下層で行ったとしても、金属配線３１１の埋め込みとＣＭＰによって段差が消滅してしまう。

以下、図１の半導体装置の製造工程を説明する。まず、絶縁膜成膜（ＳｉＯ２→ＳｉＮ→ＳｉＯ２）、フォトレジストのパターンニング、溝部３０９のエッチング形成、レジスト剥離がなされる（このとき、パターニングで使用されるマスクを、例えば、ＭｘＬと呼ぶ）。さらに、バリアメタル膜３１０、金属配線３１１の層が埋め込み成膜され、ＣＭＰ（化学的機械的平坦化：Chemical Mechanical Planarization）にて余剰なバリアメタル
膜３１０、および、金属配線３１１の層が除去され、図１下方部分の第１層目のダマシン構造が形成される。このように、ダマシン構造は、溝部３０９にバリアメタル膜３１０および金属配線３１１が埋め込まれて平坦化された構造をいう。ここで、バリアメタル膜３１０は、例えば、窒化タンタル（ＴａＮ）である。また、金属配線３１１は、例えば、銅（Ｃｕ）である。

続いて、金属配線３１１に含まれる金属（Ｃｕ）の拡散防止膜、および、次層をエッチングする際にストッパ膜となるシリコン窒化膜（ＳｉＮ）３３１を成膜する。次いで、ＳｉＯ２を薄く成膜する。このＳｉＯ２はなくてもよい。次いで、アラインメントマーク３５０形成の目的で、パターンニング、エッチングを行う（以下、本実施形態では、このパターニングで使用するマスクをＣＡＬと呼ぶ）。このとき形成されたアラインメントマーク３５０を用いて、続くＭＩＭ構造となる金属層（下部電極）の成膜後のパターン形成に際して、下地層との位置合わせが実施される。

続いて、ＭＩＭ素子となるＴｉＮ（下部電極）、ＳｉＯ２（誘電絶縁層）、ＴｉＮ（上部電極）、ＳｉＮをスパッタ、プラズマＣＶＤ等により成膜する。

次に、先に形成したアラインメントマーク３５０を利用して、ＭＩＭの下部電極に当たるマスクパターンをフォトレジストにて形成し、ＳｉＮ／ＴｉＮ／ＳｉＯ２／ＴｉＮのＭＩＭ素子部をエッチングし、レジストを剥離する（以下、本実施形態では、このパターン形成で使用するマスクをＣＡＰ１と呼ぶ）。

さらに、上部電極に相当するマスクパターンをフォトレジストにて形成し、ＳｉＮ／ＴｉＮ／ＳｉＯ２の部分をエッチングし、レジストを剥離する（以下、本実施形態では、このパターン形成で使用するマスクをＣＡＰ２と呼ぶ）。このときのアラインメントマークは、下部電極に相当するマスクパターンを形成する際に別の場所にレイアウト上（図示無し）で仕込んでおけばよい。この下部電極形成時のマークにより、上部電極形成時に正確な位置合わせを行うことが可能となる。

次いで、後に形成されるデュアルダマシン構造のビア層に相当する絶縁膜層（ＳｉＯ２）３３３を最終目標膜厚よりも厚めに成膜する。この理由は、ＭＩＭ素子により作られた段差によって、後のデュアルダマシン層の配線にてＣｕ残渣等の問題を起こさないように、層間膜段差をＣＭＰによって解消するためである。そして、成膜した層間絶縁膜３３３をＣＭＰにより平坦化を含めて研磨する。このような工程により、平坦な目標膜厚に一致するビア層（層間絶縁膜３３３）が形成される。

続いて、デュアルダマシン構造形成のためのエッチングストッパ膜としてシリコン窒化膜３３４を成膜する。さらに、金属配線３３６の絶縁膜となるシリコン酸化膜３３５を成膜する。

以降は、一般的なデュアルダマシン構造形成方法による。構造形成方法には幾つかの方法が提案されている。本実施形態では、先ビア方式と呼ばれる手法に沿って説明する。

配線の絶縁層となるシリコン酸化膜３３５上にフォトレジストにてホール３３７Ａ、３３７Ｂ、３３７Ｃを形成する。この際には、積層層間膜を通した光の反射率差にて先に形成したダマシン配線の金属を検出し、位置合わせを行う（以下、本実施形態では、このパターン形成で使用するマスクを例えば、Ｍｘ＋１Ｃのように呼ぶ。ここで、Ｍｘ＋１Ｃは、ダマシン配線形成用のマスクＭｘＬより１層上位層にあるコンタクト層という意味である）。

さらに、シリコン酸化膜３３５／シリコン窒化膜３３４／層間絶縁膜３３３を金属配線３１１上のシリコン窒化膜３３１が露出するまでエッチングし、レジストを剥離する。このとき、上部電極上部のホール３７３Ｂは上部電極に当たるＴｉＮ膜の上のＳｉＮにてエッチングオーバーに耐える形で停止している（ＳｉＮの膜厚は予め適正に厚めに成膜しておく）。下部電極上部のホール３７３Ａは、下部電極（ＴｉＮ）上にて材料の違いによる選択比により停止している。

続いて、ホール３３７Ａ−３３７Ｃ内に樹脂（続くレジストとミキシング等を起こさない材料）を塗布し、溶解にてホール３３７Ａ−３３７Ｃ内部にのみ樹脂を残し、配線層３３６（溝部３３９）に当たるマスクパターンをフォトレジストにて形成する（以下、本実施形態では、このパターン形成で使用するマスクを例えば、Ｍｘ＋１Ｌと呼ぶ）。この際には、先に形成したホールパターン内のレイアウト上にてアラインメントマークとなるようなマークパターンを予め形成しておく。配線パターン形成時にそのマークパターンの段
差を利用してアラインメントを行うことにより、ホールパターン（ホール３３７Ａ−３３７Ｃを含む層）と配線パターンの位置合わせを正確に行うことができる。

さらに、配線パターン（金属配線３３６のパターン）を含むフォトレジストをマスクとして、配線の絶縁膜３３５を直下のシリコン窒化膜３３４が露出するまでエッチングする。続いて、レジストを剥離する。このとき、ホール内部に埋め込まれた樹脂も同時に除去される。

続いて、配線パターンにおいて形成されたＳｉＯ２の溝部３３９、および、ホールパターンにおいて形成されたＳｉＯ２のホール３３７Ａ−３３７Ｃをマスクとして、溝部３３９下層のシリコン窒化膜３３４、および、ホール３３７Ａ−３３７Ｃ下層のシリコン窒化膜３３１を同時にエッチングにて除去して、ダマシン配線とのコンタクト部（ホール３３７Ｃ）を形成する。このとき、同時にＭＩＭ構造上のＳｉＮも除去され、上部電極とのコンタクト部（ホール３３７Ｂ）も形成される。

この状態において、表面からは、ダマシン配線（Ｃｕ）、ＭＩＭ上部電極（ＴｉＮ）、ＭＩＭ下部電極（ＴｉＮ）が露出しており、ＭＩＭ構造および配線構造形成が行える状態となっている。最後に溝部３３９、ホール３３７Ａ−３３７Ｃを同時に埋め込むように、バリアメタル膜３３８、および、金属配線３３６（Ｃｕ）が成膜され、ＣＭＰにて余剰なバリアメタル膜３３８および金属配線３３６の部分が除去される。以上により、ＭＩＭ構造、および、デュアルダマシン構造の形成が完了する。以上の工程によりＭＩＭ構造をデュアルダマシン構造内（層間絶縁膜であるシリコン酸化膜３３３内）に埋め込み形成することが可能となる。

図２に、ＭＩＭ構造をダマシン構造内に埋め込み形成した半導体装置の第２例を示す。この例では、ダマシン層を構成するバリアメタル膜３１０と金属配線３１１とが、ＭＩＭ構造直下の領域の外側に構成されている。

この例では、金属配線３１１が、ＭＩＭ構造３６０の下層に形成されていない点で、図１の場合と相違する。さらに、図１では、溝部３３９に埋め込まれた金属配線３３６と、金属配線３３６をＭＩＭ構造およびダマシン配線に接続するホール３３７Ａ、３３７Ｂ、およびホール３３７Ｃによってデュアルダマシン構造が形成されていたのに対し、図２の例では、ホール３３７Ａ、３３７Ｂ、３３７Ｃの上層には、ＲＩＥ（Reactive Ion Etching）によるアルミ配線３４０が形成されている点で図２の場合と相違する。

図２の半導体装置の製作は、ＭＩＭ構造３６０および層間絶縁膜３３３の形成までは、図１の場合と同様である。図１と同様、ビア層に相当する層間絶縁膜３３３が後の平坦化のために十分な膜厚で形成される。

その後、ホール３４７Ａ−３４７Ｃ形成ためのレジストパターンが塗付、現像される（このパターン形成で使用するマスクも、例えば、Ｍｘ＋１Ｃと呼ばれる）。さらに、ホール３４７Ａが、エッチングにより、下部電極を構成するＴｉＮまで開口され、ＴｉＮ表面にてエッチングが停止する。また、ホール３４７Ｂが、エッチングにより、ＭＩＭ部３６０上層のＳｉＮまで開口されて、ＳｉＮ表面にてエッチングが停止する。また、ホール３４７Ｃが、エッチングにより、金属配線３１１上層のシリコン窒化膜３３１まで開口されて、シリコン窒化膜３３１の表面にてエッチングが停止する。

次に、酸素ガスを含むプラズマアッシングにより、レジストパターンが剥離される。さらに、層間絶縁膜３３３をマスクとして、ＭＩＭ部３６０上層のＳｉＮおよびシリコン窒化膜３３１がエッチングされる。その結果、ホール３４７Ｂが、ＭＩＭ構造の上部電極（
ＴｉＮ）表面まで、また、ホール３４７Ｃが金属配線３１１表面まで開口する。

その後、グルー層（ＴｉＮ）３１２および金属（タングステン）３１３が成膜される。さらに、グルー層（ＴｉＮ）３１２および金属（タングステン）３１３が、ＣＭＰにより、平坦化される。

さらに、拡散防止膜３５０、金属層３５１（Ａｌ（Ｃｕ））および拡散防止膜３５２が順次成膜される。そして、アルミ配線３４０形成のためのレジストが塗付、露光、現像される。このとき、下地との合わせのため、ホール３４７Ａ−３４７Ｃ形成とともに形成された段差（マスクＭｘ＋１Ｃに仕組まれていた段差パターン）が合わせマークとして使用される。その後、ＲＩＥにより、アルミ配線３４０が形成される。

図３に、基本的な位置合わせ系列を示す。図３において、実線矢印の左側（矢印の後部）は、下地を形成するマスクを示し、実線矢印の右側（矢印の先）は、その下地に対する上層を形成するマスクを示す。例えば、ＭｘＬとは、メタル第ｘ層のラインという意味である。ＭｘＬは、例えば、図１のダマシン配線の溝部３０９をパターン形成するときのマスクを示している。

また、点線は、間接的に位置合わせがなされるマスク間の関係を示す。例えば、Ｍｘ＋１ＣとＣＡＬは、ＭｘＬのマスクにて形成されたパターンの金属反射マークによって間接的に位置合わせがなされる。

また、Ｍｘ＋１Ｃは、メタル第ｘ＋１層（ｘ層より１つ上層）のコンタクトという意味である。Ｍｘ＋１Ｃは、例えば、図１のホール３３７Ａ−３３７Ｃを形成するときのマスクである。また、ＣＡＬは、キャパシタアライメントマークの意味であり、本実施形態では、掘り起こし層と呼ぶ。また、ＣＡＰは、キャパシタ層の意味であり、ＭＩＭ構造に相当する。ＣＡＰ１は、下部電極のパターン形成に使用されるマスクである。また、ＣＡＰ２は、上部電極のパターン形成に使用されるマスクである。

また、図３において、実線矢印の上下には、位置合わせの対象の検知方法が記載されている。例えば、ＭｘＬで示されるメタル配線層に対して、Ｍｘ＋１Ｃで示されるコンタクト層を位置合わせするには、ダマシン金属層での光の金属からの反射と、層間絶縁膜からの反射の相違によって、位置が検知される。

また、Ｍｘ＋１Ｃで示されるコンタクト層に対して、Ｍｘ＋１Ｌで示されるメタル配線層を位置合わせするには、ダマシン配線上の層間絶縁膜に形成された段差を利用する。この段差は、Ｍｘ＋１Ｃで示されるコンタクト層形成時に、形成される。

また、ＣＡＬで示される掘り起こし層形成時は、やはり、ダマシン金属層での光の金属からの反射と、層間絶縁膜からの反射の相違によって、位置が検知される。次に、ＣＡＬで示される掘り起こし層で形成された段差を用いて、ＣＡＰ１のマスクのパターンが位置合わせされ、ＭＩＭ構造の下部電極が形成される。図３では、この段差をＨＭ／Metal／
誘電絶縁層／Metal層間膜内段差として記述している。ここで、ＨＭ（ハードマスク）は
、図１のＭＩＭ構造３６０の最上部の窒化膜または炭化膜（ＳｉＮ ｏｒ ＳｉＣ）を示す。また、層間膜内段差とは、図１の右側部分で層間絶縁膜３０３に形成されたマーク３５０の意味である。

ＣＡＰ１のマスクに埋め込まれた段差を使用してＣＡＰ２のマスクのパターンが位置合わせされ、ＭＩＭ構造の上部電極が形成される。図３では、この段差をＨＭ／Metal／誘
電絶縁層／Metal段差として記述している。

しかしながら、以上の工程では、マスクパターンはＭＩＭ素子形成の他に、アライメントマーク形成のために１枚必要となり、パターン形成、エッチング等による工程増加が生じる。また、ＭＩＭ素子形成のために、金属層形成（例えば、ＴｉＮに下部電極と上部電極）についても、通常の素子形成工程、あるいは、配線工程とは別に工程が必要となり、通常の構造形成に対して、工程増加が生じる。

ところで、ダマシン配線層（金属配線３１１）の直上にＭＩＭ構造を形成し、ＭＩＭ構造の下部電極をダマシン配線によって裏打ちすることにより、寄生抵抗低減を行い、高周波回路におけるＱ値の改善することも可能である（例えば、特開２００３−２６４２３５号公報参照）。

しかし、この技術で示された工程でも、図１に示したものと同様、電極を形成する際に下部電極、誘電絶縁層、上部電極をそれぞれ成膜する工程があり、成膜工程が多い。

さらに、ＭＩＭ構造の特性改善には、素子をなるべく基板から遠い箇所に配置し、寄生容量の低減することも必要である。

さらにまた、ＭＩＭ構造の下部電極をダマシン配線によって裏打ちする場合には、ダマシン配線を構成する金属（Ｃｕ）をエッチングガスにさらさないようにするため、ダマシン配線を拡散防止膜で被覆する必要がある。あるいは、ダマシン配線をＭＩＭ構造の電極の平面領域に包含させる必要があり、配線のレイアウトパターンの自由度が低くなる。すなわち、ＭＩＭ構造の電極の平面領域の境界線を越えて配線をレイアウトできないため、下層配線に引き出すことが必要となる。したがって、基板に近い層に、電極の引き出し配線が存在することになる。容量素子は基板からできる限り遠い箇所に配置される方が、寄生容量の低減につながるため、このような構成では、寄生抵抗の低減の効果があるが、寄生容量の点で問題が生じる。

なお、この技術で用いられている上記ダマシン配線を被覆するための拡散防止膜の段差を検出することで、ＭＩＭ構造のパターン形成のための位置合わせを行うことも考えられる。しかし、この段差は、約７０ｎｍと低段差であるため、段差の検知には困難を生じる。

そこで、以下の実施形態において、マスクパターン追加による工程数、および、電極形成に伴う工程数を最小限に抑えるともに、さらなる寄生抵抗および寄生容量の効果的な低減を図る。

すなわち、本実施形態では、配線層へのＭＩＭ構造の埋め込みにより、マスクパターン増を抑えつつ、通常プロセス工程を部分的に共有することによって工程数の増加を抑制する。また、ＭＩＭ構造をより配線層の上層へ移動することによる基板との寄生容量の低減、および、その際の電極抵抗の低減を図る。

そのため、以下の実施形態では、ＭＩＭ構造を金属配線内部（例えば、図１の層間絶縁膜であるシリコン酸化膜３３３）ではなく、図１のデュアルダマシン構造（層間絶縁膜３３５）のさらに上層に接続されるプラグ層（タングステン層）上部とアルミ配線層以降に配置する。さらに、プラグ層を構成するタングステンを被覆するグルー層をＭＩＭ構造の下部電極として利用する。一方、プラグ層上層のアルミ配線層を上部電極に利用する。また、その際に電極や誘電絶縁膜のマスクパターンの位置合わせにはプラグ層のマークパターンを利用する。

このような構成により、（１）ＭＩＭ構造の電極形成工程とプラグ層あるいはアルミ配線層のパターン形成工程が共用され、（２）掘り起こし層形成のためのマスク（ＣＡＬ）が使用されず、プラグ層内に段差パターンが埋め込まれる。その結果として、図１から３に示すように、ダマシン層に埋め込まれるＭＩＭ構造に対して工程数の削減、マスクパターン数の削減、基板との寄生容量の低減、電極抵抗の低減が可能となる。

《第１実施形態》
以下、図４Ａから図１６Ｃの図面に基づいて、本発明の第１実施形態に係る半導体装置を説明する。本半導体装置では、ダマシン構造の上層に金属（Ａｌ）配線およびタングステンのプラグ層が形成されるとともに、工程数の追加を極力少なくして、ＭＩＭ素子が形成される。以下、半導体装置の製造工程を説明する。

ここで、図４Ａ〜図１５Ｂとして、図４Ａ、図４Ｂのようにそれぞれの一対の図面が含まれる。このうち、図ｎＡ（ｎ＝４〜１５）は、１枚の半導体基板上のＭＩＭ部および通常部の構造を示している。また、図ｎＢ（ｎ＝４〜１５）は、同一の半導体基板上の他の領域に形成されるマーク部の構造を示す。ここで、ＭＩＭ部とは、ＭＩＭ構造を形成する領域をいい、通常部は半導体装置の本来の素子あるいは配線を形成する領域をいい、マーク部は、位置合わせのためのアライメントマークを形成する領域をいう。ただし、図ｎＢは、図ｎＡの図面で示される工程と基本的に同一の工程を示している。

図４Ａは、金属（Ｃｕ）のダマシン配線を形成するために、層間膜とストッパ膜とを成膜し、パターニングする工程を示している。また、図４Ｂは、マーク部における同様の工程を示している。

図４Ａ（および図４Ｂ）に示すように、まず、半導体基板１００上に層間絶縁膜（例えば、ＳｉＯ２）１０１が成膜される。なお、本願明細書にいう基板１００は、半導体基板そのもののみならず、トランジスタなどの半導体素子が形成された半導体基板をも含むものである。基板上にさらに１層以上の配線層が形成されたものであっても差し支えない。

続いて配線をエッチングする際のストッパ膜として機能するシリコン窒化膜１０２（ＳｉＮ ５０ｎｍ）が成膜される。以下、このようなシリコン窒化膜をストッパ膜ともいう。続いて、配線を絶縁する層間絶縁膜１０３（例えばＳｉＯ２ ９００ｎｍ）が成膜される。次に、配線パターンのマスクとなるフォトレジスト２０１が塗布、露光、現像され、配線パターンが形成される。このようにして、ＭＩＭ部、通常部に所望のパターンが形成される（図４Ａ）。また、マーク部にも、ＭＩＭ部、通常部と同様のパターンが形成される（図４Ｂ）。

さらに、フォトレジスト２０１をマスクとして層間絶縁膜１０３が、例えば、フロロカーボン（ＣＦ）系のエッチングガスを用いたプラズマエッチング法によりエッチングされる（以下、フロロカーボン系のガスをＣＦ、ＣＨＦ、ＣＦ４、Ｃ４Ｆ８、Ｃ４Ｆ６等の化学式で示す）。エッチングストッパ膜として機能するシリコン窒化膜１０２が露出した状態でエッチングは停止する。これにより、ダマシン配線の溝部１１０Ａ（図５Ａ参照）が、シリコン窒化膜１０２まで開口する。

続いて、酸素（Ｏ２）ガス等を用いたプラズマアッシングによりフォトレジスト２０１が除去される。続いて、先にできた層間絶縁膜１０２の溝パターンをマスクの窓として、エッチングストッパ膜１０２がＣＦまたはＣＨＦ等の混合ガス等を用いたエッチングにて除去される。これにより、ダマシン配線の溝部１１０Ａが、層間絶縁膜１０１まで開口する。

図５Ａ（および図５Ｂ）は、溝内にスパッタとメッキで金属層１１１（Ｃｕ）とバリアメタル膜１１０（Ｔａ）を成膜する工程を示す図である（なお、図５Ａでは、半導体基板１００を省略する（以下、同様である））。すなわち、スパッタ法を用いて例えばバリアメタル膜１１０が成膜され、続いてメッキ法にて金属層１１１（本発明の第１配線層に相当、例えば、Ｃｕ膜１３００ｎｍ）が成膜される。このとき、バリアメタル膜１１０の成膜に続いて、同様なスパッタ法によりシード膜（図示せず）を例えば金属層１１１と同材料で１００ｎｍ程度成膜しておき、シード膜を電極層としてメッキ法により金属層１１１を所望の膜厚に達するように成膜することができる。

図６Ａ（および図６Ｂ）は、ダマシン配線上のホール形成工程を示す図である。
まず、化学機械的研磨法(Chemical-Mechanical-Polishing：ＣＭＰ法）にて金属層１１１、および、バリアメタル膜１１０の層間絶縁膜１０３上にある余剰な膜が除去される。その結果、層間絶縁膜１０３、エッチングストッパ膜１０２に形成された溝部１１０Ａ内にのみ金属層１１１、バリアメタル膜１１０が残るように平坦化処理される。これにより、ＭＩＭ部と通常部（図５Ａ）、マーク領域（図５Ｂ）にそれぞれ、金属層１１１とバリアメタル膜１１０とを有するダマシン配線１１１Ａが形成される（図６Ａ参照）。

続いて、層間絶縁膜１０３に金属層１１１とバリアメタル膜１１０とを埋め込んだダマシン配線層の上に拡散防止膜１３１が形成される。拡散防止膜１３１は、後のエッチング工程でのエッチングストッパ膜としての機能と金属層１１１からの金属の拡散防止機能を有する。拡散防止膜１３１は、例えば、窒化シリコン（ＳｉＮ）であり、プラズマＣＶＤ法により７０ｎｍ成膜される。続いて、層間絶縁膜（例えばＳｉＯ２ ６００ｎｍ）１３２（図６Ａ参照）が成膜される。

続いて、図６Ａに示すようにフォトレジスト２０２が塗布、露光、現像され、ホールパターンが形成される（例えば、開口寸法５００ｎｍ）。図６Ｂに示すように、本実施形態ではこのホールパターン形成時にマーク領域において、比較的広い幅の溝あるいはホールを形成する。このマーク領域の溝あるいはホールは、アライメントマーク１５０として上位の層での位置合わせに使用される。以下、アライメントマーク１５０を単にマーク１５０ともいう。

ここで、ホールパターンと前層との位置合わせについては、下層のダマシン配線１１１Ａのパターンを利用する。この際は層間絶縁膜１３２を通して見える金属層１１１と層間絶縁膜１０３との光に対する反射率の差を利用して下地のダマシン配線１１１Ａ内の所定パターンの位置を検出し、ホールパターンを位置合わせすればよい。

図７Ａ（図７Ｂ）は、層間絶縁膜１３２のパターン形成および拡散防止膜１３１の除去処理工程を示す図である。まず、図６Ａに示すように、フォトレジスト２０２をマスクとして、層間絶縁膜１３２が、例えばＣＦ系のエッチングガスを用いてプラズマエッチングされる。このエッチングは、ストッパ膜として機能する拡散防止膜１３１上で停止される。これにより、層間絶縁膜１３２にホール１１２Ａが形成される。

続いて、酸素（Ｏ２）ガスを用いたプラズマアッシングによりフォトレジスト２０２が除去される。続いて層間絶縁膜１３２をマスクとして拡散防止膜１３１が例えばＣＦ系、または、ＣＨＦ系の混合ガスによりプラズマエッチングを用いて除去される。これにより、ダマシン配線（金属層１１１）が露出される。すなわち、ホール１１２Ａが金属層１１１まで開口する。なお、このとき、図７Ｂに示すようにマーク領域にも同時に広い溝またはホール等の段差パターン（以下、マーク１５０という）が形成されている。

図８Ａ（図８Ｂ）は、金属層の成膜工程を示す図である。まず、スパッタ法を用いて、
グルー層１１２（本発明の第１金属層に相当する。例えばＴｉＮ １５０ｎｍ）を成膜する。続いてＣＶＤ法によって金属層１１３（例えばＷ ３００ｎｍであり、本発明の第２金属層に相当する）を成膜する。図８Ａに示されるようにＭＩＭ部、通常部には幅約５００ｎｍ幅のホール１１２Ａのパターンが形成され、グルー層１１２が成膜された上に、ＣＶＤ法により金属（タングステン）が埋め込まれた形状となる。

図８Ｂに示すように、マーク部には位置合わせのための比較的広いマーク１５０のパターン（例えば、厚さより開口寸法が２から５ミクロン程度の開口寸法で形成されている。この開口寸法は、上層のパターンが等方的に均一に成膜されても、開口が埋め尽くされない寸法とする。したがって、例えば、金属層１１３が３００ｎｍ、グルー層１１２が１５０ｎｍ成膜されても、片側で４５０ナノメータ(nm)、開口の両側で９００ナノメータ(nm)だけ幅が狭くなる可能性があるが、開口寸法が２から５ミクロン程度確保されれば、マーク部が埋め尽くされることはない。さらに、層間絶縁膜１３２が厚さ６００ｎｍ、拡散防止膜１３１が７０ｎｍ成膜されているため、マーク部の段差が完全には埋め尽くされることなく、段差が残存している。この段差は、以降の工程で基板表面の全面に金属層が成膜され、金属層の反射による位置合わせが行えない場合に、下地パターンとの位置合わせに利用される。すなわち、マーク１５０の段差による光学的反射変化を利用して位置合わせが行われる。

図９Ａ（図９Ｂ）は、金属層１１３のＣＭＰ工程を示す図である。図９Ａ（図９Ｂ）に示されるように金属層１１３がＣＭＰ法によりグルー層１１２を残すように除去される。この場合、図９Ａに示されるようにＭＩＭ部、および通常部のホール１１２Ａには金属層１１３が埋め込まれた状態で残っている。これにより、グルー層１１２および金属層１１３を含むプラグ層１１３Ａが形成される。また、図９Ｂに示されるようにマーク領域では、マーク１５０の段差が残存した状態で、金属層１１３が残っている。

ここで、ＣＭＰ法により金属層１１３を除去する際に、ホール１１２Ａに埋め込み形成された金属層１１３の表面残渣発生を避けるため、適度なオーバーポリシング（過度の研磨）が加えられる。その際に図８Ａに示されるようなグルー層１１２と金属１１３の間の段差が生じる場合がある。

図１０Ａ（図１０Ｂ）は、ＭＩＭ部の下部電極となるパターンを形成する工程を示す。図１０Ａに示すように、フォトレジスト２０３が塗布、露光、現像され、ＭＩＭ部に下部電極パターンが形成される。このとき、フォトレジスト２０３の下地は、全面金属層のため、金属材料と絶縁膜との反射率差が利用できない。このため、フォトレジスト２０３のパターンと下地とは、先に形成したマーク１５０の段差（図１０Ｂ参照）を利用して位置合わせする。このとき、図１０Ｂに示されるように、マーク部の領域には次の位置合わせを行うための、パターン２０３Ａがさらに用意されている。

図１１Ａ（図１１Ｂ）は、ＭＩＭ部の容量部になる誘電絶縁膜１３５を成膜する工程を示す。この工程では、フォトレジスト２０３をマスクとして（図１０Ａ参照）、プラズマエッチングによりグルー層１１２が例えば塩素（Ｃｌ２）等のガスを用いてエッチングされた後、酸素（Ｏ２）ガス等を用いたプラズマアッシングによってフォトレジスト２０３が除去される。このとき、下部電極を構成する金属層１１３、グルー層１１２が一旦露出する。

その後、図１１Ａに示されるようにＭＩＭ部の容量部になる誘電絶縁膜１３５（例えばＳｉＯ２ ５０ｎｍ）がプラズマＣＶＤ法を用いて成膜される。このときマーク部では、先に形成した金属層１１３、グルー層１１２によるマーク１５０の段差が図１１Ｂに示されるように引き継がれている。

なお、誘電絶縁層１３５の材料としては、ＳｉＯ２に替えて、ＳｉＯＮ、ＳｉＣＮ、ＳｉＣ、ＳｉＯＣ、ＳｉＮ等の絶縁膜を使用してもよい。

図１２Ａ（図１２Ｂ）は、ＭＩＭ部の容量部をパターニングするためのフォトレジスト２０４が塗布、露光、現像される工程を示す。図１２Ａに示されるようにＭＩＭ部の容量部になるパターンを形成するため、フォトレジスト２０４が塗布、露光、現像される。同時に、図１２Ｂに示されるようにマーク部の領域にも後の工程の位置合わせ用のマークパターン２０４Ａが形成される。

図１３Ａ（図１３Ｂ）は、上部電極のパターン形成工程を示す図である。図１２Ａに示されるようにフォトレジスト２０４をマスクとして、ＣＦ系ガスを用いたプラズマエッチングにより誘電絶縁膜１３５がエッチングにより除去される。さらに、フォトレジスト２０４がアッシングされ、通常部の金属層１１３、グルー層１１２が表面に露出する。続いて、図１３Ａに示されるようにスパッタ法を用いて、バリアメタル膜１１４（例えばＴｉＮ ５０ｎｍ）、金属層１１５（例えばＡｌＣｕ １０００ｎｍ）、バリアメタル膜１１６（例えばＴｉＮ ５０ｎｍ）が順次成膜される。このときにも、図１３Ｂに示されるように誘電絶縁膜１３５、金属層１１３、グルー層１１２によって形成された段差がバリアメタル膜１１６上に引き継がれている。

さらに、図１３Ａ（図１３Ｂ）に示すように、フォトレジスト２０５が塗布、露光、現像され、ＭＩＭ部の上部電極パターン、通常部の回路パターン（図１３Ａ）、および、マーク領域のパターン（図１３Ｂ）が同時に形成される。このとき、先に説明した段差を利用して、位置合わせが行われる。通常部に正確に合わせる際には、グルー層１１２と金属層１１３、誘電絶縁膜１３５によって作られた段差ＭＫ１（図１３参照）を利用すればよく、ＭＩＭ部に正確に合わせるには、それぞれの層にて形成されたマーク部のパターン（図１３Ｂの段差ＭＫ２、段差ＭＫ３等）を適宜利用すればよい。いずの段差を利用するかは、位置合わせの精度、および、前層とのパターンの余裕度をどのように取るのかによって変わることになる。本実施形態では、通常部に合わせる形にて説明を行う。

図１４Ａ（図１４Ｂ）は、バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４のエッチング工程を示す図である。この工程では、図１３Ａ（図１３Ｂ）に示されるようにフォトレジスト２０５がマスクとなる。すなわち、図１４Ａ（図１４Ｂ）に示されるように、塩素（Ｃｌ）系の混合ガス等を用いたプラズマエッチングにより層間絶縁膜１３２が表面に露出するまで、バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４が除去される。続いて、Ｏ２ガス等を用いたプラズマアッシングによりフォトレジスト２０５が除去される。この段階で、ＭＩＭ部には上部電極Ｐ１が、通常部には配線Ｐ２、Ｐ３が、図１４Ｂのマーク領域には次の層の位置合わせ様のアライメントマークＰ４−Ｐ７が形成される。

このように、バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４より構成される配線層（本発明の第２配線層に相当）に上部電極Ｐ１が構成される。また、上部電極Ｐ１、誘電絶縁膜１３５、下部電極（グルー層１１２）により、ＭＩＭ構造１６０が形成される。

図１４Ａのように、上部電極Ｐ１は、通常部の配線Ｐ２、Ｐ３より、層間絶縁膜１３２との段差が大きくなっている。これは、上部電極Ｐ１の下層に絶縁誘電膜１３５（および下部電極となるグルー層１１２）が挟み込まれているためである。

図１５Ａ（図１５Ｂ）は、カバー構造の成膜工程を示す図である。図１５Ａ（図１５Ｂ
）に示されるようにカバー構造として、絶縁膜１３６（例えば、ＳｉＯ２ １４００ｎｍ）、絶縁膜１３７（例えばＳｉＮ膜５００ｎｍ）を成膜する。なお、図示はしないが、バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４で構成されるＡＩ配線層には、パッドとなるパターンも形成される。そして、カバー構造上にパッドとなるようなＡｌ配線露出のための窓をフォトレジスト等によって用意する。そして、プラズマエッチング等を用いて開口部を作ることにより、外部との接続部を用意することが可能となる。

図１５Ｃは、図１５Ｂのマーク領域において、ダマシン配線層に次層のマーク１５０の領域を外包する配線パターンＤＬ１が用意されている半導体装置の例である。これは、次層のマーク１５０形成時にダマシン配線層の層間絶縁膜１０３が表面露出することを回避したい場合、あるいは、層間絶縁膜１０３がオーバーエッチングによりダメージを受けることを回避した場合の構成である。

この構成では、位置合わせ用のマーク１５０が配線パターンＤＬ１上に、配線パターンの平面領域（配線の幅の内部）に包含されて形成される。したがって、マーク１５０の段差をエッチングする場合に、配線パターンＤＬ１以外の層間絶縁膜１０３の領域は、拡散防止膜１３１あるいは、層間絶縁膜１３２に保護されている。したがって、マーク１５０の段差をエッチングする場合に、下地の層間絶縁膜１０３の露出を回避したい場合、あるいはオーバーエッチング等により下地が損傷する可能性のある場合には、図１５Ｃの構成は有効である。したがって、図１５Ｃのような構成は、次層のプロセスに応じて、適宜採用すればよい。

図１６Ａ〜図１６Ｃは、本実施形態にて説明した工程によって作られる断面構造に対する平面図である。図１６Ａ〜図１６Ｃにおいて、実線がバリアメタル膜１１４、金属層１１５、バリアメタル膜１１６のパターンであり、上部電極Ｐ１を含む。また、点線が誘電絶縁膜１３５のパターン、一点鎖線が下部電極となるグルー層１１２、クロスｌｉｎｅ付き実線がホールパターン（溝、広い溝を含む。タングステン等の金属１１３が充填され、プラグ層１１３Ａを形成する。）、長点線が金属層１１１（ダマシン配線１１１Ａ）を示している。図１６ＡのＸ１−Ｘ２と記載している箇所は図１５Ａの断面図に該当している。同様に図１６ＢのＹ１−Ｙ２と記載している箇所は、図１５Ｂの断面図に、図１６ＣのＺ１−Ｚ２と記載している箇所が、図１５Ｃの断面図に該当している。

図１６Ａに示されるように、金属層１１１（ダマシン配線１１１Ａ）がプラグ層１１３Ａを通じて、上部電極Ｐ１と下部電極（グルー層１１２）に接続されている。図１６Ａの例では、上部電極Ｐ１がその平面領域内に容量部全体（誘電絶縁膜１３５）の領域を包含しており、さらにその内側に下部電極であるグルー層１１２が構成されている。一方、通常部には回路部分として機能する通常の配線（金属配線１１４−１１６およびダマシン配線１１１Ａ）が形成されている。

図１６Ａにおいて、上部電極Ｐ１の一部が誘電絶縁膜１３５の存在領域を越えて、図１６Ａの平面図で上側に延びている。これは、上部電極Ｐ１とダマシン配線１１１Ａが引き回される箇所との重複部分を形成するためである。このような延長部分Ｐ１Ａは、上部電極Ｐ１が最上層に構成されている場合に上部電極Ｐ１とダマシン配線１１１Ａとの重複部分を形成するために必要となる。

さらに、図１６Ａにおいては、延長部分Ｐ１Ａは、上部電極Ｐ１の本体部分（誘電絶縁膜１３５の平面領域を内部に包含している部分）よりも、横方向（図１６Ａで左右方向）の幅が狭くなっている。このような構成により、基板との寄生容量が上部電極Ｐ１（Ａｌ配線）を細めた分だけ低減される。

図１６Ｂは、図１５Ｂの断面図に対する平面図である。図１６Ｂに示されるように、マーク領域には断面図においても示されている比較的に配線幅の広いパターン（マーク１５０）が平面的にレイアウトされている。図１６Ｃは、図１５Ｃの断面図に対する平面図であり、ダマシン配線層（金属層１１１）にマーク１５０を形成する場合の例を示している。

以上述べたように、本実施形態の半導体装置によれば、容量素子であるＭＩＭ構造が、カバー構造である絶縁膜１３６、１３７直下、すなわち、最も上層の配線層である金属層１１５およびバリアメタル膜１１４、１１６を上部電極Ｐ１として構成される。また、この上部電極Ｐ１に対して誘電絶縁膜１３５を挟んで下層に形成される金属（タングステン）１１３と金属１１３を成膜させるためのグルー層１１２が、ＭＩＭ構造の下部電極を構成する。したがって、例えば、図１に示すようなダマシン配線層である金属配線３１１と、プラグ層１１３Ａに相当するホール３３７Ａ−３３７Ｃとの間（層間絶縁膜３３３）にＭＩＭ構造を形成する場合と比較して、ＭＩＭ構造をより上層に形成（すなわち、プラグ層１１３Ａを下部電極に組み込み、最上層の金属配線１１４−１１６を上部電極Ｐ１と）することができる。

このように、本実施形態の半導体装置では、ＭＩＭ構造が、図４Ａに示した半導体基板１００から最も遠い位置の金属配線１１４−１１６を電極として形成される。このため、ＭＩＭ構造の寄生容量を可能な限り低減した構成とすることができる。

また、上部電極Ｐ１となる金属配線１１４−１１６がプラグ層１１３Ａを構成するグルー層１１２および金属層（タングステン）１１３を通じて直下のダマシン配線１１１Ａに接続される。さらに、下部電極自体が、グルー層１１２および金属層１１３で構成され、直下のダマシン配線１１１Ａに接続される。このため、ＭＩＭ構造の寄生抵抗を可能な限り低減した構成とすることができる。

さらに、以上のような構造とした結果、プラグ層１１３Ａを構成するグルー層１１２および金属層（タングステン）１１３を埋め込むためのホール１１２Ａを形成するマスクと同一のマスクでパターニングしたアライメントマーク１５０の段差によって、ＭＩＭ構造の下部電極（および、必要に応じて上部電極Ｐ１）をパターニングする際の下層（すなわち、プラグ層１１３Ａ）との位置合わせに使用できる。このため、ＭＩＭ構造の下部電極をパターニングするためのアライメントマークを別途独立のマスクでパターニングする必要がない。このため、例えば、図１に示すようなダマシン配線層である金属配線３１１と、プラグ層１１３Ａであるホール３３７Ａ−３３７Ｃとの間にＭＩＭ構造を形成する場合と比較して、マスク数およびパターニングの工程を削減できる。

さらにまた、このアライメントマーク１５０の段差は、ホール１１２Ａの層と同一の工程で形成するため、上層のパターンが積層されても十分な段差を維持するように開口寸法および深さを選択できる。そのため、ダマシン配線を被覆するための拡散防止膜の段差を検出する場合と比較してより高い検出精度、検出再現性を得ることができる。
《第２実施形態》
図１７Ａ−図１８Ｂの図面に基づいて本発明の第２実施形態を説明する。上記第１実施形態においては、図１６Ａに示すように、上部電極Ｐ１が下層方向に投影された平面領域に、誘電絶縁膜１３５のパターンの平面領域が包含される構成となっている。しかしながら、逆に、上記上部電極Ｐ１の平面領域が、誘電絶縁膜１３５の領域、あるいは、下部電極（グルー層１１２）の領域に、部分的には内包されていても構わない。すなわち、誘電絶縁膜１３５の平面領域、あるいは、下部電極（グルー層１１２）の平面領域が、少なくとも部分的に上部電極Ｐ１の平面領域を包含している構成であってもよい。本実施形態はそのような半導体装置の構成を示す。本実施形態の半導体装置の他の構成および作用は、
第１実施形態と同様である。そこで、同一の構成要素については、同一の符号を付してその説明を省略する。

図１７Ａは、本実施形態に係る半導体装置のＭＩＭ部および通常部を示している。図１７Ａの断面図に示されるようにＭＩＭ部の上部電極Ｐ１は、誘電絶縁膜１３５の平面領域、あるいは、下部電極（グルー層１１２）の平面領域に内部に包含されている。この構造は、先に説明した上部電極Ｐ１のエッチングにおいて、図１３Ａに示したフォトレジスト２０５の幅を誘電絶縁膜１３５の幅より狭くしてエッチング処理し、そのエッチング処理を誘電絶縁膜１３５上で停止させることにより、実現される。一方、通常部では第１実施形態と同様な形状（配線Ｐ２、Ｐ３）が形成されている。

図１７Ｂは、本実施形態に係る半導体装置のマーク部の領域の断面図を示している。この図では、上部電極Ｐ１と同一層のマークＰ５、Ｐ６が、誘電絶縁膜１３５の内部に包含されている。ただし、第１実施形態と同様に、上部電極Ｐ１と同一層のマークＰ５、Ｐ６の平面領域が誘電絶縁膜１３５の平面領域を内部に包含しても構わない。

図１８Ａは、図１７Ａの断面図を構成する半導体装置の平面図を示している。図１８Ａの平面図上では、上部電極Ｐ１の一部が誘電絶縁膜１３５の存在領域を越えて、図１８Ａの平面図で上側に延びている。これは、上部電極Ｐ１とダマシン配線１１１Ａが引き回される箇所との重複部分を形成するためである。このような延長部分Ｐ１Ａは、上部電極Ｐ１が最上層に構成されている場合に上部電極Ｐ１によってダマシン配線１１１Ａとの重複部分を形成するために必要となる。

さらに、図１８Ａにおいては、延長部分Ｐ１Ａは、上部電極Ｐ１の本体部分（誘電絶縁膜１３５の平面領域に包含されている部分）よりも、横方向（図１８Ａで左右方向）の幅が狭くなっている。このような構成により、図１６Ａの場合と同様、ＭＩＭ構造の存在領域（誘電絶縁膜１３５）の内側と外側との間を跨ぐ部分での上部電極Ｐ１の面積を低減できる。その結果、基板との寄生容量が上部電極Ｐ１（Ａｌ配線）を細めた分だけ低減される。

図１８Ｂは、マーク領域の断面図（図１７Ｂ）で示される半導体装置の平面図を示している。この平面図では、上部電極／通常配線に使用される配線パターン１１４−１１６が誘電絶縁膜１３５の領域の内部に包含された例を示している。
《第３実施形態》
以下、図１９から図２３の図面に基づいて本発明の第３実施形態を説明する。上記第１実施形態および第２実施形態においては、プラグ層１１３Ａを構成するホール１１２Ａの断面形状は、概略正方形に近い矩形であった。しかし、ホール１１２Ａの断面形状は、必ずしも、そのような形状に限定されない。本実施例では、上部／下部電極や通常配線部とダマシン配線を接続するプラグ層１１３Ａのホール１１２Ａの断面形状の変形例を説明する。本実施形態の他の構成および作用については、第１実施形態および第２実施形態の場合と同様である。そこで、第１実施形態および第２実施形態と同一の構成については、同一の符号を付してその説明を省略する。

図１９は、ホール１１２Ａ（金属層１１３が充填される部分）の断面形状が縦方向と横方向で長さの異なる矩形状となり、ホール１１２Ａが溝状に構成されている。ホール１１２Ａをこのような溝状に形成することよって、下部電極を構成するグルー層１１２と金属層１１３との間の抵抗、および下部電極からダマシン配線１１１Ａへの接続抵抗の低減が可能となる。

図２０は、図１９の構成に加えて、ダマシン配線部（金属層１１１）の幅を広げたもの
である。このような構成によって、ＭＩＭ電極からの引き出し配線部分の寄生抵抗の低減が可能となる。

図２１は、図２０のダマシン配線部の幅を広くしたまま、下部電極（グルー層１１２）をダマシン配線１１１Ａに接続するプラグ層１１３Ａのホール１１２Ａの数を増加させたものである。このような構成によっても、図１９、２０と同様同様に下部電極に寄生する抵抗、すなわち、下部電極を構成するグルー層１１２と金属層１１３との間の抵抗、および下部電極からダマシン配線１１１Ａへの接続抵抗の低減が可能となる。

図２２は、図２０のダマシン配線１１１Ａ（金属層１１１）の広い配線幅を利用し、且つ、下部電極とダマシン配線１１１Ａとを接続するプラグ層１１３Ａのホール１１２Ａとして、断面形状の縦方向と横方向で長さが異なる溝状パターンＰＡＴ１と通常の略正方形に近い矩形パターンＰＡＴ２とを組み合わせたものである。このような構成によっても、図１９から図２１と同様に下部電極の寄生抵抗の低減につながる。

図２３は、図２０のダマシン配線部（金属層１１１）の広い配線幅を利用し、さらに、下部電極と金属層１１１とを接続するプラグ層１１３Ａのホール１１２Ａとして断面形状形状の縦方向と横方向で長さが異なる溝状パターンＰＡＴ１を複数配置したものである。このような構成によっても、下部電極の寄生抵抗が低減する。
《第４実施形態》
図２４から図２６の図面に基づいて本発明の第４実施形態に係る半導体装置を説明する。上記第１実施形態から第３実施形態では、下部電極（グルー層１１２、金属層１１３）からダマシン配線１１１Ａに引き出すプラグ層１１３Ａのホール１１２Ａが、基本的には下部電極の下に形成されていた。また、プラグ層１１３Ａのホール１１２Ａが誘電絶縁膜１３５の下側（誘電絶縁膜１３５を下層方向に投影した層間絶縁膜上の平面領域）かつ上部電極Ｐ１の下側（上部電極Ｐ１を下層方向に投影した層間絶縁膜上の平面領域）に配置されていた。

本実施形態では、ＭＩＭ構造の下部電極からダマシン配線１１１Ａに引き出されるホール１１２Ａが上部電極Ｐ１の下側の上記平面領域に配置されない半導体装置について説明する。本実施形態の他の構成および作用については、第１実施形態および第２実施形態の場合と同様である。そこで、第１実施形態から第３実施形態と同一の構成については、同一の符号を付してその説明を省略する。

図２４に示される様に、ＭＩＭ構造１６０の左側部分では、上部電極Ｐ１が誘電絶縁膜１３５の平面領域から左側に延びている。一方、ＭＩＭ構造１６０の右側部分では、下部電極（グルー層１１２）および誘電絶縁膜１３５が上部電極Ｐ１の平面領域から右側に延びている。

さらに、上部電極Ｐ１と下部電極（グルー層１１２の部分）が重なり合う部分、つまり容量素子となる部分の下部電極側には接続のためのプラグ層１１３Ａのホール１１２Ａが配置されていない。金属層１１３が充填されるホール１１２Ａは、容量素子となる部分の図面上右側で、下部電極および誘電絶縁膜１３５が上部電極Ｐ１を下層方向に投影した平面領域からさらに右側に延長された領域に形成されている。

図２５には、図２４に示されるＭＩＭ部を含む半導体装置の平面図を示す。図より分かるように上部電極Ｐ１と誘電絶縁膜１３５と下部電極（グルー層１１２）の重なり部に対して、ホールパターン（金属層１１３が充填されるホール１１２Ａ）は図面右側に配置され、その箇所には上部電極Ｐ１が配置されていない。

このような構成の半導体装置では、下部電極（グルー層１１２）の下にホールパターンが配置されていないため、金属層１１３（例えば、タングステン）とバリアメタル膜１１２（例えば、窒化チタン）によって発生する、ＣＭＰ時の段差（図９Ａ参照）がＭＩＭ容量部には発生せず、容量部には平坦な構造が容易に形成される。

下部電極の段差は容量部の特性を考える際、ばらつきを生む要因となりえる。本実施形態の様な構成を用いることにより、容量部の特性のばらつきを低減することが可能となる。特に、段差部分に良質で等方的な誘電絶縁膜が成膜されない場合、特性ばらつきが大きくなりやすい。また、膜厚が薄い場合には耐圧特性が悪くなることが考えられる。したがって、本実施形態の構成により、このような特性ばらつきあるいは耐圧の劣化を低減できる。

図２６は、第３実施形態と同様、下部電極を配線層１１１に接続するプラグ層１１３Ａ（ホール１１２Ａ）の断面形状が縦方向と横方向で長さの異なる溝状とした図である。第３実施形態で説明したように、ホール１１２Ａの形状を溝状とすることにより下部電極の寄生抵抗を低減することが可能となる。
《第５実施形態》
図２７に基づいて、本発明の第５実施形態に係る半導体装置を説明する。本実施形態では、ＭＩＭ構造１６０およびプラグ層１１３Ａのパターン配置条件は第４実施形態と同様である。ただし、本実施形態では、上部電極Ｐ１と下部電極（グルー層１１２および金属層１１３）に挟まれた誘電絶縁層が複数層積層された半導体装置について説明する。

図２７は、本実施形態に係る半導体装置のＭＩＭ部および通常部を含む断面図である。図２７に示されるように、上部電極Ｐ１と下部電極に挟まれた誘電絶縁層が２層に分かれている。一般にＭＩＭ部の絶対容量は平行平板コンデンサの式
Ｃ＝（ｅｒ×ｅ０×Ｓ）／ｄ［Ｆ］
Ｃ ：容量
ｅｒ：比誘電率
ｅ０：真空の誘電率 ８．８５４×１０−１０［Ｆ／ｍ］
Ｓ ：対向面積［ｍ２］
ｄ ：誘電絶縁層厚さ［ｍ］
で表記される。絶対容量を大きくするためには、誘電絶縁層の厚みを薄くする、あるいは、誘電絶縁層の比誘電率を大きくすることが有効になる。しかしながら単純に膜厚を薄くすると、耐圧面での劣化懸念が増加する。そこで、耐圧面での特性のよい材料と比誘電率の高い材料を組み合わせることも解決手段となりえる。

図２７には、誘電絶縁層に第１誘電絶縁膜１４０（例えば比誘電率７、ＳｉＮ ３０ｎｍ）、第２誘電絶縁膜１４１（例えば、比誘電率４．１、ＳｉＯ２ ２０ｎｍ）を順次積層し、第１実施形態、または、第２実施形態にて述べた工程により構造形成を行った場合の断面図を示す。

ここで、第１誘電絶縁膜１４０、加えて、第２誘電絶縁膜１４１に使用される材料は、ＳｉＮの場合の例、ＳｉＯ２の場合の例で示したが、絶縁膜として炭化シリコン（ＳｉＣ）、窒化単価シリコン（ＳｉＣＮ）、窒化酸化シリコン（ＳｉＯＮ）等の材料を適宜組み合わせることも可能である。

以上述べた構成により、第１絶縁層１４０によって誘電率を高くした上で、第２絶縁層１４１によって絶縁耐圧を確保して膜厚を薄くすることが可能となる。その結果、ＭＩＭ構造１６０の容量を増加することができる。

なお、上記実施形態では、まず、シリコン窒化膜（ＳｉＮ）を形成し、その上にシリコン酸化膜（ＳｉＯ２）を形成した。しかし、本発明の実施は、このような手順には限定されない。下地の材料によって成膜の順序を入れ替えてもよい。例えば、窒化膜は、アンモニアを含むガス、シラン（ＳｉＨ４）を含むガスを用いて、プラズマＣＶＤによって成膜される。その場合、下地の材料に有機材料が含まれると、アンモニアによって有機材料が損傷を受ける場合がある。そのような材料が下地に含まれる場合には、まず、シリコン酸化膜（ＳｉＯ２）を形成した後にシリコン窒化膜（ＳｉＮ）を形成すればよい。

すなわち、２つの膜の一方を成膜するとき、その成膜プロセスによって、下地の材料を損傷する可能性のある場合には、まず、その下地を損傷する可能性の少なく他方の膜を成膜する。そしてその後、前記一方の膜を成膜すればよい。
《第６実施形態》
図２８に基づいて、本発明の第６実施形態に係る半導体装置を説明する。上記第６実施形態では、誘電絶縁層に第１誘電絶縁膜１４０および第２誘電絶縁膜１４１を含む積層構造が形成された。本実施形態では、その変形例として上記誘電絶縁層の端部が上部電極Ｐ１の端部と部分的に揃う半導体装置について説明する。本実施形態における他の構成および作用は、第５実施形態の場合と同様である。そこで、第５実施形態の場合と同一の構成要素については、同一の符号を付してその説明を省略する。

図２８は、本実施形態に係る半導体装置のＭＩＭ部および通常部を含む断面図である。図２８と図２７との違いは断面図のＭＩＭ部１６０の図面上右側部分において、上部電極Ｐ１の端部と第１誘電絶縁膜１４０、第２誘電絶縁膜１４１（以下、単に誘電積層構造１４０、１４１ともいう）の端部が揃っている点である。すなわち、上部電極Ｐ１側方の端部面と誘電絶縁構造１４０、１４１側方の端部面とが下部電極に対して略垂直な平面を構成している。これは、図２７と同様な工程を行う際の上部電極Ｐ１のエッチング工程において、積層された誘電絶縁膜までが除去された形状である。

このように、上部電極Ｐ１に対して適度なオーバーエッチングが加わる際、層間絶縁膜１３２、グルー層１１２、および誘電膜１４０、１４１の選択比の関係より、第１誘電層１４０、第２誘電層１４１を除去できる。すなわち、このような形状となっていても下部電極がエッチングによって除去されなければ、ＭＩＭ部１６０の容量特性を得るができる。
《第７実施形態》
図２９から図３２の図面に基づいて、本発明の第７実施形態を説明する。上記第５実施形態および第６実施形態では、誘電絶縁膜が積層されている半導体装置について説明した。本実施形態では、積層する誘電絶縁膜の厚みをさらに薄し、よりＭＩＭ部の絶縁容量を大きくすることが可能な構造形成方法について説明する。すなわち、本実施形態では、第２誘電絶縁膜をダミーの絶縁膜として使用する。ダミーとは、パターン形成工程においてエッチングのマスクとして存在するが、パターン形成後には消滅し、ＭＩＭ素子の構成要素とならない絶縁膜をいう。その結果、誘電絶縁層は、ダミーの絶縁膜以外の絶縁膜によって構成されることになる。

本実施形態における他の構成および作用は、第５、６実施形態の場合と同様である。そこで、第５、６実施形態の場合と同一の構成要素については、同一の符号を付してその説明を省略する。

図２９から図３３は、本実施形態の半導体装置を形成する工程を示している。まず、図２９のように、図１０Ａで示した下部電極部が形成される工程の後に、図２７で説明したような方法により、誘電絶縁膜１４２（例えば比誘電率７、ＳｉＮ ３０ｎｍ）およびダミー絶縁層１４３（例えばＳｉＯ２ ４０ｎｍ）がプラズマＣＶＤ法を用いて順次成膜さ
れた後に、誘電絶縁膜パターン形成のためのフォトレジスト２０４が塗布、露光、現像され、レジストパターンが形成される。

図３０のようにフォトレジスト２０４をマスクにしてダミー絶縁層１４３が例えばＣＦ系ガス等を用いたプラズマエッチングにてパターン形成される。エッチングは、誘電絶縁膜１４２上で停止する。このエッチング条件を適正に選択すれば、ダミー絶縁層１４３でのエッチングを進行し、誘電絶縁膜１４２上でエッチングを停止する、そのような選択比を得ることができる。このような選択比は、ガスの種類およびガス圧力を調整して制御できることは周知である。続いてフォトレジスト２０４が酸素（Ｏ２）ガスを含むプラズマアッシングにより除去される。このような手順により、酸素（Ｏ２）ガスを含むプラズマアッシング時に、ダミー絶縁層１４３によって誘電絶縁膜１４２を保護できる。

図３０に示されるように、ダミー絶縁層１４３をマスクにして、誘電絶縁膜１４２を例えばＣＦ系、ＣＨＦ系の混合ガス等を用いてエッチングすることにより、図３１のように誘電絶縁膜１４２のパターンを下部電極（グルー層１１２、金属層１１３）上に形成することができる。フォトレジストが除去されているため、ダミー絶縁層１４３をマスクにしてエッチングすると、誘電絶縁膜１４２のエッチングとともに、大部分のダミー絶縁層１４３自体が除去され得る。ダミー絶縁層１４３もマスクとして機能はさせるものの、エッチング条件によっては、誘電絶縁膜１４２上でダミー絶縁層１４３を除去させることが可能である。すなわち、ダミー絶縁層１４３と誘電絶縁膜１４２とが同程度にエッチングされるガスの種類およびガス圧を選択すればよい。

また、ダミー絶縁層１４３が薄く残った場合には、フッ酸によるウェットエッチング法を用いることによりダミー絶縁層１４３の除去が可能である。このとき、誘電絶縁膜１４２のパターンのない箇所で層間絶縁膜１３２が表面にさらされているが、ダミー絶縁層１４３のエッチング後の残渣の膜厚に比べて十分大きいため、消失懸念は小さく誘電絶縁膜１４２上にあるダミー絶縁層１４３を除去するには十分なマージンがある。

ダミー絶縁層１４３はプラズマエッチング中に一旦フォトレジスト２０４によって保護された状態を保ち（図２９）、続くマスクとして利用される場合にはプラズマエッチングにさらされる。しかしながらその下にある誘電絶縁膜１４２は保護される（図３０）。プラズマエッチングはＭＩＭ部にとってはダメージの少ない条件が好ましいため、ダミー絶縁層１４３は誘電絶縁膜１４２へのダメージ抑制の効果を持っている。また、加えて、ダミー絶縁層１４３が消失されることによりＭＩＭ部の容量特性に直接寄与することが無くなる。したがって、より厚みの薄い誘電絶縁膜部をＭＩＭ部で形成するために、このような工程は有効な手段といえる。

次いで、図３２に示されるようにバリアメタル膜１１４、金属層１１５、バリアメタル膜１１６が成膜され、さらに、フォトレジスト２０５（図示せず）が塗布、露光、現像される。これにより、ＭＩＭ部には上部電極Ｐ１、通常部には回路パターンＰ２、Ｐ３に対応する不図示のレジストパターンが形成される。さらに、レジストパターンをマスクとして塩素（Ｃｌ）系ガス等を用いたプラズマエッチングにより上部電極Ｐ１、配線パターンＰ２、Ｐ３を形成する。このとき、第６実施形態でも説明したのと同様な工程にて、誘電絶縁膜１４２もエッチングされた形状が得られている。

次いで、図３３のように、前述の各実施形態と同様にプラズマＣＶＤ法を用いて、カバー構造として、絶縁膜１３６（例えば、ＳｉＯ２ １４００ｎｍ）、絶縁膜１３７（例えばＳｉＮ膜５００ｎｍ）を成膜する。

本実施例の様な方法を用いることにより、誘電絶縁層１４２へのダメージが抑制され、
且つ、誘電絶縁層１４２を第６実施形態の半導体装置よりもさらに薄く形成し、絶対容量を大きくすることが可能となる。

本実施例では、誘電絶縁膜１４２、ダミー絶縁層１４３に使用される材料は、ＳｉＮの場合の例、ＳｉＯ２の場合の例で示したが、絶縁膜としてＳｉＣ、ＳｉＣＮ、ＳｉＯＮ等の材料を適宜組み合わせることも可能である。
《第８実施形態》
図３４から図３９の図面に基づいて本発明の第８実施形態に係る半導体装置を説明する。上記で説明したそれぞれの実施形態においては、ＭＩＭ部と通常部の基本的な工程、上部電極と下部電極の平面的なレイアウト、ホールパターンの平面的なレイアウト、誘電絶縁膜の形成方法の詳細およびその変形例について述べた。本実施形態では、下部電極自体の寄生抵抗の低減に関する技術的な変形について述べる。他の構成および作用は、第１実施形態から第７実施形態と同様である。そこで、上記実施形態と同一の構成については、同一の符号を付してその説明を省略する。

図３４は、本実施形態の半導体装置で補助金属層上にレジストパターンを形成する工程を示す。まず、第１実施形態の図１０Ａに示されるような工程にて下部電極となるグルー層１１２が形成される。図１０Ａでは、次いで下部電極パターンが形成されたが、本実施形態では、その前にスパッタ法を用いて補助金属層１２０（本発明の第３金属層に相当し、例えば、ＴｉＮ １５０ｎｍ）を成膜する。

続いて、図３４のように、フォトレジスト２０３が塗布、露光、現像されることにより下部電極に対応するレジストパターンが形成される。この工程は、図１０Ａと同様である。

次に、フォトレジスト２０３をマスクとして、積層構造となっている補助金属層１２０およびグルー層１１２が塩素（Ｃｌ）系ガス等を用いたエッチングにより除去される。さらに、酸素（Ｏ２）ガスを利用するプラズマアッシングによりフォトレジスト２０３が除去される。そして、図３５に示されるように、プラズマＣＶＤ法を用いて誘電絶縁膜１３５が成膜される。

次に、図３６に示されるように、誘電絶縁層１３５上にフォトレジスト２０４が塗布、露光、現像され、誘電絶縁膜パターンに対応するフォトレジスト２０４のパターンが形成される。さらに、フォトレジスト２０４をマスクとして、誘電絶縁層１３５がエッチングされ、誘電絶縁層１３５がパターン形成される。

次に、スパッタ法を用いてバリアメタル膜１１４、金属層１１５、バリアメタル膜１１６が成膜される。さらに、図３７に示すように、フォトレジスト２０５が塗布、露光、現像される。そして、ＭＩＭ部には図２７と同様な形式の上部電極パターンＰ１、通常部には配線パターンＰ２、Ｐ３に対応するレジストパターンを形成する。

そして、図３８に示されるように、図３７のフォトレジスト２０５をマスクにして、バリアメタル膜１１６、金属層１１５、バリアメタル膜１１４が塩素（Ｃｌ）系ガス等を用いてプラズマエッチングにより、誘電絶縁膜１３５、および、層間絶縁膜１３２が露出するまでエッチングされる。続いて、酸素（Ｏ２）ガスを含むプラズマアッシングによりフォトレジスト２０５が除去される。

図３９は、上記のプラズマエッチングにおいて、さらに誘電絶縁膜１３５がエッチングされた場合の図面を示している。このような形態が前述実施形態（図３２参照）と同様に存在していてもＭＩＭ部の容量特性は得られる。後の工程は図示しないが他の実施例と同
様な工程により構成される。

以上述べたように、補助金属層１２０を設けることにより、補助金属層１２０、グルー層１１２および金属層１１３によって下部電極が構成される。その結果、図３８あるいは図３９に示すように下部電極の厚みが増加する。したがって、下部電極の断面積が増加し、下部電極の平面方向（図３８あるいは図３９で左右方向）の抵抗を低減することができる。

上記実施形態では、図３８あるいは図３９に示したように、金属層１１３がＣＭＰによって除去された際に、グルー層１１２は残されている。しかし、これに替えて、金属層１１３とともにグルー層１１２のうち層間絶縁膜１３２より上部の部分を完全に除去し、ホール１１２Ａ内にだけグルー層１１２が残されるにようにしても構わない。

すなわち、図９Ａに示したように、金属層１１３およびグルー層１１２をＣＭＰしたときに、グルー層１１２を残すことなく、図４０のように層間絶縁膜１３２が現れるまでグルー層１１２を除去しても構わない。そして、図４０および４１に示したように、フォトレジスト２０３のパターニングおよび補助金属層１２０のエッチングの後、図３６から図３８または図３９と同様の工程によってＭＩＭ部を形成できる。

このように、グルー層１１２を層間絶縁膜１３２から除去し、層間絶縁膜１３２上に直接補助金属層１２０（本発明の第３金属層に相当）を成膜することによって、補助金属層１２０、グルー層１１２、金属層１１３によって下部電極を構成できる。このような構成により、図３４−３９に示した構成と比較して、ホール１１２Ａ（グルー層１１２および金属層１１３）の上層を平坦化しやすくなる。層間絶縁膜１３２上に、グルー層１１２がまばらに残存することがないからである。また、グルー層１１２の層間絶縁膜１３２上の部分と金属層１１３とが形成する段差（図９Ａ参照）の発生を低減できる。したがって、ＭＩＭ部の特性（静電容量、絶縁耐圧等）のばらつきを低減できる。
《その他の変形例》
他の平面的なレイアウト例を示す。図４２は、図２５の上部電極形状をほぼそのまま残し、ダマシン配線を上部電極Ｐ１の周囲に沿った形で配置し、上部電極Ｐ１とは上部電極引き出し部（延長部分Ｐ１Ａ）のみで重なりを持たせ、上部電極Ｐ１の下には配線は配置していない構造の半導体装置を示している。上部電極Ｐ１と下部電極（グルー層１１２）との重複部分の下にはホールパターン１１２Ａは配置されていない。下部電極と上部電極Ｐ１の重複部分には、ホールパターンが配置しない構造であるため、ＭＩＭ部の容量素子の部分に段差が発生しない構造となっている。

これに加えて図４３に示されるように、電極下部には、ホールパターン１１２Ａは配置しないが、ダマシン配線１１３Ａのみが配置される平面構成とすることも可能である。すなわち、図４３では、メッシュ状にダマシン配線１１３Ａが形成されている。ダマシン配線そのものは、ＣＭＰにより平坦化されるので、図４３のダマシン配線１１３Ａ（メッシュ部分）上層は、段差が生じにくい。したがって、図４３に示す構成によっても、ＭＩＭ部の容量素子の部分の段差を低減でき、ＭＩＭ部の特性（静電容量、絶縁耐圧等）のばらつきを低減できる。また、図４２に対してより引き出し配線部の寄生抵抗をより下げることも可能である。

また、図４４では、図４２に対して、ダマシン配線１１１Ａが上部電極Ｐ１の引き出し部分（延長部分Ｐ１Ａ）直下の領域に形成されていない。すなわち、図４２では、下部電極をプラグ層１１３Ａによって接続するダマシン配線１１１Ａが矩形枠状に構成されていたの対して、図４４では、矩形枠の上部の一部が切断され、Ｃ字が回転した形状となっている。このような構成によっても、ＭＩＭ部の容量素子の部分の段差を低減できる。

また、平面内の引き回し方によってはＭＩＭ内部に上部電極Ｐ１とダマシン配線１１１Ａとの重複部分を構成することも可能である。図４５に、上部電極Ｐ１と、ダマシン配線１１１Ａとの重複部分をＭＩＭ構造の平面領域内に形成した半導体装置の平面図を示す。この例では、下部電極に含まれるグルー層１１２の平面領域の内部に上部電極Ｐ１の平面領域が形成されている。そして、上部電極Ｐ１とダマシン配線１１１Ａとは、プラグ層１１３Ｂ（タングステン）によって接続されている。上部電極Ｐ１とダマシン配線１１１Ａとの間をプラグ層１１３Ｂが通るために、下部電極であるグルー層１１２および誘電絶縁膜１３５には、窓部１１２Ｂ、および窓部１３５Ｂが形成されている。

さらに、図４５では、下部電極（グルー層１１２の領域）とダマシン配線１１１Ａとを接続するためのプラグ層１１３Ａは、上部電極Ｐ１の矩形領域の外部に形成されている。このように、プラグ層１１３Ａを上部電極Ｐ１の外部に形成することで、上部電極Ｐ１の平坦化を図ることができる。プラグ層１１３Ａでは、プラグ層１１３Ａを構成するグルー層１１２と金属層１１３（タングステン）とで、ＣＭＰ時の研磨量が異なるため、段差を生じやすいためである（図９Ａ参照）。

図４６は、図４２に示す半導体装置の変形例であり、上部電極Ｐ１からダマシン配線１１１Ａへの引き出し部分を２箇所設けた例である。この重複分において、上部電極Ｐ１とダマシン配線１１１Ａとは、プラグ層１１３Ｃ、１１３Ｄによって接続されている。この接続のため、下部電極であるグルー層１１２および誘電絶縁膜１３５には、窓部１１２Ｃ、１１２Ｄ、１３５Ｃ、１３５Ｄが形成されている。

なお、図４５および図４６の場合には、いずれも、上部電極Ｐ１上にＵ字形状（Ｃ字形状またはＬ字とＩ字とを組み合わせた形状）の開口１７０が形成されている。また、上部電極Ｐ１とダマシン配線１１１Ａとを接続するためのプラグ層１１３Ａは、上部電極Ｐ１上で、上記開口１７０に突出するように形成された突出部１７１をダマシン配線１１１Ａに接続している。このように、上部電極Ｐ１に、開口１７０と突出部１７１とを設けることで、ＭＩＭ部の境界付近に存在する上部電極Ｐ１の面積を低減できる。例えば、図４５の例では、開口１７０の直下は、ＭＩＭ部を構成する誘電絶縁層の窓部１３５Ｂ、および下部電極の窓１１２Ｂが構成されている。このようなＭＩＭ部の窓付近では、上部電極Ｐ１の下地の平坦化が困難になる場合があり、上部電極Ｐ１の高さ（あるいは膜厚）が変動しやすい。したがって、このような箇所では、ＭＩＭ部による容量素子の特性が変動しやすい。

しかし、図４５、４６のように上部電極Ｐ１の窓１７０および突出部１７１を設けることにより、そのような特性の変動を生じやすい部分の面積を低減し、ＭＩＭ部全体として特性を安定させることができる。

なお、図４７、４８のように、上部電極Ｐ１に窓１７０および突出部１７１を設けない構成としてもよい。
《実施形態のその他の効果》
図４９に、上記第１実施形態から第８実施形態でのアライメントマークによる位置合わせ系列を示す。図４９に示すように、図４Ａから図４８に示した半導体装置の構成では、ホール１１２Ａ形成時の段差であるマーク１５０によって、上層のＭＩＭ部の下部電極（ＣＡＰ１のマスク）の位置合わせができる。したがって、図１−３のように、ＣＡＬで示される掘り起こし層を別途のマスクで形成する必要がなく、マスク数および工程数を低減できる。

図５０に、本発明を適用する半導体装置の例を示す。この半導体装置は、
図３１に示す半導体装置は、７層の銅配線と１層のアルミ配線とにより多層配線構造を構成したものである。

シリコン基板４００には、素子領域を確定する素子分離膜４０２が形成されている。素子分離膜４０２により画定された素子領域には、ゲート電極４０４とソース／ドレイン拡散層４０６とを有するＭＯＳトランジスタが形成されている。

ＭＯＳトランジスタが形成されたシリコン基板４００上には、ＰＳＧ膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４０８が形成されている。層間絶縁膜４０８には、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ４１０が埋め込まれている。

コンタクトプラグ４１０が埋め込まれた層間絶縁膜４０８上には、シリコン酸化膜／ＳｉＬＫ（登録商標）膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜４１２が形成されている。層間絶縁膜４１２には、銅膜／タンタル膜の積層構造よりなる配線層４１４が埋め込まれている。

配線層４１４が埋め込まれた層間絶縁膜４１２上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４１６が形成されている。層間絶縁膜４１６上には、シリコン酸化膜／ＳｉＬＫ膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜４１８が形成されている。層間絶縁膜４１６，４１８内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜４１６内にビア部が埋め込まれ、層間絶縁膜４１８内に配線部が埋め込まれた配線層４２０が形成されている。

配線層４２０が埋め込まれた層間絶縁膜４１８上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４２２が形成されている。層間絶縁膜４２２上には、シリコン酸化膜／ＳｉＬＫ膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜４２４が形成されている。層間絶縁膜４２２，４２４内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜４２２内にビア部が埋め込まれ、層間絶縁膜４２４内に配線部が埋め込まれた配線層４２６が形成されている。

配線層４２６が埋め込まれた層間絶縁膜４２４上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４２８が形成されている。層間絶縁膜４２８上には、シリコン酸化膜／ＳｉＬＫ膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜４３０が形成されている。層間絶縁膜４２８，４３０内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜４２８内にビア部が埋め込まれ、層間絶縁膜４３０内に配線部が埋め込まれた配線層４３２が形成されている。

配線層４３２が埋め込まれた層間絶縁膜４３０上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４３４が形成されている。層間絶縁膜４３４上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４３６が形成されている。層間絶縁膜４３４，４３６内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜４３４内にビア部が埋め込まれ、層間絶縁膜４３６内に配線部が埋め込まれた配線層４３８が形成されている。

配線層４３８が埋め込まれた層間絶縁膜４３６上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４４０が形成されている。層間絶縁膜４４０上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４４２が形成されている。層間絶縁膜４４０，４４２内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜４４０内にビア部が埋め込まれ、層間絶縁膜４４２内に配線部が埋め込まれた配線層４４４が形
成されている。

配線層４４４が埋め込まれた層間絶縁膜４４２上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４４６が形成されている。層間絶縁膜４４６上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４４８が形成されている。層間絶縁膜４４６，４４８内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜４４６内にビア部が埋め込まれ、層間絶縁膜４４８内に配線部が埋め込まれた配線層４５０が形成されている。

配線層４５０が埋め込まれた層間絶縁膜４４８上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜４５２が形成されている。層間絶縁膜４５２には、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ４５４が埋め込まれている。

コンタクトプラグ４５４が埋め込まれた層間絶縁膜４５２上には、窒化チタン膜／アルミ膜／窒化チタン膜の積層膜よりなる配線層４５６が形成されている。

配線層４５６が形成された層間絶縁膜４５２上には、シリコン窒化膜／シリコン酸化膜の積層膜よりなるカバー膜４５８が形成されている。

こうして、７層の銅配線と１層のアルミ配線とにより多層配線構造が構成された半導体装置が形成されている。

本実施形態で説明したＭＩＭ構造は、例えば、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ４５４を下部電極とし、窒化チタン膜／アルミ膜／窒化チタン膜の積層膜よりなる配線層４５６を上部電極として、コンタクトプラグ４５４と配線層４５６とに挟まれる階層部分に形成することができる。このように、シリコン基板４００から極力上位の階層にＭＩＭ構造を形成することで、寄生容量を低減してＭＩＭ構造を形成し、素子の高速化を図ることができる。

《その他》
以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板上に形成される第１配線層と、
前記第１配線層の上層に形成される層間絶縁膜と、
前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、
前記ホール内壁面を被覆する第１金属層と、
前記第１金属層で被覆されたホール内に埋め込まれる第２金属層と、
前記第１金属層の上層に形成される誘電絶縁膜と、
前記誘電絶縁膜の上層に形成される第２配線層と、を備え、
前記ホール内壁面を被覆する第１金属層を含んだ下部電極と、前記第２配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含む半導体装置。（１）

（付記２）
前記第１金属層が前記ホール内壁面から前記開口部を通り前記層間絶縁膜と前記誘電絶縁膜との間に延在している付記１に記載の半導体装置。（２）

（付記３）
前記延在する第１金属層の上層に第３金属層が形成され、前記第３金属層が前記下部電極の少なくとも一部を構成する付記２に記載の半導体装置。（３）

（付記４）
前記層間絶縁膜の上層に前記第１金属層または第２金属層に接続される第３金属層が形成され、前記第３金属層が前記下部電極を構成する付記１または２に記載の半導体装置。（４）

（付記５）
前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域に前記上部電極に対向して形成されている付記１から４のいずれかに記載の半導体装置。

（付記６）
前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域の外側領域に形成され、前記第１金属層が前記平面領域から前記ホールが形成された外側領域まで延伸されている付記１から３のいずれかに記載の半導体装置。（５）

（付記７）
前記ホールが、前記上部電極を基板下層方向に投影した層間絶縁膜上の平面領域の外側領域に形成され、前記第３金属層が前記平面領域から前記ホールが形成された外側領域まで延伸されている付記４に記載の半導体装置。（６）

（付記８）
半導体基板上に形成される第１配線層と、
前記第１配線層の上層に形成される層間絶縁膜と、
前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成されるホールと、
前記ホール内壁面を被覆する第１金属層と、
前記第１金属層で被覆されたホール内に埋め込まれる第２金属層と、
前記層間絶縁膜上に形成され前記第１金属層および第２金属層に接続される第３金属層と、
前記第３金属層の上層に形成される誘電絶縁膜と、
前記誘電絶縁膜の上層に形成される第２配線層と、を備え、
前記第３金属層を含んだ下部電極と、前記第２配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含んだ半導体装置。（７）

（付記９）
前記第１配線層は、ダマシン配線層である付記１から８のいずれかに記載の半導体装置。

（付記１０）
前記ホールの形成とともに、前記ホールを含む層に前記ホールの上層を重ね合わせるための合わせマークとして段差が形成され、前記段差の上層では、段差残りが形成されている付記１から９のいずれかに記載の半導体装置。（８）

（付記１１）
前記誘電絶縁膜の平面領域は、前記上部電極を略下層方向に投影した平面領域に含まれている付記１から１０のいずれかに記載の半導体装置。

（付記１２）
前記ホールのうち前記下部電極の下層に配置されるホールの断面は、第１方向の幅が前
記第１方向に略直交する第２方向の幅よりも長い溝状の形状を有する付記１から１１のいずれかに記載の半導体装置。

（付記１３）
前記第１配線層に含まれる配線が、前記上部電極を下層方向に投影した前記第１配線層の平面領域に形成される付記１から１２のいずれかに記載の半導体装置。

（付記１４）
前記第１配線層に含まれる配線が、前記上部電極を下層方向に投影した前記第１配線層の平面領域の外側領域に形成される付記１から１３のいずれかに記載の半導体装置。

（付記１５）
前記第２配線層は、当該半導体装置内の配線層のうち最も上層に位置する配線層であり、前記第１配線層は、当該半導体装置内で第２配線層の下層に位置する配線層である付記１から１４のいずれかに記載の半導体装置。

（付記１６）
前記第１配線および第２配線層を当該半導体装置外に接続するリードを接続可能なパッド部をさらに備え、
前記上部電極は、前記パッド部と略同一の材質で形成される付記１から１５のいずれかに記載の半導体装置。

（付記１７）
前記第２配線層の上層にカバー構造をさらに備える付記１から１６のいずれかに記載の半導体装置。

（付記１８）
前記上部電極側方の端部面と前記誘電絶縁膜側方の端部面とが前記下部電極に対して略垂直な平面を構成する付記１から１７のいずれに記載の半導体装置。

（付記１９）
前記誘電絶縁膜が特性の異なる複数の積層された誘電体膜を有する付記１から１８のいずれかに記載の半導体装置。

（付記２０）
半導体基板上に第１配線層を形成する工程と、
前記第１配線層の上層に層間絶縁膜を形成する工程と、
前記層間絶縁膜の上面に開口部を有するホールを形成する工程と、
前記ホール内壁面を第１金属層で被覆する工程と、
前記第１金属層で被覆されたホール内に第２金属層を埋め込む工程と、
前記第１金属層の上層に誘電絶縁膜を形成する誘電層形成工程と、
前記誘電絶縁膜の上層に第２配線層を形成する工程と、を備え、
前記ホール内壁面を被覆する第１金属層が前記誘電絶縁膜下層の下部電極の少なくとも一部を形成し、前記第２配線層の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極を形成し、前記下部電極、誘電絶縁膜および上部電極によってコンデンサが形成された半導体装置の製造方法。（９）

（付記２１）
前記誘電層形成工程は、第１絶縁層を形成する工程と、
前記第１絶縁層上に第２絶縁層を形成する工程と、
前記第２絶縁層上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記第２絶縁層にパターン形成する工程と、
前記レジストパターンを剥離する工程と、
前記第２絶縁層に形成されたパターンをマスクとし前記第１絶縁層にパターン形成する工程とを備え、
前記第２絶縁層は、前記第１絶縁層のパターン形成とともに、または、前記第１絶縁層のパターン形成後に除去される付記２０に記載の半導体装置の製造方法。（１０）

１００、３００ 半導体基板
１０１、１０３、１３２、３０１、３０３、３３３、３３５ 層間絶縁膜（シリコン酸化膜）
１０２、３０２ シリコン窒化膜（ストッパ膜）
１１０、１１４、１１６、３３８ バリアメタル膜
１１０Ａ 溝部
１１１ 金属層（Ｃｕ）
１１２ グルー層
１１２Ａ ホール
１１３ 金属層（Ｗ）
１１３Ａ プラグ層
１１５ 金属層（ＡｌＣｕ）
１２０ 補助金属
１３５ 誘電絶縁膜
１３６、１３７ 絶縁膜
１５０、３５０ アライメントマーク
２０１−２０５ フォトレジスト
３３１、３３４ シリコン窒化膜
３３６ 金属（Ｃｕ）
３３７Ａ−３３７Ａ ホール

Claims (2)

1. 半導体基板上に形成される第１配線層と、
   前記第１配線層の上層に形成される層間絶縁膜と、
   前記層間絶縁膜の上面に開口部を有し前記層間絶縁膜に形成される複数のホールと、
   前記ホール内壁面を被覆する第１金属層と、
   前記第１金属層で被覆されたホール内に埋め込まれる第２金属層と、
   前記第１金属層の上層で所定の平面領域に形成される誘電絶縁膜と、
   前記誘電絶縁膜の上層に形成される第２配線層と、を備え、
   前記ホール内壁面を被覆する第１金属層を含んだ下部電極と、前記第２配線層の前記下部電極に対向する部分を含んだ上部電極とによってなるコンデンサを含み、
   前記ホールのうち第1のホールは、前記上部電極を基板下層方向に投影した層間絶縁膜
   上の平面領域の外側領域に形成されて第１配線層と前記第一金属層とを接続し、前記第１金属層が前記平面領域から前記ホールが形成された外側領域まで延伸され、
   前記下部電極の平面領域および前記誘電絶縁膜の平面領域の内側に上部電極が形成され、
   前記上部電極の平面領域の内部に、開口が形成され、
   前記開口に突出するように前記上部電極の突出部が形成され、
   前記ホールのうち、第２のホールは、前記上部電極の突出部を基板下層方向に投影した層間絶縁膜上の平面領域に形成されて第１配線層と前記上部電極の突出部とを接続する半導体装置。
2. 半導体基板上に第１配線層を形成する工程と、
   前記第１配線層の上層に層間絶縁膜を形成する工程と、
   前記層間絶縁膜の上面に開口部を有するホールを形成する工程と、
   前記ホール内壁面を第１金属層で被覆する工程と、
   前記第１金属層で被覆されたホール内に第２金属層を埋め込む工程と、
   前記第１金属層の上層で所定の平面領域に誘電絶縁膜を形成する誘電層形成工程と、
   前記誘電絶縁膜の上層に第２配線層を形成する工程と、を備え、
   前記ホール内壁面を被覆する第１金属層が前記誘電絶縁膜下層の下部電極の少なくとも一部を形成し、前記第２配線層の前記下部電極に対向する部分が前記誘電絶縁膜上層の上部電極を形成し、
   前記ホールのうち第1のホールは、前記上部電極を基板下層方向に投影した層間絶縁膜上
   の平面領域の外側領域に形成されて第１配線層と前記第一金属層とを接続し、前記第１金属層が前記平面領域から前記ホールが形成された外側領域まで延伸され、
   前記下部電極の平面領域および前記誘電絶縁膜の平面領域の内側に上部電極が形成され、
   前記上部電極の平面領域の内部に、開口が形成され、
   前記開口に突出するように前記上部電極の突出部が形成され、
   前記ホールのうち、第２のホールは、前記上部電極の突出部を基板下層方向に投影した層間絶縁膜上の平面領域に形成されて第１配線層と前記上部電極の突出部とを接続し、前記下部電極、誘電絶縁膜および上部電極によってコンデンサが形成された半導体装置の製造方法。

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