JP2004080049A

JP2004080049A - 半導体装置及びその製造方法

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Publication number: JP2004080049A
Application number: JP2003346950A
Authority: JP
Inventors: Takashi Yoshitomi; 吉富　崇; Masahiko Matsumoto; 松本　雅彦
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-10-06
Filing date: 2003-10-06
Publication date: 2004-03-11
Anticipated expiration: 2020-03-28
Also published as: JP4018615B2

Abstract

【課題】素子の微細化を図りつつ、大容量のキャパシタや二種類以上の容量を有する複数のキャパシタを形成することを可能とする。
【解決手段】半導体装置は、第１の絶縁膜４１内に選択的に形成された配線４３と、全面に形成された第２の絶縁膜４４と、第２の絶縁膜４４上に配線４３の一部分と重なるように形成された第１の電極膜４５と、第１の電極膜４５上の一部分に形成された第３の絶縁膜４６と、第３の絶縁膜４６上に形成された第２の電極膜４７と、全面に形成された第１の層間絶縁膜４８と、第１の層間絶縁膜４８上に形成された第２の層間絶縁膜４９と、第１の層間絶縁膜４８内に形成された配線４３と接続する第１のＶｉａホール５０ａと、第１の層間絶縁膜４８内に形成された第２の電極膜４７と接続する第２のＶｉａホール５０ｂと、第１の層間絶縁膜４８内に形成された第１の電極膜４５と接続する第３のＶｉａホール５０ｃと、第２の層間絶縁膜４９内に形成された第１、第２、第３のＶｉａホール５０ａ，５０ｂ，５０ｃ上にそれぞれ位置する配線溝５１とを具備する。
【選択図】　　　図１５

Description

　本発明は、キャパシタを有する半導体装置及びその製造方法に関する。

　近年、素子の微細化に伴い、ダマシン構造のＣｕ配線を用いた半導体装置が提供されている。

　従来のダマシン構造の半導体装置は、図１５に示すように、ＳｉＯ₂膜６１内に例えばＣｕからなる第１の配線６２が形成されている。この第１の配線６２上に誘電体膜６３が形成され、この誘電体膜６３上に上部電極６４が形成されている。さらに、層間絶縁膜６５内に上部電極６４に接続するＶｉａホール６６が形成され、このＶｉａホール６６に接続する例えばＣｕからなる第２の配線６７が形成されている。

　このような半導体装置では、第１の配線６２、誘電体膜６３、上部電極６４からなるキャパシタ６８が形成されている。つまり、ＳｉＯ₂膜６１内に埋め込まれた第１の配線６２は、キャパシタ６８の下部電極としての役割を有している。以下、第１の配線６２は下部電極と称す。

　しかしながら、上記従来の半導体装置において、キャパシタ６８の容量は、下部電極６２と上部電極６４のうち小さな表面積を有する電極の表面積により決定される。このため、大容量のキャパシタを要求された場合、上部電極６４の表面積を大きくするだけでなく、下部電極６２の表面積も大きくしなければならなかった。従って、大容量のキャパシタを形成するとともに、素子の微細化を図ることが非常に困難であった。

　また、図１７は、図１６のＢ部の拡大図を示す。図１７に示すように、誘電体膜６３側の上部電極６４の端部６４ａは鋭角となっているため、この端部６４ａに電界集中が発生する。従って、素子の信頼性が低下するという問題が生じていた。

　さらに、アナログ受動素子として用いられているキャパシタの多くは、一種類の容量に固定されたキャパシタであるが、一つの層間内に種々の容量を有する複数のキャパシタが必要とされる場合が生じている。例えば、キャパシタ間の容量にばらつきが生じるキャパシタのペア性問題に対応するには、各キャパシタの面積を大きくし、容量のばらつきによる影響を小さくすることが考えられる。しかし、キャパシタの面積を大きくすると、チャージに伴う遅延時間が長くなるという問題が生じる。従って、キャパシタの単位面積あたりの容量を小さくする必要もある。このように容量の小さなキャパシタはチャージ時間を短縮でき、チャージに伴う遅延時間の短縮が図れるからである。このような要求に応えるために、チップ面積を増大させることなく、一つの層間内に二種類以上の容量を有する複数のキャパシタを形成する必要が生じていた。

　以上のように、従来の半導体装置において、素子の微細化を図りつつ、大容量のキャパシタや二種類以上の容量を有する複数のキャパシタを形成することが非常に困難であった。また、電極の端部に電界集中し、素子の信頼性が低下するという問題があった。

　本発明は上記課題を解決するためになされたものであり、その目的とするところは、素子の微細化を図りつつ、大容量のキャパシタや二種類以上の容量を有する複数のキャパシタを形成することを可能とし、かつ、電界集中を緩和することが可能な半導体装置及びその製造方法を提供することにある。

　本発明は、前記目的を達成するために以下に示す手段を用いている。

　本発明の第１の視点による半導体装置は、第１の絶縁膜内に選択的に形成された配線と、全面に形成された第２の絶縁膜と、前記第２の絶縁膜上に前記配線の一部分と重なるように形成された第１の電極膜と、前記第１の電極膜上の一部分に形成された第３の絶縁膜と、前記第３の絶縁膜上に形成された第２の電極膜と、全面に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、前記第１の層間絶縁膜内に形成された前記配線と接続する第１のＶｉａホールと、前記第１の層間絶縁膜内に形成された前記第２の電極膜と接続する第２のＶｉａホールと、前記第１の層間絶縁膜内に形成された前記第１の電極膜と接続する第３のＶｉａホールと、前記第２の層間絶縁膜内に形成された前記第１、第２、第３のＶｉａホール上にそれぞれ位置する配線溝とを具備している。

　本発明の第２の視点による半導体装置の製造方法は、第１の絶縁膜内に配線を形成する工程と、全面に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１の電極膜を形成する工程と、前記配線上の一部分に前記第１の電極膜が残るように、前記第１の電極膜を除去する工程と、全面に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に第２の電極膜を形成する工程と、前記第１の電極膜上のみに残るように、前記第３の絶縁膜及び前記第２の電極膜を除去する工程と、全面に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を除去し、前記第１の層間絶縁膜内に、前記配線と接続する第１のＶｉａホールと、前記第２の電極膜と接続する第２のＶｉａホールと、前記第１の電極膜と接続する第３のＶｉａホールとを形成する工程と、前記第２の層間絶縁膜を除去し、前記第２の層間絶縁膜内の前記第１、第２、第３のＶｉａホール上に配線溝をそれぞれ形成する工程とを含んでいる。

　以上説明したように本発明によれば、素子の微細化を図りつつ、大容量のキャパシタや二種類以上の容量を有する複数のキャパシタを形成することを可能とし、かつ、電界集中を緩和することが可能な半導体装置及びその製造方法を提供できる。

　本発明の実施の形態を以下に図面を参照して説明する。

　　［第１の実施形態］
　第１の実施形態は、ダマシン構造のＣｕ配線を有する半導体装置について説明する。以下、第１の実施形態における半導体装置の製造方法について説明する。

　まず、図１に示すように、ＳｉＯ₂膜１１内に配線溝１１ａが形成された後、全面にバリアメタル層１２が形成される。このバリアメタル層１２上に例えばＣｕのような配線材料が形成され、配線溝１１ａが埋め込まれる。次に、ＣＭＰ（Chemical Mechanical Polish）等により、ＳｉＯ₂膜１１の表面が露出するまで、配線材料、バリアメタル層１２が平坦化され、ＳｉＯ₂膜１１内に埋め込まれた第１の配線１３が形成される。

　次に、スパッタリングにより、全面に例えばＳｉＮ膜からなるＣｕ拡散防止膜１４が形成され、このＣｕ拡散防止膜１４上に例えばＴｉＮ膜からなる下部電極膜１５が形成される。この下部電極膜１５上に例えばＴａ₂Ｏ₅膜からなる誘電体膜１６が形成され、この誘電体膜１６上に例えばＴｉＮ膜からなる上部電極膜１７が形成される。ここで、Ｃｕ拡散防止膜１４の膜厚は例えば５０ｎｍ、下部電極膜１５の膜厚は例えば６０ｎｍ、誘電体膜１６の膜厚は例えば５０ｎｍ、上部電極膜１７の膜厚は例えば５０ｎｍとする。

　次に、図２に示すように、上部電極膜１７上にレジスト膜１８が形成され、このレジスト膜１８が光リソグラフィによりパターニングされる。このパターニングされたレジスト膜１８をマスクとして、ＲＩＥ（Reactive Ion Etching）により上部電極膜１７が除去される。ここで、上部電極膜１７が除去されるとともに、誘電体膜１６が３０ｎｍだけ除去される。その結果、上部電極膜１７の幅よりも大きな幅を一部分に有する誘電体膜１６が形成される。このようにして、上部電極膜１７、誘電体膜１６、下部電極膜１５からなるキャパシタ２８が形成される。その後、レジスト膜１８が除去される。

　次に、図３に示すように、全面にＳｉＮ膜１９が形成される。このＳｉＮ膜１９上にレジスト膜２０が形成され、このレジスト膜２０が光リソグラフィによりパターニングされる。このパターニングされたレジスト膜２０をマスクとして、ＲＩＥにより、ＳｉＮ膜１９、誘電体膜１６、下部電極膜１５が除去され、Ｃｕ拡散防止膜１４の表面が露出される。その後、レジスト膜２０が除去される。

　次に、図４に示すように、全面にＳｉＮ膜２１が形成される。ここで、ＳｉＮ膜１９と２０の膜厚を足した厚さは例えば５０ｎｍ程度となっている。

　次に、図５に示すように、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法により、全面に例えばＳｉＯ₂膜からなる第１の層間絶縁膜２２が形成され、ＣＭＰ法により、第１の層間絶縁膜２２が平坦化される。この平坦化された第１の層間絶縁膜２２上に第２の層間絶縁膜２３が形成される。この第２の層間絶縁膜２３は、例えばＳｉＮ膜のような低誘電率層間絶縁膜からなる。これにより、配線間の容量の低減を図ることができる。

　次に、光リソグラフィとＲＩＥにより、第１の層間絶縁膜２２が除去され、第１の層間絶縁膜２２内にＶｉａホール２４ａ、２４ｂ、２４ｃが形成される。ここで、Ｖｉａホール２４ａは上部電極膜１７と接続し、Ｖｉａホール２４ｂは下部電極膜１５と接続し、Ｖｉａホール２４ｃは第１の配線１３と接続する。

　次に、第２の層間絶縁膜２３がエッチングされ、第２の層間絶縁膜２３内のＶｉａホール２４ａ、２４ｂ、２４ｃ上に配線溝２５がそれぞれ形成される。

　次に、図６に示すように、全面に例えばＴａＮからなるバリアメタル層２６が形成される。このバリアメタル層２６上に例えばＣｕのような配線材料が形成され、この配線材料によってＶｉａホール２４ａ、２４ｂ、２４ｃ及び配線溝２５が埋め込まれる。次に、ＣＭＰ等により、第２の層間絶縁膜２３の表面が露出するまでバリアメタル層２６及び配線材料が平坦化され、第２の配線２７が形成される。

　上記第１の実施形態によれば、第１の配線１３をキャパシタの下部電極として用いずに、キャパシタ２８は第１の配線１３とは別に形成されている。従って、第１の配線１３を大きくすることなく、下部電極１５及び上部電極１７の面積を調整するだけで大容量のキャパシタを形成することができる。従って、素子の微細化も容易となる。

　また、上部電極１７の加工時において、下部電極１５上の誘電体膜１６を完全にエッチングしないことにより、上部電極膜１７の幅よりも大きな幅を一部分に有する誘電体膜１６が形成されている。これにより、リーク電流のパス形成を妨げつつ、上部電極１７の端部における電界集中を緩和できる。

　また、キャパシタ２８の上下の絶縁膜１４、１９、２１は、従来のようにＶｉａホールの高さに左右されるような層間絶縁膜ではないため、絶縁膜１４、１９、２１の膜厚の調整は容易である。このため、誘電体膜１６の膜厚（５０ｎｍ）を、ＳｉＮ膜１９と２０の膜厚（５０ｎｍ）やＣｕ拡散防止膜１４の膜厚（５０ｎｍ）とほぼ同じにすることができる。従って、誘電体膜１６とＳｉＮ膜１９、２０及びＣｕ拡散防止膜１４との膜厚の差が小さくできるため、コンタクト抵抗の増大を回避することができる。

　また、Ｖｉａホール２４ａ、２４ｂ、２４ｃは、キャパシタ２８が形成された後に形成されている。つまり、キャパシタ２８形成時には第１の配線１３の表面にＣｕ拡散防止膜１４が形成されているため、第１の配線１３におけるＣｕ汚染を防止することができる。

　また、上述したように、キャパシタ２８は第１の配線１３とは別に形成するため、第１の配線１３はＶｉａホール２４ａの下のみに形成すればよい。従来技術のように第１の配線６２の表面積が大きな場合、第１の配線６２の膜減りにより、誘電体膜６３の面積が制限されるという問題が顕著になっていた。しかし、第１の配線１３の表面積を従来よりも小さくすることができるため、膜減りの問題を抑制することができる。さらに、Ｃｕ拡散防止膜１４における誘電率が高くても、第１の配線１３は一部分にしか形成されていないため、寄生容量を小さくすることが可能となる。

　尚、第１の実施形態において、Ｖｉａホール２４ｂの側面は、シリコン窒化膜１９、２１や誘電体膜１６と接しているが、これに限定されない。例えば、誘電体膜１６が下部電極１５上の一部分に形成され、Ｖｉａホール２４ｂの側面がシリコン窒化膜１９、２１に接する構造としてもよい。この場合、Ｖｉａホール２４ａ、２４ｂ、２４ｃの加工条件（エッチング条件）を等しくできるという利点がある。

　　［第２の実施形態］
　第２の実施形態は、Ａｌ配線を有する半導体装置について説明する。以下、第２の実施形態における半導体装置の製造方法について説明する。

　まず、図７に示すように、ＳｉＯ₂膜３１内にＡｌからなる第１の配線３２が形成される。次に、全面に例えばＳｉＯ₂膜からなる層間絶縁膜３３が形成され、この層間絶縁膜３３内にＶｉａホール３４ａ、３４ｂが形成される。次に、全面に例えばＴｉＮ膜からなる下部電極膜３５が形成され、この下部電極膜３５がＶｉａホール３４ａ上のみに残るようにパターニングされる。ここで、下部電極膜３５の膜厚は例えば６０ｎｍとする。

　次に、図８に示すように、全面に例えばＴａ₂Ｏ₅膜からなる誘電体膜３６が形成され、この誘電体膜３６上に例えばＴｉＮ膜からなる上部電極膜３７が形成される。ここで、誘電体膜３６の膜厚は例えば５０ｎｍとし、上部電極膜３７の膜厚は例えば５０ｎｍとする。

　次に、レジスト膜（図示せず）が形成され、このレジスト膜がＶｉａホール３４ｂ上以外に残るようにパターニングされる。このパターニングされたレジスト膜をマスクとして、上部電極膜３７及び誘電体膜３６が除去され、Ｖｉａホール３４ｂの表面及びＶｉａホール３４ｂ周辺の層間絶縁膜３３の表面が露出される。これにより、下部電極膜３５、誘電体膜３６、上部電極膜３７からなるキャパシタ３９が形成される。その後、レジスト膜が除去される。

　次に、図９に示すように、全面にＡｌからなる配線材料が形成されてパターニングされる。その結果、上部電極膜３７上に第２の配線３８ａが形成されるとともに、Ｖｉａホール３４ｂと接続する第３の配線３８ｂが形成される。

　図１０は、図９のＡ部の拡大図を示している。図１１は、従来と本発明と比較した電極端部における電場強度を示している。

　図１０に示すように、誘電体膜３６側の下部電極３５の端部３５ａは鈍角となっている。従って、図１１に示すように、本発明は従来に比べて、電極端部の電場が弱くなっている。

　上記第２の実施形態によれば、下部電極３５の幅を誘電体膜３６及び上部電極３７よりも小さく形成し、下部電極３５が誘電体膜３６及び上部電極３７で覆われる構造となっている。これにより、誘電体膜３６側の下部電極３５の端部３５ａが鈍角となるため、この端部６４ａに電界が集中することを緩和できる。従って、素子の信頼性を向上させることが可能となる。

　　［第３の実施形態］
　第３の実施形態は、ダマシン構造のＣｕ配線と積層構造のキャパシタとを有する半導体装置について説明する。以下、第３の実施形態における半導体装置の製造方法について説明する。

　まず、図１２に示すように、ＳｉＯ₂膜４１内に配線溝４１ａが形成された後、バリアメタル層４２が形成される。このバリアメタル層４２上に例えばＣｕのような配線材料が形成され、配線溝４１ａが埋め込まれる。次に、ＣＭＰ等により、ＳｉＯ₂膜４１の表面が露出するまで、配線材料、バリアメタル層４２が平坦化され、ＳｉＯ₂膜４１内に埋め込まれた第１の配線４３が形成される。

　次に、全面に例えばＳｉＮ膜からなる誘電体膜４４が形成され、この誘電体膜４４上に例えばＴｉＮ膜、Ｔａ等からなる中間電極膜４５が形成される。

　次に、図１３に示すように、中間電極膜４５上にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、第１の配線４３上に一部分が残るように中間電極膜４５が除去され、誘電体膜４４の表面が露出される。その後、レジスト膜が除去される。これにより、第１の配線４３、誘電体膜４４、中間電極膜４５からなる第１のキャパシタ５４が形成される。ここで、第１の配線４３は第１のキャパシタ５４の下部電極となる。以下、第１の配線４３は下部電極膜と称す。

　次に、図１４に示すように、全面に例えばＴａ₂Ｏ₅膜からなる誘電体膜４６が形成され、この誘電体膜４６上に例えばＴａＮからなる上部電極膜４７が形成される。次に、上部電極膜４７上にレジスト膜（図示せず）が形成されてパターニングされる。このパターニングされたレジスト膜をマスクとして、中間電極膜４５上にのみ残るように、上部電極膜４７及び誘電体膜４６が除去され、誘電体膜４４及び中間電極膜４５の表面が露出される。その後、レジスト膜が除去される。これにより、中間電極膜４５、誘電体膜４６、上部電極膜４７からなる第２のキャパシタ５５が形成される。ここで、第２のキャパシタ５５は第１のキャパシタ５４と異なる容量を有する。

　次に、図１５に示すように、ＰＥＣＶＤ法により、全面に例えばＳｉＯ₂膜からなる第１の層間絶縁膜４８が形成され、ＣＭＰ法により、第１の層間絶縁膜４８が平坦化される。この平坦化された第１の層間絶縁膜４８上に第２の層間絶縁膜４９が形成される。この第２の層間絶縁膜４９は、例えばＳｉＮ膜のような低誘電率層間絶縁膜からなる。これにより、配線間の容量の低減を図ることができる。

　次に、光リソグラフィとＲＩＥにより、第１の層間絶縁膜４８が除去され、第１の層間絶縁膜４８内にＶｉａホール５０ａ、５０ｂ、５０ｃが形成される。ここで、Ｖｉａホール５０ａは下部電極膜４３と接続し、Ｖｉａホール５０ｂは上部電極膜４７と接続し、Ｖｉａホール５０ｃは中間電極膜４５と接続する。

　次に、第２の層間絶縁膜４９がエッチングされ、第２の層間絶縁膜４９内のＶｉａホール５０ａ、５０ｂ、５０ｃ上に配線溝５１がそれぞれ形成される。

　次に、全面に例えばＴａＮからなるバリアメタル層５２が形成される。このバリアメタル層５２上に例えばＣｕのような配線材料が形成され、この配線材料によってＶｉａホール５０ａ、５０ｂ、５０ｃ及び配線溝５１が埋め込まれる。次に、ＣＭＰ等により、第２の層間絶縁膜４９の表面が露出するまでバリアメタル層５２及び配線材料が平坦化され、第２の配線５３が形成される。

　上記第３の実施形態によれば、一つの層間内に複数のキャパシタ５４、５５を積層構造で形成している。これらのキャパシタ５４、５５は容量が異なるため、一つの層間内に種々の容量を有する複数のキャパシタを形成することができる。従って、従来のペア性問題に対しては、キャパシタ面積を大きくすることなく、複数のキャパシタを組み合わせることにより大容量化を図ることができる。また、容量の小さなキャパシタを選択すれば、読み出し等の高速化を図ることができる。

　このように、種々の要求に応えることが可能な二種類以上の容量を有する複数のキャパシタを形成することができる。また、キャパシタは積層構造であるため、チップ面積を縮小でき素子の微細化が可能となる。

　その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。図１に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。図２に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。図３に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。図４に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。図５に続く、本発明の第１の実施形態に係わる半導体装置の製造工程を示す断面図。本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。図７に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。図８に続く、本発明の第２の実施形態に係わる半導体装置の製造工程を示す断面図。図９のＡ部の拡大図であり、本発明の第２の実施形態における電極端部を示す断面図。第２の実施形態と従来技術における電極端部の電場強度を比較した図。本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。図１２に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。図１３に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。図１４に続く、本発明の第３の実施形態に係わる半導体装置の製造工程を示す断面図。従来技術による半導体装置を示す断面図。図１６のＢ部の拡大図であり、従来技術における電極端部を示す断面図。

符号の説明

　１１、３１、４１…ＳｉＯ₂膜、１１ａ、２５、４１ａ、５１…配線溝、１２、２６、４２、５２…バリアメタル層、１３、３２…第１の配線、１４…Ｃｕ拡散防止膜、１５、３５…下部電極膜、１６、３６、４４、４６…誘電体膜、１７、３７、４７…上部電極膜、１８、２０…レジスト膜、１９、２１…ＳｉＮ膜、２２、４８…第１の層間絶縁膜、２３、４９…第２の層間絶縁膜、２４ａ、２４ｂ、２４ｃ、３４ａ、３４ｂ、５０ａ、５０ｂ、５０ｃ…Ｖｉａホール、２７、３８ａ、５３…第２の配線、２８、３９、５４、５５…キャパシタ、３３…層間絶縁膜、３８ｂ…第３の配線、４３…第１の配線（下部電極）、４５…中間電極膜。

Claims

　第１の絶縁膜内に選択的に形成された配線と、
　全面に形成された第２の絶縁膜と、
　前記第２の絶縁膜上に前記配線の一部分と重なるように形成された第１の電極膜と、
　前記第１の電極膜上の一部分に形成された第３の絶縁膜と、
　前記第３の絶縁膜上に形成された第２の電極膜と、
　全面に形成された第１の層間絶縁膜と、
　前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
　前記第１の層間絶縁膜内に形成された前記配線と接続する第１のＶｉａホールと、
　前記第１の層間絶縁膜内に形成された前記第２の電極膜と接続する第２のＶｉａホールと、
　前記第１の層間絶縁膜内に形成された前記第１の電極膜と接続する第３のＶｉａホールと、
　前記第２の層間絶縁膜内に形成された前記第１、第２、第３のＶｉａホール上にそれぞれ位置する配線溝と
　を具備することを特徴とする半導体装置。
　前記配線と前記第１の電極膜と前記第２の絶縁膜とにより第１のキャパシタが形成され、前記第１、第２の電極膜と前記第３の絶縁膜とにより第２のキャパシタが形成されており、前記第１、第２のキャパシタは容量が異なることを特徴とする請求項１記載の半導体装置。
　第１の絶縁膜内に配線を形成する工程と、
　全面に第２の絶縁膜を形成する工程と、
　前記第２の絶縁膜上に第１の電極膜を形成する工程と、
　前記配線上の一部分に前記第１の電極膜が残るように、前記第１の電極膜を除去する工程と、
　全面に第３の絶縁膜を形成する工程と、
　前記第３の絶縁膜上に第２の電極膜を形成する工程と、
　前記第１の電極膜上のみに残るように、前記第３の絶縁膜及び前記第２の電極膜を除去する工程と、
　全面に第１の層間絶縁膜を形成する工程と、
　前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
　前記第１の層間絶縁膜を除去し、前記第１の層間絶縁膜内に、前記配線と接続する第１のＶｉａホールと、前記第２の電極膜と接続する第２のＶｉａホールと、前記第１の電極膜と接続する第３のＶｉａホールとを形成する工程と、
　前記第２の層間絶縁膜を除去し、前記第２の層間絶縁膜内の前記第１、第２、第３のＶｉａホール上に配線溝をそれぞれ形成する工程と
　を含むことを特徴とする半導体装置の製造方法。
　第１の絶縁膜内に形成された第１の配線と、
　全面に形成された第２の絶縁膜と、
　前記第２の絶縁膜内に形成された前記第１の配線と接続する第１、第２の接続孔と、
　前記第１の接続孔上に形成された第１の電極膜と、
　前記第１の電極膜を覆うように形成された第３の絶縁膜と、
　前記第３の絶縁膜上に形成された第２の電極膜と、
　前記第２の電極膜上に形成された第２の配線と、
　前記第２の配線と離間し、前記第２の接続孔と接続する第３の配線と
　を具備することを特徴とする半導体装置。
　前記第１、第２の電極膜と前記第３の絶縁膜とによりキャパシタが形成されていることを特徴とする請求項４記載の半導体装置。
　第１の絶縁膜内に第１の配線を形成する工程と、
　全面に第２の絶縁膜を形成する工程と、
　前記第２の絶縁膜内に前記第１の配線と接続する第１、第２の接続孔を形成する工程と、
　前記第１の接続孔上に第１の電極膜を形成する工程と、
　前記第１の電極膜を覆うように第３の絶縁膜を形成する工程と、
　前記第３の絶縁膜上に第２の電極膜を形成する工程と、
　前記第２の電極膜及び前記第３の絶縁膜をパターニングし、前記第２の接続孔の表面及び前記第２の接続孔周辺の前記第２の絶縁膜の表面を露出する工程と、
　前記パターニングされた前記第２の電極膜上に第２の配線を形成するとともに、前記第２の接続孔と接続する第３の配線を形成する工程と
　を含むことを特徴とする半導体装置の製造方法。