KR19980064633A - 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법 - Google Patents

다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR19980064633A
KR19980064633A KR1019970073787A KR19970073787A KR19980064633A KR 19980064633 A KR19980064633 A KR 19980064633A KR 1019970073787 A KR1019970073787 A KR 1019970073787A KR 19970073787 A KR19970073787 A KR 19970073787A KR 19980064633 A KR19980064633 A KR 19980064633A
Authority
KR
South Korea
Prior art keywords
insulating film
wiring
film
wirings
layer
Prior art date
Application number
KR1019970073787A
Other languages
English (en)
Inventor
우사미다쓰야
Original Assignee
가네꼬히사시
닛뽕덴끼가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬히사시, 닛뽕덴끼가부시끼가이샤 filed Critical 가네꼬히사시
Publication of KR19980064633A publication Critical patent/KR19980064633A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명에 의한 다층 배선 구조를 갖는 반도체 장치에 있어서, 배선 사이의 유전율이 낮고 장치의 신뢰성과 성능이 강화된다. 반도체 장치는 제 1 절연막, 복수의 배선의 각각의 측벽상에 형성된 제 2 절연막, 복수의 배선 사이의 제 1 절연막에 형성된 복수의 그루브, 및 제 1 및 제 2 절연막보다 작은 유전율을 가지며 각각이 복수의 배선 사이에 있는 복수의 그루브에 형성되고 제 1 절연막상에 직접 형성된 제 3 절연막을 구비한다.

Description

다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법
본 발명은 다층 구조를 갖는 반도체 장치와 그 제조 방법에 관한 것으로, 특히, 미세한 배선 배선 구조와 그 형성 방법에 관한 것이다.
매년, 반도체 장치의 크기가 감소함에 따라, 반도체 장치를 구성하기 위하여 점점 더 미세한 다층 배선이 필요하게 되었다. 현재, 이러한 다층 배선을 사용하는 반도체 장치의 층간 절연막으로서는, 동일층내의 배선 사이 및 이웃하는 상층과 하층 사이의 기생 용량을 감소시키기 위하여 비교적 작은 유전율과 안정한 품질을 갖는 실리콘 산화물막계내의 절연막이 다수의 시스템에 사용된다.
하층의 배선 폭과 배선 거리는 반도체 장치의 수축에 따라 감소하지만, 배선 저항의 증가를 방지하기 위하여 어느 정도의 배선의 단면적의 확보가 필요하다. 따라서, 배선층의 종횡비 (배선 높이/배선 폭) 과 배선간의 종횡비 (배선 높이/배선 거리) 가 크게 된다. 배선층간의 기생 용량이 크게 증가하여 신호 전송 속도를 감소시킬 수 있고, 배선층간의 누화 (이웃하는 배선층간에 신호 잡음이 발생하는 현상) 가 빈번히 발생할 수 있다.
또한, 층간 절연막의 표면에 큰 단차가 있으면, 상부 배선층의 형성동안, 포토리소그래피 기술에 있어서 포커스 마진의 부족에 의해 미세한 레지스트 패턴이 형성될 수 없다. 미세한 레지스트 패턴이 형성될 수 있어도, 상부 배선층의 단선이 발생하고, 배선 재료는 큰 단차에 의해 에칭 공정이 수행된 후에 단차가 잔존하게 된다. 그러므로, 층간 절연막의 표면을 평탄화할 필요가 있다.
이러한 미세한 다층 배선상에 발생하는 문제점을 해결하기 위하여, 저유전율를 갖는 층간 절연막을 적용하는 다양한 방법이 제안되었다. 예를 들어, 매달 발행되는 'Semiconductor World', 1995년 8월호 pp 26 -30 에 개시된 기술이 있다. 이하, 도 7 과 8을 참조하여 이 기술에 대하여 설명한다. 도 7 과 8 은 제조 공정순으로 배열된 2 층의 종래의 배선 구조의 단면도이다.
도 7a 에 도시한 바와 같이, 실리콘 기판의 표면상에 두꺼운 절연막 (101) 이 형성된다. 다음으로, 제 1 배리어 금속막 (102), 제 1 배선 금속막 (103), 및 제 2 배리어 금속막 (104) 이 두꺼운 절연막 (101) 상에 증착되어 형성된다. 이 다음으로, 마스크 절연막 (105) 이 제 2 배리어 금속막 (104) 상에 형성되고 레지스트 마스크 (101a) 가 포토리소그래피법에 의해 상부에 배치된다.
그후, 에칭 마스크인 레지스트 마스크 (101a)를 사용하여 마스크 절연막 (105) 이 RIE (반응성 이온 에칭) 되어 하드 마스크층 (105a, 105b) 을 형성한다. 레지스트 마스크 (101a) 가 제거되고, 제 2 배리어 금속막 (104), 제 1 배선 금속막 (103) 및 제 1 배리어 금속막 (102) 가 하드 마스크층 (105a, 105b) 을 마스크로 하여 건식 에칭된다. 상술한 공정에 의해, 도 7b 에 도시한 바와 같이, 제 1 배리어 금속층 (102a, 102b) 이 두꺼운 절연막 (101) 상에 형성되고, 그 위에 제 1 배선층 (103a, 103b) 이 형성된다. 그후, 제 2 배리어 금속층 (104a, 104b) 는 제 1 배선층 (103a, 103b) 상에 형성된다.
다음으로, 도 7c 에 도시한 바와 같이, 보호 절연막 (106) 이 전체 표면을 피복하도록 형성되고, 유기 SOG 막 (107) 이 형성된다. 또한, 보호 절연막 (106) 에는 우수한 절연 성능 및 내습성을 갖는 절연막을 사용한다. 예를 들어, 플라즈마 화학 기상 증착법을 사용하여 증착된 실리콘 이산화물막을 사용한다. 상술한 수행과 반대로, 유기 SOG 막 (107) 의 유전율은 실리콘 산화물막의 유전율보다 작고, 그 내습성의 품질은 충분하지 않다.
다음으로, 도 7d 에 도시한 바와 같이, 유기 SOG 막 (107) 은 연마되어 평탄화된다. 보호 절연막 (106) 은 에칭 방지막으로서 기능한다. 상술한 공정으로, 보호 절연막 (106) 과 유기 SOG 막 (107) 으로 이루어진 제 1 층간 절연막이 형성된다. 또한, 유기 SOG (107) 의 비유전율은 대략 3 으로, 저유전율 절연막이다. 또한, 실리콘 산화물막의 비유전율은 대략 4 이다.
다음으로, 도 8a 에 도시한 바와 같이, 제 2 층간 절연막 (108) 이 제 1 층간 절연막상에 형성된다. 그후, 제 2 배리어 금속막 (104a) 으로 연장하는 스루홀 (109) 이 제 1 배선층 (103a) 상에 배치된 제 2 층간 절연막 (108), 보호 절연막 (106), 및 하드 마스크층 (105a) 에 형성된다.
그후, 도 8b 에 도시한 바와 같이, 금속 플러그 (110) 가 스루홀에 충전되어 제 2 배리어 금속층 (104a) 와 접속을 형성함으로써, 제 3 배리어 금속층 (111), 제 2 배선층 (112), 및 제 4 배리어 금속층 (113) 이 각각 형성된다.
상술한 배선 구조로, 보호 절연막 (106) 과 유기 SOG 막으로 구성된 절연막에 삽입하여 이웃하는 제 1 배선층 (103a, 103b) 이 두꺼운 절연막 (101) 상에 형성된다. 그러므로, 제 1 배선층 (103a, 103b) 사이의 용량은 저유전율를 갖는 유기 SOG 막 (107) 에 의해 감소된다.
그러나, 상술한 종래 기술에 있어서, 높은 유전율를 갖는 보호 절연막 (106) 은 제 1 배선층 (103a, 103b) 사이의 하부상에 형성되므로, 그들 사이에 있는 부분의 용량은 감소하지 않는다. 또한, 기생 용량은 배선의 하부 사이를 배선하는 두꺼운 절연막 (101) 으로부터 발생된 기생 용량, 또는 프린징 효과 (fringing effect) 에 의해 발생된 기생 용량은 감소되지 않는다.
또한, 종래 기술에 의하면, 실리콘 산화물막 등의 보호 절연막 (106) 은 배선 형성후에 형성되므로, 돌출된 형태로 되기 쉽다. 그러므로, 저유전율을 갖는 절연막 (107)을 협소 영역에 충전하는 것이 어렵다. 또한, 배선 구조의 신뢰성은 감소한다. 반도체 장치의 미세 구조에 따라 배선 거리가 협소해질수록 이들 문제점이 더 발생하게 된다. 배선 구조의 신뢰성이 감소하므로, 저유전율을 갖는 층간 절연막을 형성하는데 제한이 있다.
따라서, 본 발명의 목적은 미세한 배선 구조의 성능과 신뢰성을 강화하고, 미세한 다층 배선에 대응할 수 있는 배선 구조 및 제조 방법을 제공하는 것이다.
도 1 은 본 발명의 제 1 실시예를 설명하기 위하여 배선부를 나타내는 단면도.
도 2a 내지 도 2d 는 본 발명의 제 1 실시예의 제조 공정순으로 배열된단면도.
도 3a 내지 도 3c 는 본 발명에 의한 제 1 실시예의 제조 공정순으로 배열된 단면도.
도 4 는 본 발명의 제 2 실시예를 설명하기 위한 배선부를 나타내는 단면도.
도 5a 내지 도 5c 는 본 발명의 제 2 실시예의 제조 공정순으로 배열된단면도.
도 6a 내지 도 6b 는 본 발명의 제 2 실시예에 제조 공정순으로 배열된 단면도.
도 7a 내지 도 7d 는 종래 기술을 설명하기 위하여 제조 공정순으로 배열된 단면도.
도 8a 내지 도 8b 는 종래 기술을 설명하기 위하여 제조 공정순으로 배열된 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1: 제 1 층간 절연막 2, 2a: 하층 배선
3: 하드 마스크층 4: 측벽 절연층
5: 그루브 6: 절연막
7: 제 2 층간 절연막 8: 플러그
9: 상층 배선 10: 배선 금속막
11: 마스크 절연막
본 발명의 제 1 형태에 의하면, 상술한 목적은, 반도체 기판; 제 1 절연막; 제 1 절연막상의 측면에 형성된 복수의 배선; 복수의 배선의 각각의 측벽상에 형성된 복수의 제 2 절연막; 및 상기 제 1 절연막과 상기 복수의 제 2 절연막보다 작은 유전율을 가지며, 상기 복수의 배선의 상기 측벽 사이의 상기 제 1 절연막상에 직접 형성된 제 3 절연막을 구비하는 반도체 장치에 의해 성취된다.
또한, 본 발명의 제 2 형태에 의하면, 본 발명의 목적은, 반도체 기판상에 제 1 절연막을 형성하는 단계; 제 1 절연막상에 배선막을 형성하는 단계; 배선막상에 제 2 절연막을 형성하는 단계; 제 2 절연막을 패터닝함으로써 복수의 하드 마스크층을 형성하는 단계; 하드 마스크층을 마스크로 사용하여 배선막을 패터닝함으로써 복수의 배선을 형성하는 단계; 복수의 배선의 각각의 측벽상에 복수의 측벽 절연막을 선택적으로 형성하는 단계; 및 제 1 및 제 2 절연막, 및 복수의 측벽 절연막보다 작은 유전율을 갖는 제 3 절연막을 복수의 배선의 측벽 사이의 상기 제 1 절연막상에 직접 형성하는 단계를 구비하는 반도체 장치를 제조하는 방법에 의해 제공된다.
본 발명에 의하면, 배선 사이의 하부상에 높은 유전율을 갖는 절연막이 형성되지 않으므로, 배선 사이의 기생 용량이 감소한다.
상술한 본 발명의 목적, 이점, 및 특징은 도면을 참조하여 설명함으로써 명백해질 것이다.
도 1 에 도시한 바와 같이, 대략 600 ㎚ 의 두께를 갖는 몇 개의 하층 배선 (2, 2a) 이 실리콘 기판 등의 반도체 기판상에 형성된 제 1 층간 절연막 (1) 상에 형성된다. 배선 (2, 2a) 사이의 거리는 대략 30 ㎚ 이다. 대략 200 ㎚ 의 두께를 갖는 실리콘 산화물막 등의 하드 마스크층 (3) 은 하층 배선 (2, 2a) 의 상부 표면상에 형성된다. 또한, 소위 테이퍼 형상 또는 상부의 폭이 하부의 폭보다 협소한 형상을 갖는 측벽 절연층 (4) 이 하부층 배선 (2, 2a) 의 측벽상에 배치된다. 측벽 절연층 (4) 은 예를 들어 실리콘 산화물막으로 이루어진다. 대략 30 ㎚ 의 깊이를 갖는 그루브 (5) 가 하층 배선사이의 제 1 층간 절연막에 형성된다.
저유전율을 갖는 절연막 (6) 이 제 1 층간 절연막 (1) 의 위와 하층 배선 (2, 2a) 사이에 직접 형성된다. 절연막 (6) 은 또한 제 1 층간 절연막 (1) 의 위와 다른 배선과 배선 (2 또는 2a) 사이에 형성된다. 제 1 층간 절연막 (1) 은 예를 들어 실리콘 산화물막으로 이루어지고, 그 비유전율은 대략 4 이다. 대조적으로, 저유전율을 갖는 절연막 (6) 은 예를 들어 유기 절연막으로 이루어지고, 그 비유전율은 제 1 층간 절연막의 비유전율보다 작도록 설정된다. 여기서, 절연막 (6) 의 유전율은 약 2.5 이다.
제 2 층간 절연막 (7) 은 이미 형성된 하부 배선층을 피복하도록 형성된다. 그후, 금속 플러그 (8) 가 제 2 층간 절연막 (7) 의 소정 영역에 형성되어 하층 배선 (2) 에 전기적으로 접속된다. 상층 배선 (9) 는 제 2 층간 절연막 (7) 상에 형성되어 금속 플러그 (8) 에 전기적으로 접속된다. 여기서, 제 2 층간 절연막 (7) 은 예를 들어 고내습성 품질을 갖는 종래의 실리콘 산화물막으로 이루어진다.
상술한 하층 배선과 동일한 방법으로, 하드 마스크층 (3) 이 상층 배선 (9) 의 상부 표면상에 형성되고, 측벽 절연층 (4) 이 상층 배선 (9) 의 측벽상에 형성된다. 그루브가 상층 배선 (9) 사이의 제 2 층간 절연막 (7) 에 형성되고 그들 사이에는 저유전율을 갖는 절연막 (6) 이 형성된다.
제 1 실시예의 배선 구조에 의하면, 배선 (2, 2a) 간의 기생 용량은 감소한다. 기생 용량의 값은 도 7 과 도 8 에 도시한 종래의 배선 (103a, 103b) 간의 기생 용량의 약 90 % 가 된다. 그러므로, 배선간의 기생 용량을 감소시키기 위하여, 그루브의 깊이를 배선 두께의 약 20 % 로 하는 것이 바람직하다.
다음으로, 도 2 와 3을 참조하여 상술한 배선 구조를 제조하는 방법을 설명한다. 도 2a 에 도시한 바와 같이, 실리콘 산화물막 등의 제 1 층간 절연막 (1) 이 실리콘 기판상에 형성된다. 배선 금속막 (10) 이 제 1 층간 절연막 (1) 상에 형성된다. 여기서, 배선 금속막 (10) 은 두께가 500 ㎚ 인 알루미늄/구리 (AlCu) 합금 등의 합금막, 또는 스퍼퍼링법에 의해 증착될 수 있는 티타늄 (Ti), 티타늄 질화물 (TiN) 및 알루미늄/구리 합금 등의 적층 금속막이다.
다음으로, 마스크 절연막 (11) 이 배선 금속막 (10) 상에 형성된다. 마스크 절연막 (11) 은 플라즈마 CVD (화학 기상 증착) 법을 사용하여 증착된 300 ㎚ 의 두께를 갖는 실리콘 옥시나이트라이드이다. 레지스트 마스크 (12) 가 포토리소그래피법에 의해 형성된다. 여기서, 레지스트 마스크 (12) 의 패턴 간격은 대략 0.3 ㎛ 로 설정된다.
다음으로, 도 2b 에 도시한 바와 같이, 레지스트 마스크 (12)를 에칭 마스크로 하여, 마스크 절연막 (11) 이 RIE (반응성 이온 에칭) 되어 하드 마스크층 (3) 를 형성한다. 여기서, RIE를 위한 반응성 가스로서, CF4와 O2의 혼합 가스가 사용된다. 그후, 레지스트 마스크 (12) 가 제거되고, 하드 마스크층 (3)을 마스크로서 사용하여 배선 금속막 (10) 이 RIE 되어 패터닝된다. 이 방법으로, 하층 배선 (2, 2a) 이 형성된다. 여기서, RIE를 위한 반응성 가스의 구성성분은 Cl2, BCl3, CF4의 혼합 가스이다.
다음으로, 도 2c 에 도시한 바와 같이, 측벽 절연막 (13) 이 하층 배선 (2, 2a), 하드 마스크층, 하드 마스크층 (3) 및 제 1 층간 절연막 (1) 을 피복하도록 형성된다. 측벽 절연막 (13) 은 플라즈마 CVD 법을 사용하여 증착된 300 ㎚ 의 두께를 갖는 실리콘 옥시나이트라이드막이다. 여기서, 측벽 절연막 (13) 은 종래 기술에 표시된 도 7 과 도 8 에 도시한 바와 같은 보호 절연막 (106) 과 동일한 돌출 형상을 형성한다.
다음으로, 높은 이방성 RIE 에칭 또는 에치백이 전체 표면에 수행된다. 여기서, RIE를 위한 반응성 가스로서, CF4와 O2의 혼합 기체가 사용된다. 도 2d 에 도시한 바와 같이, 에칭 공정을 통해 측벽 절연막 (4) 이 하층 배선 (2, 2a) 의 측벽상에 형성된다. 상술한 방법으로 형성된 측벽 절연층 (4) 은 테이퍼 형상을 사용한다.
다음으로, 도 2d 에 도시한 바와 같이, 제 1 층간 절연막 (1) 의 표면은 하드 마스크층 (3) 과 측벽 절연층 (4)을 에칭 마스크로 사용하여 RIE 된다. 이 공정에서, 그루브 (5) 는 대략 0.3 ㎛ 의 깊이로 형성된다. RIE를 위한 반응성 가스로서, CH2F2와 CF4의 혼합 가스가 사용된다.
다음으로, 도 3a 에 도시한 바와 같이, 저유전율을 갖는 절연막 (6) 이 전체 표면상에 형성된다. 유기 SOG 막을 형성하는 용액이 전체 표면상에 도포된다. 용액은 제 1 층간 절연막 (1) 에 형성된 그루브 (5), 하드 마스크층 (3) 및 측벽 절연층 (4) 으로 피복된 하층 배선 (2, 2a) 간에 충전된다. 용액은 또한 다른 배선 및 배선 (2, 2a) 간에 충전된다. 그후, 도포된 용액은 열처리됨으로써 열경화되어 상술한 유기 SOG 막이 형성된다. 이렇게 형성된 유기 SOG 막의 비유전율은 약 3 미만이다.
다음으로, 저유전율을 갖는 절연막 (6) 으로 구성된 유기 SOG 막은 CMP 법에 의해 연마되어 평탄화된다. 그러므로, 도 3b 에 도시한 바와 같이, 절연막 (6) 의 불필요한 영역이 제거되고, 평탕화된 저유전율을 갖는 절연막 (6) 이 하층 배선 (2, 2a) 사이에 형성된다. 여기서, 하드 마스크층 (3) 은 CMP 의 에칭 스토퍼로서 기능한다.
다음으로, 도 3c 에 도시한 바와 같이, 제 2 층간 절연막 (7) 이 하드 마스크 (3) 와 저유전율을 갖는 절연막 (6)을 피복하도록 형성된다. 여기서, 제 2 층간 절연막 (7) 은 플라즈마 CVD 법을 사용하여 증착된 500 ㎚ 의 두께를 갖는 실리콘 산화물막이다.
다음으로, 스루홀 (14) 이 하드 마스크층 (3) 과 제 2 층간 절연막 (7) 의 소정 영역에 형성되고, 금속 플러그 (8) 가 스루홀 (14)을 충전되어 하층 배선 (2) 에 전기적으로 접속한다. 여기서, 금속 플러그 (8) 는 CVD 법을 사용하여 텅스텐막을 형성하고 CMP 법을 사용하여 연마함으로써 형성된다.
다음으로, 도 1 에 도시한 방법으로, 배선 상층이 형성된다. 여기서, 형성 방법은 상술한 배선 하층의 방법과 동일하다. 즉, 하드 마스크층 (3) 이 상층 배선상에 형성되고, 측벽 절연층 (4) 이 상층 배선의 측벽상에 형성된다. 또한, 제 2 층간 절연막 (7) 에 그루브가 형성된다. 저유전율을 갖는 절연막 (6) 이 상층 배선사이에 충전된다.
상술한 바와 같이, 본 발명에 의하면, 높은 유전율을 갖는 절연막이 배선사이의 하부상에 형성되지 않으므로, 배선사이의 기생 용량은 감소한다. 또한, 본 발명에 의하면, 층간 절연막의 하부상에 그루브가 형성되고, 저유전율을 갖는 절연막이 그루브에 증착된다. 그러므로, 배선의 하부 사이의 절연막으로부터 발생하는 기생 용량과 프린징 효과로부터 발생되는 기생 용량이 크게 감소한다.
더욱이, 배선의 측벽상에 형성된 측벽 절연막의 표면은 에치백 공정에 의해 테이퍼 형상으로 형성되므로, 저유전율을 갖는 절연층은 협소한 배선 간격을 갖는 영역에 용이하게 증착될 수 있다.
다음으로, 본 발명의 제 2 실시예를 설명한다. 도 4 는 제 2 실시예의 배선을 나타내는 단면도이다. 도 5 와 6 은 배선을 제조하기 위한 제조 공정을 나타내는 단면도이다. 여기서, 제 1 실시예와 동일한 기능부는 동일한 참조 부호를 사용하였다.
도 4 에 도시한 바와 같이, 두께가 얇은 제 1 방지막 (15) 이 실리콘 기판 등의 반도체 기판의 표면상에 형성된 제 1 층간 절연막 (1) 상에 형성된다. 중간 절연막 (16) 이 제 1 방지막 (15) 상에 형성된다. 몇 개의 하층 배선 (2, 2a) 이 중간 절연막 (16) 상에 형성된다.
제 1 실시예와 동일한 방법으로, 하드 마스크층 (3) 이 하층 배선 (2, 2a) 상에 형성되고, 그 측벽상에 측벽 절연층 (4a) 이 형성된다. 여기서, 측벽 절연층 (4a) 은 테이퍼 형상을 갖는 무기 절연막으로 이루어진다.
저유전율을 갖는 절연막 (6) 이 하층 배선 (2, 2a) 사이의 영역, 다른 배선 및 배선 (2 또는 2a) 사이의 영역, 및 중간 절연층 (16) 사이의 영역을 충전하도록 형성된다.
형성된 배선 하층을 피복하기 위하여, 제 2 층간 절연막 (7), 제 2 방지막 (17) 및 중간 절연층 (16) 이 적층된다. 금속 플러그 (8) 가 적층 절연막의 소정 영역에 형성되어 하층 배선 (2) 에 전기적으로 접속된다. 상층 배선 (9) 이 중간 절연층 (16) 상에 형성되어 금속 플러그 (9) 에 전기적으로 접속된다.
상술한 배선층과 동일한 방법으로, 하드 마스크층 (3a) 이 상층 배선 (9) 의 상부 표면상에 형성되고, 그 측벽에 측벽 절연층 (4a) 이 형성된다. 저유전율을 가진 절연막 (6) 이 상층 배선 사이에 형성된다.
도 5 와 도 6을 참조하여 상술한 배선 구조의 제조 방법을 설명한다.
도 5a 에 도시한 바와 같이, 제 1 방지막 (15) 이 실리콘 산화물막인 제 1 층간 절연막 (1) 상에 형성되고, 제 1 중간 절연막 (18) 이 CVD 법을 사용하여 제 1 방지막 (15) 상에 형성된다. 여기서, 제 1 방지막 (15) 은 대략 50 ㎚ 의 두께를 갖는 실리콘 질화물막이다. 또한, 제 1 중간 절연막 (18) 은 대략 300 ㎚ 의 두께를 갖는 실리콘 산화물막이다. 여기서, 실리콘 옥시나이트라이드막은 시리콘 질화물막 대신에 제 1 방지막 (15) 으로서 사용될 수 있다.
다음으로, 배선 금속 막 (10) 이 제 1 중간 절연막 (18) 상에 형성된다. 여기서, 배선 금속막 (10) 은 제 1 실시예에서 서술한 금속막이다.
그후, 마스크 절연막 (11a) 이 배선 금속막 (10) 의 표면상에 형성된다. 여기서, 마스크 절연막 (11a) 은 플라즈마 CVD 법을 사용하여 증착된 800 ㎚ 의 두께를 갖는 실리콘 산화물막이다. 제 1 실시예와 동일한 방법으로, 포토리소그래피법을 사용하여 레지스트 마스크 (12) 가 형성된다. 레지스트 마스크 (12) 의 패턴 간격은 대략 0.5 ㎛ 이다.
다음으로, 도 5b에 도시한 바와 같이, 레지스트 마스크 (12)를 에칭 마스크로 사용하여 마스크 절연막 (11a) 이 RIE 되어 하드 마스크층 (3a)을 형성한다. 여기서, CHF3가스가 RIE를 위한 반응성 가스로서 사용된다. 그후, 레지스트 마스크 (12) 가 제거되고, 제 1 실시예와 동일한 방법으로, 하드 마스크층 (3a)을 마스크로 하여 배선 금속막 (10) 이 RIE 되어 패터닝된다.
그후, 도 5c 에 도시한 바와 같이, 측벽 절연막 (13a) 이 하층 배선 (2, 2a), 하드 마스크층 (3a) 및 제 1 중간 절연막 (18) 을 피복하도록 형성된다. 측벽 절연막 (13a) 은 플라즈마 CVD 법을 사용하여 증착된 대략 200 ㎚ 의 두께를 갖는 실리콘 산화물막이다.
다음으로, 제 1 실시예에서 서술한 바와 같이, 전체 표면은 등방성 RIE 법에 의해 에치백된다. CHF3가스가 RIE 의 반응성 가스로서 사용된다. 배선 사이의 제 1 중간 절연막 (18) 은 또한 에치백 공정을 통해 제거된다. 제 1 방지막 (15) 은 역 에칭 공정을 통해 제 1 층간 절연막 (1) 이 에칭되는 것을 방지하는 역할을 한다.
이 방법으로, 도 6a 에 도시한 바와 같이, 하드 마스크층 (3a) 은 하층 배선 (2, 2a) 의 상부 표면상에 형성되고, 그 측벽에는 측벽 절연층 (4a) 이 형성된다. 여기서, 형성된 측벽 절연층 (4a) 은 테이퍼 형상을 형성한다.
다음으로, 도 6b 에 도시한 바와 같이, 제 1 실시예와 동일한 방법으로 평탄화된 저유전율을 갖는 절연막 (6) 이 전체 표면상에 형성된다. 또한, 폴리이미드막 등의 흡습성을 갖는 유기 절연막이 저유전율을 갖는 절연막 (6) 으로서 사용될 수 있다. 또한, SiOF 및 SiBN 등의 무기 절연막이 사용될 수 있다.
다음으로, 도 6b 에 도시한 바와 같이, 제 2 층간 절연막 (7) 의 적층된 절연막, 제 2 방지막 (17) 및 제 2 중간 절연막 (19) 의 적층 절연막이 하드 마스크층 (3a) 과 절연막 (6)을 피복하도록 형성된다. 제 2 층간 절연막 (7) 은 플라즈마 CVD 법을 사용하여 증착된 대략 200 ㎚ 의 두께를 갖는 실리콘 산화물막이고, 제 2 방지막 (17) 은 대략 50 ㎚ 의 두께를 갖는 실리콘 질화물막이다. 제 2 중간 절연막 (19) 는 대략 300 ㎚ 의 두께를 갖는 실리콘 산화물막이다.
그후, 스루홀 (14) 이 하드 마스크층 (3a) 과 상술한 적층 절연막의 소정 영역에 형성되고, 금속 플러그 (8) 가 스루홀로 충전되어 하층 배선 (2) 에 전기적 접촉을 형성한다.
다음으로, 도 4를 참조하여 설명한 바와 같이, 배선 상층이 형성된다. 형성 방법은 상술한 배선 하층의 형성 방법과 동일하다. 즉, 상층 배선 (9) 이 제 2 중간 절연층 (19) 상에 형성되고, 하드 마스크층 (3a) 이 상층 배선 (9) 의 표면, 및 측벽 절연층이 형성된 측벽상에 형성된다. 그후, 절연막 (6) 은 상층 배선 사이에 충전된다.
이 경우, 제 1 실시예와 동일한 방법으로, 배선 사이에 형성된 저유전율을 갖는 절연막은 배선 저면의 위치보다 깊은 영역까지 증착된다. 그러므로, 이웃하는 배선의 하부 사이에 형성된 기생 용량, 또는 배선의 에지 사이에 형성된 기생 용량은 또한 감소한다. 또한, 제 2 실시예에 있어서, 고정된 그루브 깊이는 제 1 방지막 (15) 또는 제 2 방지막 (17) 등의 방지막을 사용하여 형성된다. 그러므로, 반도체 기판의 그루브의 깊이의 균일성은 제 1 실시예와 비교하여 크게 개선된다.
더욱이, 본 발명에 의한 저유전율을 갖는 절연막으로는, 제 1 실시예에서 서술한 것 이외에, 예를 들어, HSQ (히드로겐 실세스퀴옥산), 폴리아릴에테르, 플루오르 폴리아릴에테르, 무기 폴리실라잔, BCB (벤조사이클로부텐), MSQ (메틸 실세스퀴옥산), 플루오르 폴리이미드, 플라즈마 CF 폴리머, 플라즈마 CH 폴리머, 테프론 AF (상표), 폴리 파라크실일렌-N, 폴리 파라크실일렌-F, 및 나프탈렌-N 등이 사용된다.
또한, 본 발명에 의한 제 1 층간 절연막, 제 2 층간 절연막, 하드 마스크층, 측벽 절연막 및 방지막이 상술한 물질로 제한되는 것은 아니며, 플라즈마 실리콘 산화물막, 플라즈마 실리콘 질화물막, 플라즈마 실리콘 옥시나이트라이드막, 플라즈마 실리콘 옥시보론막, 플라즈마 붕소 질화물막, 플라즈마 실리콘 붕소 질화물막, 및 오존 테트라에틸 오소실리케이트 비도핑 실리케이트 글래스 (O3TEOS NSG) 등의 절연막일 수 있다.
상술한 바와 같이, 본 발명에 의하면, 고유전율을 갖는 절연막이 배선 사이의 하부에 형성되지 않으므로, 배선 사이의 기생 용량이 감소한다. 또한, 배선의 영역에 대응하는 영역의 고정 깊이를 제거함으로써 그루브가 형성되고, 배선 사이의 영역 뿐만 아니라 그루브가 저유전율을 갖는 절연막으로 충전된다. 그러므로, 이웃하는 배선에 대한 프린징 효과에 의한 기생 용량, 및 배선 사이의 기생 용량은 크게 감소한다. 배선이 점점 소형화됨에 따라, 효과는 더 분명해진다.
또한, 본 발명에 의하면, 테이퍼 형상을 갖는 측벽 절연층이 배선의 측벽상에 형성된다. 그러므로, 저유전율을 갖는 절연막을 배선 사이의 협소 영역에 충전하는 것이 용이하다. 그러므로, 배선 구조의 신뢰성을 강화시킬 수 있다. 반도체 장치가 더 소형화될수록 효과는 명백해진다.
상술한 바와 같이, 본 발명에 의하면, 미세한 반도체 장치를 용이하게 제조할 수 있으며, 미세한 다층 배선의 성능이 강화되고, 장치의 신뢰성을 증가시킬 수 있다.
본 발명은 상술한 실시예에 한정되는 것은 아니며, 본 발명의 사상과 범위를 벗어나지 않는 한도내에서 다양한 변형이 가능하다.

Claims (8)

  1. 반도체 기판;
    제 1 절연막;
    상기 절연막상에 순차적으로 형성된 복수의 배선;
    상기 복수의 배선의 각각의 측벽상에 형성된 복수의 제 2 절연막; 및
    상기 복수의 배선들의 상기 측벽들 사이의 상기 제 1 절연막상에 직접 형성되고, 상기 제 1 절연막과 상기 제 2 절연막보다 작은 유전율을 갖는 제 3 절연막
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 복수의 제 2 절연막은 테이퍼 형상인 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 절연막은 상기 복수의 배선의 상기 측벽 사이의 소정 깊이를 갖는 복수의 그루브를 구비하고, 상기 제 3 절연막은 상기 복수의 그루브에 형성된 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 제 1 절연막은 상기 반도체 기판상에 차례로 형성된 제 4, 제 5, 제 6 절연막을 구비하고, 상기 제 3 절연막은 상기 그루브의 하부의 상기 제 5 절연막과 접촉하는 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판상에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막상에 배선막을 형성하는 단계;
    상기 배선막상에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막을 패터닝함으로써 복수의 하드 마스크층을 형성하는 단계;
    상기 하드 마스크층을 마스크로 사용하여 상기 배선막을 패터닝함으로써 복수의 배선을 형성하는 단계;
    상기 복수의 배선의 각각의 측벽상에 복수의 측벽 절연막을 선택적으로 형성하는 단계; 및
    상기 제 1 및 제 2 절연막, 및 상기 복수의 측벽 절연막보다 작은 유전율을 갖는 제 3 절연막을 상기 복수의 배선의 상기 측벽 사이의 상기 제 1 절연막상에 직접 형성하는 단계
    를 구비하는 것을 특징으로 하는 반도체 장치를 제조하는 방법.
  6. 제 5 항에 있어서, 상기 복수의 배선의 상기 측벽 사이의 상기 제 1 절연막에 복수의 그루브를 형성하는 단계; 및
    상기 복수의 그루브에 상기 제 3 절연막을 형성하는 단계
    를 더 구비하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 제 1 절연막은 상기 반도체 기판상에 차례로 형성된 제 4, 제 5, 및 제 6 절연막을 구비하고, 상기 복수의 그루브가 상기 제 5 절연막을 노출시키도록 형성된 것을 특징으로 하는 방법.
  8. 제 5 항에 있어서, 상기 복수의 측벽 절연막은 테이퍼 형상인 것을 특징으로 하는 방법.
KR1019970073787A 1996-12-25 1997-12-24 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법 KR19980064633A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-344726 1996-12-25
JP8344726A JPH10189723A (ja) 1996-12-25 1996-12-25 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
KR19980064633A true KR19980064633A (ko) 1998-10-07

Family

ID=18371508

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970073787A KR19980064633A (ko) 1996-12-25 1997-12-24 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
EP (1) EP0851491A3 (ko)
JP (1) JPH10189723A (ko)
KR (1) KR19980064633A (ko)
TW (1) TW357401B (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362675B2 (ja) 1998-09-08 2003-01-07 日本電気株式会社 半導体装置及びその製造方法
DE10121495A1 (de) * 2001-05-03 2002-11-14 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn
DE10127934A1 (de) * 2001-06-08 2002-12-19 Infineon Technologies Ag Leiterbahnanordnung und Verfahren zum Herstellen einer gekapselten Leiterbahnkopplung

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5416048A (en) * 1993-04-16 1995-05-16 Micron Semiconductor, Inc. Method to slope conductor profile prior to dielectric deposition to improve dielectric step-coverage
JPH08172132A (ja) * 1994-09-15 1996-07-02 Texas Instr Inc <Ti> マルチレベル相互接続部の容量および性能を最適化する素子および方法
JPH08162528A (ja) * 1994-10-03 1996-06-21 Sony Corp 半導体装置の層間絶縁膜構造
TW391048B (en) * 1996-04-29 2000-05-21 Texas Instruments Inc Intergrated circuit insulator and method

Also Published As

Publication number Publication date
EP0851491A3 (en) 1998-08-19
JPH10189723A (ja) 1998-07-21
EP0851491A2 (en) 1998-07-01
TW357401B (en) 1999-05-01

Similar Documents

Publication Publication Date Title
JP2910713B2 (ja) 半導体装置の製造方法
US6143646A (en) Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US6188125B1 (en) Via formation in polymeric materials
US6177329B1 (en) Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets
US6861347B2 (en) Method for forming metal wiring layer of semiconductor device
KR100307490B1 (ko) 반도체 장치의 기생 용량 감소 방법
US6043145A (en) Method for making multilayer wiring structure
US20080232025A1 (en) Mim capacitor and method of making same
US6372635B1 (en) Method for making a slot via filled dual damascene low k interconnect structure without middle stop layer
US20060273427A1 (en) Vertical metal-insulator-metal (MIM) capacitors
US6815331B2 (en) Method for forming metal wiring layer of semiconductor device
US6015751A (en) Self-aligned connection to underlayer metal lines through unlanded via holes
US6372631B1 (en) Method of making a via filled dual damascene structure without middle stop layer
KR100549787B1 (ko) 반도체장치 및 그 제조방법
US5880030A (en) Unlanded via structure and method for making same
JP3159093B2 (ja) 半導体装置およびその製造方法
US20030222349A1 (en) Semiconductor device with multilayer interconnection structure
US6376367B1 (en) Method for manufacturing multilayer interconnects by forming a trench with an underlying through-hole in a low dielectric constant insulator layer
US6429116B1 (en) Method of fabricating a slot dual damascene structure without middle stop layer
KR19980064633A (ko) 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법
US7018903B2 (en) Method of forming semiconductor device with capacitor
KR100474605B1 (ko) 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스
US6365505B1 (en) Method of making a slot via filled dual damascene structure with middle stop layer
JP4538995B2 (ja) 半導体装置およびその製造方法
US6444573B1 (en) Method of making a slot via filled dual damascene structure with a middle stop layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application