DE10121495A1 - Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn - Google Patents

Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn

Info

Publication number
DE10121495A1
DE10121495A1 DE10121495A DE10121495A DE10121495A1 DE 10121495 A1 DE10121495 A1 DE 10121495A1 DE 10121495 A DE10121495 A DE 10121495A DE 10121495 A DE10121495 A DE 10121495A DE 10121495 A1 DE10121495 A1 DE 10121495A1
Authority
DE
Germany
Prior art keywords
layer
conductor
conductor track
exposed
insulation material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE10121495A
Other languages
English (en)
Inventor
Manfred Engelhardt
Guenther Schindler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10121495A priority Critical patent/DE10121495A1/de
Publication of DE10121495A1 publication Critical patent/DE10121495A1/de
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Eine Leiterbahnanordnung (100) weist auf eine erste Schicht (101) mit einer Schichtoberfläche (102), auf welcher sich eine Leiterbahn (104) mit einer freiliegenden Leiterbahnoberfläche (105) befindet, wobei die Leiterbahn (104) ein erstes Material aufweist, und mit einer auf der freiliegenden Leiterbahnoberfläche (105) angeordneten zweiten Schicht (107), wobei die zweite Schicht (107) die Leiterbahn (104) auf der freiliegenden Leiterbahnoberfläche (105) umschließt und ein zweites Material aufweist, welches mechanisch härter als das erste Material ist.

Description

Die Erfindung betrifft eine Leiterbahnanordnung und ein Verfahren zur Herstellung einer gekapselten Leiterbahn.
Integrierte Schaltungsanordnungen werden mit immer höherer Packungsdichte erzeugt. Dies hat zur Folge, dass Leiterbahnen in Metallisierungsebenen einen immer kleineren Abstand voneinander aufweisen. Dadurch steigen Kapazitäten, die zwischen den Leiterbahnen gebildet werden und zu hohen Signallaufzeiten, hoher Verlustleistung und Übersprechen führen. Bisher wurde zur Isolation zwischen den Leiterbahnen hauptsächlich SiO2 als Dielektrikum verwendet, dessen relative Dielektrizitätskonstante εr = 3,9 beträgt.
Gemäß dem Stand der Technik sind einige Methoden zur Erniedrigung der relativen Dielektrizitätskonstante εr und damit zur Erniedrigung der Kapazität zwischen Leiterbahnen bekannt.
Eine der bekannten Methoden wird im Folgenden beschrieben: Zunächst wird auf einem Substrat eine erste isolierende Schicht aus SiO2 erzeugt. Darüber wird eine Metallschicht und darüber eine zweite isolierende Schicht aus SiO2 erzeugt. Mittels eines photolithographischen Verfahrens und eines Ätzverfahrens werden die zweite isolierende Schicht und die Metallschicht so strukturiert, dass aus der Metallschicht Leiterbahnen erzeugt werden. Zur Erzeugung von Hohlräumen zwischen den Leiterbahnen wird SiO2 mit Hilfe eines PECVD- Prozesses (PECVD = plasma enhanced chemical vapor deposition = plasmaangeregte chemische Gasphasenabscheidung) selektiv auf der zweiten isolierenden Schicht abgeschieden bis Öffnungen zwischen den Leiterbahnen zugewachsen sind. Anschließend wird SiO2 mit Hilfe eines HDP-CVD-Prozesses (HDP-CVD = high density plasma chemical vapor deposition = chemische Gasphasenabscheidung aus einem hochdichten Plasma) abgeschieden, um die Bildung von Hohlräumen mit einer großen vertikalen Ausdehnung zu verhindern. Die Hohlräume grenzen an die Leiterbahnen an, so dass das isolierende Dielektrikum, das die Kapazität zwischen den Leiterbahnen bestimmt, eine relative Dielektrizitätskonstante εr aufweist, die fast gleich Eins ist.
Bei einer anderen bekannten Methode wird eine niedrige relative Dielektrizitätskonstante εr erreicht, indem statt einkristallinem Siliziumdioxid (SiO2) als übliches Isolationsmaterial bei der Herstellung von Leiterbahnanordnungen ein organisches Material, beispielsweise Polybenzoxazol (PBO), oder poröses Siliziumdioxid (SiO2) als isolierendes Dielektrikum verwendet wird.
Diese isolierenden Dielektrika weisen eine relative Dielektrizitätskonstante εr zwischen Zwei und Drei sowie eine geringe mechanische Härte auf. Insbesondere bei elektrischen Leiterbahnen aus Metall, beispielsweise aus Aluminium oder Kupfer, ist jedoch die geringe mechanische Härte des verwendeten isolierenden Dielektrikums für die Leiterbahnanordnung nachteilig.
Unter dem Einfluss eines elektrischen Stromflusses kommt es in einer Leiterbahn auf Grund von Stößen der bewegten Elektronen mit den positiven Ionen des Kristallgitters der Leiterbahn unweigerlich zur Materialwanderung. Dieser Effekt ist unter dem Begriff Elektromigration bekannt. Die Materialwanderung kann lokal zur Materialverarmung und somit zur vollständigen Unterbrechung der Leiterbahn führen. Dadurch ist ein Totalausfall der integrierten Schaltung möglich. Bei einer Leiterbahn in einer integrierten Schaltung resultiert die Elektromigrationsfestigkeit, d. h. der mechanische Widerstand des Materials der Leiterbahn gegen Elektromigration, im Wesentlichen aus der mechanischen Härte der Leiterbahnumgebung, d. h. des die Leiterbahn umgebenden Dielektrikums. Zusätzlich ist bei Leiterbahnmaterialien mit geringer mechanischer Härte die Elektromigrationsfestigkeit geringer als bei Leiterbahnmaterialien mit großer mechanischer Härte.
Deshalb wird gemäß dem Stand der Technik für das isolierende Dielektrikum in Leiterbahnanordnungen ein Isolationsmaterial mit großer mechanischer Härte, beispielsweise Siliziumdioxid (SiO2), gewählt, um einerseits die Leiterbahnen elektrisch zu isolieren und andererseits die Elektromigrationsfestigkeit in den Leiterbahnen mittels mechanischen Kontakts zum Isolationsmaterial zu erhöhen. Die Leiterbahnen werden dabei vom elektrischen Isolationsmaterial mechanisch eingekapselt.
Somit ergibt sich aus dem Stand der Technik folgender Nachteil: Während eine Erhöhung der Elektromigrationsfestigkeit auf Grund einer Verwendung von harten Isolationsmaterialien in einer Leiterbahnanordnung eine hohe relative Dielektrizitätskonstante εr zwischen benachbarten Leiterbahnen mit sich bringt, verringert die Verwendung eines Isolationsmaterials mit einer niedrigen relativen Dielektrizitätskonstante εr wegen der geringen mechanischen Härte die Elektromigrationsfestigkeit der Leiterbahnanordnung.
Der Erfindung liegt somit das Problem zugrunde, eine Leiterbahnanordnung sowie ein Verfahren zur Herstellung einer gekapselten Leiterbahn anzugeben, bei der/dem jede Leiterbahn trotz Verwendung eines isolierenden Dielektrikums mit einer niedrigen relativen Dielektrizitätskonstante εr eine höhere Elektromigrationsfestigkeit aufweist.
Das Problem wird mittels einer Leiterbahnanordnung sowie mittels eines Verfahrens zur Herstellung einer gekapselten Leiterbahn mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst.
Eine Leiterbahnanordnung weist auf eine erste Schicht mit einer Schichtoberfläche, wobei die erste Schicht ein erstes Isolationsmaterial aufweist. Auf der Schichtoberfläche befindet sich eine Leiterbahn mit einer freiliegenden Leiterbahnoberfläche, wobei die Leiterbahn ein erstes Material aufweist, welches elektrisch leitfähig ist. Weiterhin weist die Leiterbahnanordnung auf eine auf der freiliegenden Leiterbahnoberfläche angeordnete zweite Schicht, wobei die zweite Schicht die Leiterbahn auf der freiliegenden Leiterbahnoberfläche umschließt und ein zweites Material aufweist, welches mechanisch härter als das erste Material ist.
Bei einem Verfahren zur Herstellung einer gekapselten Leiterbahn wird eine Leiterbahn auf einer Schichtoberfläche einer ersten Schicht aufgebracht, wobei die Leiterbahn eine freiliegende Leiterbahnoberfläche und ein elektrisch leitfähiges erstes Material und die erste Schicht ein erstes Isolationsmaterial aufweisen. Eine zweite Schicht aus einem zweiten Material wird auf der freiliegenden Leiterbahnoberfläche erzeugt, wobei das zweite Material mechanisch härter als das erste Material und die zweite Schicht derart eingerichtet ist, dass aus der ersten Schicht, der zweiten Schicht und der Leiterbahn eine gekapselte Leiterbahn resultiert.
Ein Vorteil der Erfindung ist darin zu sehen, dass mittels der zweiten Schicht auf der freiliegenden Leiterbahnoberfläche die jeweilige Leiterbahn eingekapselt werden kann. Diese Kapselung erhöht bei geeigneter Materialwahl die Elektromigrationsfestigkeit für die Leiterbahnen. Zur elektrischen Isolation zwischen den Leiterbahnen kann wahlweise ein Isolationsmaterial oder ein isolierendes Gas, beispielsweise Luft oder Schwefelhexafluorid (SF6), verwendet werden.
Ein weiterer Vorteil der erfindungsgemäßen Leiterbahnanordnung ist, dass die Kapselung der Leiterbahnen lediglich einen geringen Einfluss auf die gesamte relative Dielektrizitätskonstante εr der Leiterbahnanordnung hat. Die Leiterbahnanordnung ermöglicht folglich eine erhebliche Reduzierung der Gesamtkapazität innerhalb einer integrierten Schaltung bei erhöhter Elektromigrationsfestigkeit.
Vorzugsweise befindet sich zwischen der ersten Schicht und der Leiterbahn mindestens eine Zwischenschicht, welche ein drittes Material aufweist, welches mechanisch härter als das erste Material und zugleich mechanisch härter als das erste Isolationsmaterial ist. Dadurch ist es möglich, die Leiterbahn vollständig mit einer elektromigrationshemmenden Schicht zu umschließen und somit die Elektromigrationsfestigkeit für die Leiterbahn auch auf der nicht freiliegenden Leiterbahnoberfläche zu erhöhen.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Leiterbahnanordnung befindet sich über der zweiten Schicht eine dritte Schicht, welche ein zweites Isolationsmaterial aufweist. Auf Grund der die Elektromigrationsfestigkeit erhöhenden zweiten Schicht kann für die dritte Schicht nun ein isolierendes Material mit einer geringen mechanischen Härte sowie einer geringen relativen Dielektrizitätskonstante εr gewählt werden. Somit kann das zweite Isolationsmaterial der dritten Schicht mechanisch weicher als das zweite Material der zweiten Schicht sein.
Vorzugsweise sind das erste Isolationsmaterial und/oder das zweite Isolationsmaterial ein low-k-Material, das eine relative Dielektrizitätskonstante εr im Bereich zwischen 1 und 4 hat. Da auch die erste Schicht, auf welcher die Leiterbahnanordnung aufgebracht ist, und die dritte Schicht, welche die Leiterbahnanordnung vollständig überdeckt und in vertikaler Richtung zur ersten Schichtoberfläche isolierend abschirmt, einen Beitrag zur Gesamtkapazität zwischen benachbarten Leiterbahnen liefert, sollte darauf geachtet werden, dass auch das für die erste Schicht und die dritte Schicht verwendete Isolationsmaterial jeweils eine niedrige relative Dielektrizitätskonstante εr aufweist.
In einer bevorzugten Weiterbildung der erfindungsgemäßen Leiterbahnanordnung ist das erste Isolationsmaterial und/oder das zweite Isolationsmaterial ein low-k-Material, das eine relative Dielektrizitätskonstante εr im Bereich zwischen 1,5 und 3 hat.
Das erste Isolationsmaterial der Leiterbahnanordnung weist bevorzugt Siliziumdioxid (SiO2) auf. Alternativ kann das erste Isolationsmaterial auch Borphosphorsilikatglas aufweisen. Weiterhin kann als zweites Isolationsmaterial ein organisches Material verwendet werden. Bei der Verwendung von organischem Material werden bevorzugt Polymere in einer Methan-Umgebung während eines PECVD-Prozesses aufgebracht.
Bei einem Verfahren zur Herstellung einer Leiterbahnanordnung wird vor dem Aufbringen der Leiterbahn auf der Schichtoberfläche der ersten Schicht bevorzugt mindestens eine Zwischenschicht aus einem dritten Material auf der Schichtoberfläche erzeugt. Dabei soll das dritte Material mechanisch härter als das erste Material und zugleich mechanisch härter als das erste Isolationsmaterial sein. Die Zwischenschicht kann einerseits als Barriere für Ätzprozesse während der Herstellung der Leiterbahnanordnung vorgesehen sein, damit die erste Schicht nicht beschädigt wird. Andererseits dient die Zwischenschicht der Erhöhung der Elektromigrationsfestigkeit für die Leiterbahn.
In einer bevorzugten Weiterbildung des erfindungsgemäßen Verfahrens wird die zweite Schicht mittels eines isotropen Aufbringens des zweiten Materials sowohl auf der freiliegenden Leiterbahnoberfläche als auch auf freiliegenden Bereichen der Schichtoberfläche der ersten Schicht erzeugt, wobei das zweite Material elektrisch nicht leitfähig ist. Für die Erzeugung der zweiten Schicht wird folglich während eines konformen Abscheidungsverfahrens, beispielsweise eines Niederdruck-CVD-Prozesses (LPCVD = low pressure chemical vapor deposition) oder eines Normaldruck-CVD-Prozesses (APCVD = atmospheric pressure chemical vapor deposition), verwirklicht. Das zweite Material muss elektrisch isolierend sein, um einen Kurzschluss zwischen benachbarten Leiterbahnen zu vermeiden.
Alternativ dazu wird die zweite Schicht mittels selektiver Abscheidung des zweiten Materials auf der freiliegenden Leiterbahnoberfläche erzeugt. Dabei ist das zweite Material derart zu wählen, dass sich das zweite Material lediglich an der freiliegenden Leiterbahnoberfläche anlagert und die erste Schicht von dem zweiten Material nicht bedeckt wird. In diesem Falle kann das zweite Material elektrisch isolierend oder auch elektrisch leitend sein, da die Isolierung zwischen benachbarten Leiterbahnen nicht mittels der zweiten Schicht zunichte gemacht werden kann.
In einer weiteren alternativen Ausführungsform des erfindungsgemäßen Verfahrens wird die zweite Schicht mittels einer chemischen Reaktion eines Randbereichs der Leiterbahn an der freiliegenden Leiterbahnoberfläche mit einem Gas, einem Gasgemisch und/oder einem Plasma erzeugt. Dabei sollte das Gas, das Gasgemisch und/oder das Plasma derart gewählt sein, dass die chemische Reaktion auf den Randbereich der Leiterbahn an der freiliegenden Leiterbahnoberfläche beschränkt bleibt. Die chemisch reaktive Substanz sowie die entstehende zweite Schicht haben auf Grund der Geometrie der zweiten Schicht keinen Einfluss auf die Isolierung zwischen benachbarten Leiterbahnen.
Die vorgestellten Herstellungsvarianten für die zweite Schicht bedürfen keines großen Aufwandes bei der Herstellung, da bei allen Varianten die zweite Schicht selbstjustierend erzeugt wird. Die zweite Schicht hat vorzugsweise eine Dicke von kleiner gleich 10 nm bzw. von zwischen 5% und 10% des Abstandes benachbarter Leiterbahnen.
Auf der zweiten Schicht sowie auf freiliegenden Bereichen der ersten Schicht wird in einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens eine dritte Schicht aufgebracht, welche ein zweites Isolationsmaterial aufweist. Bei dem zweiten Isolationsmaterial sollte es sich nun um ein Material mit einer niedrigen relativen Dielektrizitätskonstante εr handeln, damit die Gesamtkapazität zwischen benachbarten Leiterbahnen reduziert wird. Somit kann das zweite Isolationsmaterial der dritten Schicht mechanisch weicher als das zweite Material der zweiten Schicht gewählt werden.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im folgenden näher erläutert. Dabei bezeichnen gleiche Bezugszeichen gleiche Komponenten.
Es zeigen
Fig. 1 einen Querschnitt durch eine Leiterbahnanordnung gemäß einem ersten Ausführungsbeispiel der Erfindung;
Fig. 2 einen Querschnitt durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig. 1 zu einem ersten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem ersten Ausführungsbeispiel der Erfindung;
Fig. 3 einen Querschnitt durch eine noch nicht fertiggestellte Leiterbahnanordnung gemäß Fig. 1 zu einem zweiten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem ersten Ausführungsbeispiel der Erfindung; und
Fig. 4 einen Querschnitt durch eine Leiterbahnanordnung gemäß einem zweiten Ausführungsbeispiel der Erfindung.
Fig. 1 zeigt einen Querschnitt durch eine Leiterbahnanordnung 100 gemäß einem ersten Ausführungsbeispiel der Erfindung.
Die Leiterbahnanordnung 100 weist ein Substrat mit einer als Schichtoberfläche 102 ausgebildeten Substratoberfläche als erste Schicht 101 auf. Als Substratmaterial wird ein isolierendes Material, gemäß dem ersten Ausführungsbeispiel Siliziumdioxid (SiO2), gewählt. Als Substratmaterial könnte alternativ auch Borphosphorsilikatglas (BPSG) verwendet werden.
Auf der Schichtoberfläche 102 befinden sich Leiterbahnen 104 aus Aluminium mit jeweils einer Zwischenschicht 103 aus einer Titan-Stickstoff-Verbindung zwischen der Schichtoberfläche 102 und den Leiterbahnen 104. Die Leiterbahnen 104 werden von einer freiliegenden Leiterbahnoberfläche 105 sowie der jeweiligen Zwischenschicht 103 begrenzt. Zwischen benachbarten Leiterbahnen 104 befinden sich Zwischenräume 106.
Auf der freiliegenden Leiterbahnoberfläche 105 einer jeden Leiterbahn 104 befindet sich eine zweite Schicht 107 aus Aluminiumnitrid (AlN), welche gemäß dem ersten Ausführungsbeispiel der Erfindung bis zur Schichtoberfläche 102 reicht. Da sich die zweiten Schichten 107 benachbarter Leiterbahnen 104 nicht berühren, ist die Materialwahl für die zweiten Schichten 107 hinsichtlich ihrer elektrischen Leitfähigkeit beliebig.
Eine dritte Schicht 108 aus Polybenzoxazol (PBO) überdeckt die zweiten Schichten 107, füllt damit die Zwischenräume 106 zwischen den benachbarten Leiterbahnen 104 vollständig aus und überdeckt vollständig die erste Schicht 101 sowie die mit den zweiten Schichten 107 bedeckten Leiterbahnen 104.
Somit umschließen die zweiten Schichten 107 zusammen mit den Zwischenschichten 103 die Leiterbahnen 104, welche folglich gekapselt werden. Auf Grund der Materialwahl für die einzelnen Komponenten der Leiterbahnanordnung 100 wurde eine Erhöhung der Elektromigrationsfestigkeit der Leiterbahnen 104 erreicht, da Aluminiumnitrid (AlN) und die Titan-Stickstoff- Verbindung auf Grund der Stickstoff-Komponente eine höhere mechanische Härte aufweisen als das für die Leiterbahnen 104 verwendete Aluminium.
Statt Aluminium als erstes Material für die Leiterbahnen 104 kann auch eine Aluminiumlegierung verwendet werden. Als zweites Material für die zweiten Schichten 107 kann statt Aluminiumnitrid (AlN) auch beispielsweise Aluminiumoxyd (Al2O3), eine Aluminium-Sauerstoff-Stickstoff-Verbindung oder eine auf Zirkon basierende Verbindung gewählt werden. Das zweite Material für die zweiten Schichten 107 kann sich auch in Abhängigkeit von dem ersten Material für die Leiterbahnen 104 sowie von dem gewählten Herstellungsverfahren für die zweiten Schichten 107 als Ergebnis einer chemischen Reaktion ergeben.
Gemäß diesem Ausführungsbeispiel weisen die Leiterbahnen 104 jeweils eine Dicke von 100 nm auf und sind in einem Abstand von 150 nm zueinander angeordnet. Die zweiten Schichten 107 weisen jeweils eine Dicke von 10 nm auf. Da das in den Zwischenräumen 106 befindliche Polybenzoxazol (PBO) eine relative Dielektrizitätskonstante εr von etwa 2,5 aufweist und die zweiten Schichten 107 wegen ihrer geringen Dicke im Bezug auf den Abstand der benachbarten Leiterbahnen 104 zur Gesamtkapazität der Leiterbahnanordnung 100 einen vernachlässigbaren Beitrag liefern, kann die Gesamtkapazität der Leiterbahnanordnung 100 im Vergleich zum Stand der Technik trotz hoher Elektromigrationsfestigkeit reduziert werden.
Im Folgenden wird schrittweise ein Verfahren zur Bildung der Leiterbahnanordnung 100 beschrieben.
In Fig. 2 ist ein Querschnitt durch eine noch nicht fertiggestellte Leiterbahnanordnung 200 zu einem ersten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem ersten Ausführungsbeispiel der Erfindung gezeigt.
Als erste Schicht 101 wird ein Substrat mit einer als Schichtoberfläche 102 ausgebildeten Substratoberfläche verwendet. Das Substratmaterial ist Siliziumdioxid (SiO2), welches als elektrisch isolierender Untergrund für die entstehende Leiterbahnanordnung 100 gemäß dem ersten Ausführungsbeispiel der Erfindung dient.
Auf der Schichtoberfläche 102 wird eine Zwischenschicht 103 aus einer Titan-Stickstoff-Verbindung mittels eines üblichen Standardverfahrens flächig aufgebracht. Die Zwischenschicht 103 dient einerseits als Barriere und Haftschicht zur ersten Schicht 101 und andererseits als erster Teil der Leiterbahnumschließung zur Erhöhung der Elektromigrationsfestigkeit.
Über der Zwischenschicht 103 werden unter Anwendung bekannter subtraktiver Verfahren mehrere Leiterbahnen 104 aus Aluminium gebildet. Die Leiterbahnen 104 weisen jeweils eine freiliegende Leiterbahnoberfläche 105 auf, welche die jeweilige Leiterbahn 104 auf allen Seiten außer zur darunter befindlichen Zwischenschicht 103 umgibt. Zwischen benachbarten Leiterbahnen 104 befindet sich jeweils ein Zwischenraum 106, welcher aus der Herstellung der Leiterbahnen 104 mit subtraktiven Verfahren resultiert.
Zum Herstellungsprozess der Leiterbahnen 104 gehört die abschließende Ätzung der Zwischenschicht 103 an all den Stellen, welche nicht von den Leiterbahnen 104 bedeckt werden. Dadurch wird zwischen den Leiterbahnen 104 die Schichtoberfläche 102 wieder freigelegt. Die Zwischenschicht 103 befindet sich folglich nunmehr ausschließlich direkt unterhalb den Leiterbahnen 104, d. h. zwischen den Leiterbahnen 104 und der Schichtoberfläche 102.
Fig. 3 zeigt einen Querschnitt durch eine noch nicht fertiggestellte Hohlraumstruktur 300 zu einem zweiten Zeitpunkt während der Durchführung des Herstellungsverfahrens gemäß dem ersten Ausführungsbeispiel der Erfindung.
An der freiliegenden Leiterbahnoberfläche 105 einer jeden Leiterbahn 104 wird eine zweite Schicht 107 aus Aluminiumnitrid (AlN) konform an der freiliegenden Leiterbahnoberfläche 105 mittels einer chemischen Reaktion gebildet, wobei die zweiten Schichten 107 derart angeordnet sind, dass die Leiterbahnen 104 von den zweiten Schichten 107 und den Zwischenschichten 103 vollständig umschlossen werden.
Die chemische Reaktion zur Bildung der zweiten Schichten 107 erfolgt derart, dass die in Fig. 2 dargestellte Leiterbahnanordnung 200 bei einer Temperatur von maximal 450°C für einige Zeit einer Stickstoff-enthaltenden Atmosphäre ausgesetzt wird, woraufhin der Randbereich der Aluminium-enthaltenden Leiterbahnen 104 mit dem Stickstoff reagiert und eine Aluminium-Stickstoff-Verbindung, gemäß dem ersten Ausführungsbeispiel der Erfindung Aluminiumnitrid (AlN) bildet. Dabei kann sich in der Stickstoff-enthaltenden Atmosphäre beispielsweise molekularer Stickstoff (N2) oder Ammoniak (NH3) befinden. Reaktiver Stickstoff kann auch in einem plasmaangeregten chemischen Reaktionsprozess, beispielsweise in einem Plasma-Downstream-Verfahren, bereitgestellt werden. Dadurch kann die chemische Reaktion an den freiliegenden Leiterbahnoberflächen 105 beschleunigt werden.
Die oben beschriebene chemische Reaktion mit reaktivem Stickstoff ist ein an sich bekanntes mechanisches Härtungsverfahren aus der metallverarbeitenden Industrie.
Alternativ zur mechanischen Härtung mit Stickstoff können die Aluminium-enthaltenden Leiterbahnen 104 auch einer Sauerstoff-enthaltenden Atmosphäre ausgesetzt werden, wodurch die Randbereiche der Leiterbahnen 104 an den freiliegenden Leiterbahnoberflächen 105 oxidiert werden und zweite Schichten 107 aus Aluminiumoxid (Al2O3) bilden.
Die zweiten Schichten 107 können jedoch auch mittels einer selektiven Abscheidung eines Stickstoff- oder Sauerstoff­ enthaltenden zweiten Materials ausschließlich auf den freiliegenden Leiterbahnoberflächen 105 der Leiterbahnen 104 erzeugt werden. Dazu eignen sich besonders nasschemische und elektrochemische Verfahren, beispielsweise Verfahren wie anodische Oxidation, Galvanisierung oder selektive chemische Gasphasenabscheidung.
Die selektive chemische Reaktion sowie die selektive Abscheidung zur Herstellung der zweiten Schichten 107 auf den Leiterbahnoberflächen 105 ermöglicht eine örtlich gezielte Herstellung sowie eine Einstellung der Dicke der zweiten Schichten 107. Die Dicke der zweiten Schichten 107 wird bevorzugt derart eingestellt, dass eine möglichst hohe Elektromigrationsfestigkeit erreicht wird, die Reduzierung der gesamten relativen Dielektrizitätskonstante εr zwischen zwei benachbarten Leiterbahnen 104 durch die zweiten Schichten 107 jedoch noch kaum beeinflusst wird.
Zur Herstellung der dritten Schicht 108 wird über der Leiterbahnanordnung 300 aus Fig. 3 ein zweites Isolationsmaterial, gemäß dem ersten Ausführungsbeispiel der Erfindung Polybenzoxazol (PBO), aufgebracht. Dieses zweite Isolationsmaterial füllt die Zwischenräume 106, überdeckt somit die Schichtoberfläche 102, überdeckt weiterhin die mit den zweiten Schichten 107 umschlossenen Leiterbahnen 104 und bildet dadurch eine dritte Schicht 108.
Das zweite Isolationsmaterial kann dabei beispielsweise mittels einer konformen chemischen Gasphasenabscheidung auf die Leiterbahnanordnung 300 aus Fig. 3 aufgebracht werden. Um für nachfolgende Schichten eine ebene Oberfläche zu schaffen, kann die dritte Schicht 108 mittels chemisch-mechanischen Polierens planarisiert werden, so dass die dritte Schicht 108 oberhalb der Leiterbahnen 104 schließlich parallel zur Schichtoberfläche 102 endet. Daraus resultiert dann die in Fig. 1 dargestellte Leiterbahnanordnung 100.
Die Restdicke der dritten Schicht 108 über den Leiterbahnen 104 sollte zweckmäßigerweise mindestens gleich der Höhe der Leiterbahnen 104 sein. Auf die planarisierte dritte Schicht 108 können in weiteren Prozessen weitere Schichten aufgebracht werden, die dann eine Weiterbildung der Leiterbahnanordnung 100 gemäß der Erfindung ergeben.
In Fig. 4 ist ein Querschnitt durch eine Leiterbahnanordnung 400 gemäß einem zweiten Ausführungsbeispiel der Erfindung gezeigt.
Die Leiterbahnanordnung 400 gemäß dem zweiten Ausführungsbeispiel der Erfindung unterscheidet sich von der Leiterbahnanordnung 100 gemäß dem ersten Ausführungsbeispiel der Erfindung nur darin, dass im zweiten Ausführungsbeispiel die zweite Schicht 107 nicht nur die freiliegenden Leiterbahnoberflächen 105 der Leiterbahnen 104 sondern auch Bereiche der Schichtoberfläche 102 bedeckt, welche von den Zwischenschichten 103 und den Leiterbahnen 104 nicht bedeckt werden.
Alle anderen Komponenten sind in beiden Ausführungsbeispielen identisch.
Die zweite Schicht 107 des zweiten Ausführungsbeispiels der Erfindung wird mittels eines konformen CVD-Prozesses auf allen dem Prozess zugänglichen Oberflächen abgeschieden. Zur Vermeidung eines elektrischen Kurzschlusses zwischen den Leiterbahnen 104 sollte als zweites Material für die zweite Schicht 107 ein elektrisch isolierendes Material, beispielsweise eine Titan-Stickstoff-Verbindung, gewählt werden.
Alternativ kann die zweite Schicht 107 der Leiterbahnanordnung 400 gemäß dem zweiten Ausführungsbeispiel auch mittels eines kurzen O3/TEOS-Prozesses (O3/TEOS = ozon- aktiviertes Tetra-Ethyl-Ortho-Silicat) erzeugt werden, wodurch sich eine dünne, konforme Schicht aus Siliziumdioxid (SiO2) über den freiliegenden Leiterbahnoberflächen 105 und den von den Zwischenschichten 103 und den Leiterbahnen 104 nicht bedeckten Bereichen der Schichtoberfläche 102 bildet.
Für die Bildung einer Leiterbahnanordnung 100 gemäß dem ersten Ausführungsbeispiel der Erfindung oder einer Leiterbahnanordnung 400 gemäß dem zweiten Ausführungsbeispiel der Erfindung können statt der gewählten Materialien sowie deren Herstellungsprozesse auch andere Materialien und Herstellungsprozesse verwendet werden.
Bei der Herstellung von Leiterbahnen 104 aus Kupfer kann beispielsweise die sogenannte Damascene-Technik zur Anwendung kommen: Auf der durch die Zwischenschicht 103 bedeckten Schichtoberfläche 102 wird zunächst eine Hilfsschicht aus Siliziumdioxid (SiO2) flächig aufgebracht. Dabei wird die Dicke dieser Hilfsschicht entsprechend der gewünschten Höhe für die herzustellenden Leiterbahnen 104 eingestellt. In diese Hilfsschicht werden an den Stellen, an denen die Leiterbahnen 104 gebildet werden sollen, mittels üblicher Lithographie- und Ätztechniken Gräben geätzt. Diese Gräben weisen die gewünschte Breite und den gewünschten Abstand zueinander entsprechend den herzustellenden Leiterbahnen 104 auf und reichen bis zur Zwischenschicht 103 hinab.
Über der Hilfsschicht mit den Gräben wird nun mittels üblicher Metallisierungsverfahren Kupfer abgeschieden, wobei die Gräben überfüllt werden. Zur Herstellung einer zur Schichtoberfläche 102 parallelen Leiterbahnoberfläche wird das die Gräben überfüllende Kupfer mittels chemisch- mechanischem Polierens flächig abgetragen. Schließlich wird die Hilfsschicht aus Siliziumdioxid (SiO2) selektiv zu Kupfer mittels Ätzen entfernt, bis die Zwischenschicht 103 erreicht wird. Die Zwischenschicht 103 aus einer Titan-Stickstoff- Verbindung wirkt dabei als Ätzstoppschicht. Übrig bleiben die auf der Schichtoberfläche 102 und der Zwischenschicht 103 gebildeten Leiterbahnen 104.
Bezugszeichenliste
100
Leiterbahnanordnung gemäß erstem Ausführungsbeispiel
101
erste Schicht
102
Schichtoberfläche
103
Zwischenschicht
104
Leiterbahn
105
freiliegende Leiterbahnoberfläche
106
Zwischenraum
107
zweite Schicht
108
dritte Schicht
200
noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem ersten Herstellungszeitpunkt
300
noch nicht fertiggestellte Leiterbahnanordnung gemäß erstem Ausführungsbeispiel zu einem zweiten Herstellungszeitpunkt
400
Leiterbahnanordnung gemäß zweitem Ausführungsbeispiel

Claims (14)

1. Leiterbahnanordnung
mit einer ersten Schicht mit einer Schichtoberfläche,
wobei die erste Schicht ein erstes Isolationsmaterial aufweist,
mit einer auf der Schichtoberfläche befindlichen Leiterbahn mit einer freiliegenden Leiterbahnoberfläche,
wobei die Leiterbahn ein erstes Material aufweist, welches elektrisch leitfähig ist, und
mit einer auf der freiliegenden Leiterbahnoberfläche angeordneten zweiten Schicht,
wobei die zweite Schicht die Leiterbahn auf der freiliegenden Leiterbahnoberfläche umschließt und ein zweites Material aufweist, welches mechanisch härter als das erste Material ist.
2. Leiterbahnanordnung gemäß Anspruch 1, bei der sich zwischen der ersten Schicht und der Leiterbahn mindestens eine Zwischenschicht befindet, welche ein drittes Material aufweist, welches mechanisch härter als das erste Material und zugleich mechanisch härter als das erste Isolationsmaterial ist.
3. Leiterbahnanordnung gemäß Anspruch 1 oder 2, bei der sich über der zweiten Schicht eine dritte Schicht befindet, welche ein zweites Isolationsmaterial aufweist, welches mechanisch weicher als das zweite Material ist.
4. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 3, bei der das erste Isolationsmaterial und/oder das zweite Isolationsmaterial ein low-k-Material sind, das eine Dielektrizitätskonstante im Bereich zwischen 1 und 4 aufweist.
5. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 4, bei der das erste Isolationsmaterial und/oder das zweite Isolationsmaterial ein low-k-Material sind, das eine Dielektrizitätskonstante im Bereich zwischen 1, 5 und 3 aufweist.
6. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 5, bei der das erste Isolationsmaterial Siliziumdioxid aufweist.
7. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 5, bei der das erste Isolationsmaterial Borphosphorsilikatglas aufweist.
8. Leiterbahnanordnung gemäß einem der Ansprüche 1 bis 7, bei der das zweite Isolationsmaterial ein organisches Material aufweist.
9. Verfahren zur Herstellung einer gekapselten Leiterbahn,
bei dem eine Leiterbahn auf einer Schichtoberfläche einer ersten Schicht aufgebracht wird, wobei die Leiterbahn eine freiliegende Leiterbahnoberfläche und ein elektrisch leitfähiges erstes Material und die erste Schicht ein erstes Isolationsmaterial aufweisen, und
bei dem eine zweite Schicht aus einem zweiten Material auf der freiliegenden Leiterbahnoberfläche erzeugt wird, wobei das zweite Material mechanisch härter als das erste Material und die zweite Schicht derart eingerichtet ist, dass aus der ersten Schicht, der zweiten Schicht und der Leiterbahn eine gekapselte Leiterbahn resultiert.
10. Verfahren gemäß Anspruch 9, bei dem vor dem Aufbringen der Leiterbahn auf der Schichtoberfläche der ersten Schicht mindestens eine Zwischenschicht auf der Schichtoberfläche erzeugt wird, wobei die Zwischenschicht ein drittes Material aufweist, welches mechanisch härter als das erste Material und zugleich mechanisch härter als das erste Isolationsmaterial ist.
11. Verfahren gemäß Anspruch 9 oder 10, bei dem die zweite Schicht mittels eines isotropen Aufbringens des zweiten Materials sowohl auf der freiliegenden Leiterbahnoberfläche als auch auf freiliegenden Bereichen der Schichtoberfläche der ersten Schicht erzeugt wird, wobei das zweite Material elektrisch nicht leitfähig ist.
12. Verfahren gemäß Anspruch 9 oder 10, bei dem die zweite Schicht mittels einer chemischen Reaktion eines Randbereichs der Leiterbahn an der freiliegenden Leiterbahnoberfläche mit einem Gas, einem Gasgemisch und/oder einem Plasma erzeugt wird.
13. Verfahren gemäß Anspruch 9 oder 10, bei dem die zweite Schicht mittels selektiver Abscheidung des zweiten Materials auf der freiliegenden Leiterbahnoberfläche erzeugt wird.
14. Verfahren gemäß einem der Ansprüche 9 bis 13, bei dem auf der zweiten Schicht sowie auf freiliegenden Bereichen der ersten Schicht eine dritte Schicht aufgebracht wird, welche ein zweites Isolationsmaterial aufweist, welches mechanisch weicher als das zweite Material ist.
DE10121495A 2001-05-03 2001-05-03 Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn Ceased DE10121495A1 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE10121495A DE10121495A1 (de) 2001-05-03 2001-05-03 Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10121495A DE10121495A1 (de) 2001-05-03 2001-05-03 Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn

Publications (1)

Publication Number Publication Date
DE10121495A1 true DE10121495A1 (de) 2002-11-14

Family

ID=7683480

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10121495A Ceased DE10121495A1 (de) 2001-05-03 2001-05-03 Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn

Country Status (1)

Country Link
DE (1) DE10121495A1 (de)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0851491A2 (de) * 1996-12-25 1998-07-01 Nec Corporation Halbleiterbauelement mit Mehrlagen-Verbindungsstruktur und sein Herstellungsverfahren

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0851491A2 (de) * 1996-12-25 1998-07-01 Nec Corporation Halbleiterbauelement mit Mehrlagen-Verbindungsstruktur und sein Herstellungsverfahren

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
C.Y.TIN: Using Al¶2¶O¶3¶ For VLSI Multilevel In- terconnections, in: IBM Techn. Discl. Bull., Vol. 25, No.3B, 1982, S.1677-1682 *
T.HOMMA et al.: A Fully Planarized Multilevel In- terconnection Technology Using Semi-Selective Te- traethoxysilane-Ozone Chemical Vapor Deposition atAtmospheric Pressure, in: J. Electrochem. Soc., Vol.140, No.12, 1993, S.3591-3599 *

Similar Documents

Publication Publication Date Title
DE10036725C2 (de) Verfahren zur Herstellung einer porösen Isolierschicht mit niedriger Dielektrizitätskonstante auf einem Halbleitersubstrat
DE19935946B4 (de) Verfahren zum Ausbilden einer dielektrischen Schicht
DE102005039323B4 (de) Leitbahnanordnung sowie zugehöriges Herstellungsverfahren
DE4220497B4 (de) Halbleiterspeicherbauelement und Verfahren zu dessen Herstellung
DE3026026C2 (de)
DE102008026134A1 (de) Mikrostrukturbauelement mit einer Metallisierungsstruktur mit selbstjustierten Luftspalten zwischen dichtliegenden Metallleitungen
DE3834241A1 (de) Halbleitereinrichtung
DE10140754A1 (de) Leiterbahnanordnung und Verfahren zum Herstellen einer Leiterbahnanordnung
EP1770726B1 (de) MIM-Kondensator sowie zugehöriges Herstellungsverfahren
DE10234601A1 (de) Halbleiterbauelement mit SOI-Substrat und Herstellungsverfahren hierfür
DE102004033825A1 (de) Verfahren zur Herstellung einer Kondensatoranordnung sowie zugehörige Kondensatoranordnung
EP1364404B1 (de) Hohlraumstruktur in einer intergrierten schaltung und verfahren zum herstellen einer hohlraumstruktur in einer integrierten schaltung
DE19957302C2 (de) Substrat mit mindestens zwei darauf angeordneten Metallstrukturen und Verfahren zu dessen Herstellung
EP1366522B1 (de) Verfahren zur herstellung einer leiterbahnanordnung auf einer integrierten schaltungsanordnung
DE102004029355A1 (de) Selbstausgerichtete Maske zum Verringern der Zellenlayoutfläche
DE10242145B4 (de) Halbleiterbauelement mit lokaler Zwischenverbindungsschicht und Herstellungsverfahren
DE10121495A1 (de) Leiterbahnanordnung und Verfahren zur Herstellung einer gekapselten Leiterbahn
DE10125019A1 (de) Hohlraumstruktur, Mehrfach-Hohlraumstruktur und Verfahren zum Herstellen einer Hohlraumstruktur
DE10341544B4 (de) Verfahren zum Herstellen einer Leiterbahnanordnung und Leiterbahnanordnung
DE102011010362A1 (de) Halbleiterbauelement mit Durchkontaktierung und Herstellungsverfahren
DE10246949B4 (de) Verbesserte Trench-Isolation und Herstellungsverfahren
DE10041039A1 (de) Verfahren zur Herstellung einer Kontaktstruktur
DE10127934A1 (de) Leiterbahnanordnung und Verfahren zum Herstellen einer gekapselten Leiterbahnkopplung
EP1454354B1 (de) Siliziumsubstrat mit einer isolierschicht mit teilgebieten und entsprechende anordnung
DE10046012A1 (de) Verfahren zur Bildung eines Kontaktlochs in einer Halbleiterschaltungsanordnung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection