DE102004033825A1 - Verfahren zur Herstellung einer Kondensatoranordnung sowie zugehörige Kondensatoranordnung - Google Patents

Verfahren zur Herstellung einer Kondensatoranordnung sowie zugehörige Kondensatoranordnung Download PDF

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer Kondensatoranordnung sowie eine zugehörige Kondensatoranordnung, wobei an der Oberfläche eines Trägersubstrats (1) eine erste Isolierschicht (2) ausgebildet wird und darin eine erste Kondensatorelektrode mit einer Vielzahl von beabstandeten ersten Leitbahnen (3) erzeugt wird. Unter Verwendung einer Maskenschicht werden Teilbereiche der ersten Isolierschicht (2) zum Freilegen der Vielzahl von ersten Leitbahnen (3) entfernt und nach Ausbilden eines Kondensatordielektrikums (5) an der Oberfläche der freigelegten ersten Leitbahnen (3) eine zweite Kondensatorelektrode mit einer Vielzahl von beabstandeten zweiten Leitbahnen (6) ausgebildet, die zwischen den ersten mit Kondensatordielektrikum beschichteten Leitbahnen (3) liegen. Durch dieses weiter vereinfachte Herstellungsverfahren können Kondensatoren mit einer hohen Flächenkapazität und mechanischen Stabilität selbstjustierend und kostengünstig hergestellt werden.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Kondensatoranordnung sowie eine zugehörige Kondensatoranordnung und insbesondere auf eine BEOL (Back End Of Line) MIMCap (Metal Insulator Metal Capacitor), wie sie in integrierten Halbleiterschaltungen verwendet wird.
  • In der Halbleiterfertigung wird grundsätzlich zwischen zwei Zeitabschnitten unterschieden, wobei ein frühes Bearbeiten bzw. ein vorderer Abschnitt einer Fertigungslinie als FEOL (Front End Of Line) und eine zeitlich spätere Bearbeitung eines Halbleiterwafers bzw. hinteres Ende einer Fertigungslinie als BEOL (Back End Of Line) bezeichnet wird. Am FEOL werden hierbei Prozesse mit hohen Temperaturen ausgeführt, wobei in der Regel aktive Halbleiterbauelemente wie Transistoren in einem Halbleitersubstrat eines Wafers beispielsweise mit Schichtabscheidungen, Ionenimplantation, Diffusionsvorgängen und Ausheilschritten hergestellt werden. Am BEOL werden demgegenüber Verfahren mit geringerer Temperatur durchgeführt, wobei typischerweise die Ausbildung einer Verdrahtung durch eine Vielzahl von Metallisierungsebenen realisiert wird.
  • Die vorliegende Erfindung bezieht sich hierbei im Wesentlichen auf Kondensatoranordnungen, die in einer derartigen BEOL-Umgebung bzw. in den Metallisierungsebenen einer Halbleiterschaltung ausgebildet sind.
  • Zur Realisierung derartiger BEOL-Kondensatoren sind verschiedene Verfahren möglich, wobei im einfachsten Fall zwei Metallisierungsebenen der Bausteinverdrahtung als Kondensator verwendet werden und das dazwischen liegende Zwischendielektrikum (ILD, Inter Layer Dielectricum) als Kondensatordielektrikum dient. Nachteilig ist hierbei auf Grund der großen Dicken des Zwischendielektrikums von ca. 200 bis 500 Nanometern ein sehr hoher Platzverbrauch zur Realisierung von ausreichend hohen Kapazitäten.
  • In der Druckschrift DE 102 47 454 A1 wurde daher ein Verfahren zur Herstellung von vertikalen/horizontalen MIMCaps (Metal Insulator Metal Capacitor) offenbart, mit dem Kondensatoranordnungen mit hoher Flächenkapazität realisiert werden können. Hierbei werden in einer Isolierschicht zunächst eine Vielzahl von beabstandeten ersten Leitbahnen zur Realisierung einer ersten Kondensatorelektrode ausgebildet und anschließend eine zweite Isolierschicht an der Oberfläche der ersten Leitbahnen und der ersten Isolierschicht abgeschieden. Anschließend wird unter Verwendung eines Fotoresists ein Teilbereich der zweiten Isolierschicht freigelegt und der Wafer geätzt, wodurch nicht nur die zweite Isolierschicht, sondern auch die erste Isolierschicht zwischen den ersten Leitbahnen zum Freilegen der ersten Leitbahnen entfernt wird. Abschließend erfolgt ein ganzflächiges Abscheiden eines dünnen Kondensatordielektrikums und das Auffüllen der zwischen den ersten Leitbahnen freiliegenden Gräben mit einem elektrisch leitenden Material zur Realisierung einer zweiten Kondensatorelektrode mit vertikalen und horizontalen Kondensatorbereichen. Obwohl man auf diese Weise eine Kondensatoranordnung mit hoher Flächenkapazität im Wesentlichen selbstjustierend erhält, ist das Herstellungsverfahren aufwändig und somit die Kondensatoranordnung teuer.
  • Der Erfindung liegt daher die Aufgabe zu Grunde ein Verfahren zur Herstellung einer Kondensatoranordnung sowie eine zugehörige Kondensatoranordnung zu schaffen, die eine vereinfachte Herstellung und somit kostengünstige Kondensatoranordnungen ermöglicht.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich des Herstellungsverfahrens durch die Maßnahmen des Patentanspruchs 1 und hinsichtlich der Kondensatoranordnung durch die Merkmale des Patentanspruchs 10 gelöst.
  • Demgemäß wird bei dem erfindungsgemäßen Verfahren lediglich eine erste Isolierschicht an der Oberfläche eines Trägersubstrats ausgebildet und anschließend eine erste Kondensatorelektrode mit einer Vielzahl von beabstandeten ersten Leitbahnen in der ersten Isolierschicht erzeugt. Anschließend wird zum Freilegen von zumindest Teilbereichen der ersten Isolierschicht zwischen der Vielzahl von ersten Leitbahnen eine Maskenschicht ausgebildet und damit die freigelegten Teilbereiche der ersten Isolierschicht zum Freilegen der Vielzahl von ersten Leitbahnen insbesondere von deren Seitenflächen entfernt. Nach dem Entfernen der Maskenschicht wird ein Kondensatordielektrikum zumindest an der Oberfläche der freigelegten ersten Leitbahnen ausgebildet und abschließend eine zweite Kondensatorelektrode an der Oberfläche des Kondensatordielektrikums mit einer Vielzahl von beabstandeten zweiten Leitbahnen ausgebildet, die zwischen den ersten Leitbahnen liegen. Durch Wegfall von zumindest einem Verfahrensschritt ist das Herstellungsverfahren weiter vereinfacht, wodurch Kosten minimiert werden können.
  • Vorzugsweise wird als erste Isolierschicht eine Bodenschicht mit einer zusätzlichen oder integrierten Ätzstoppschicht und eine Deckschicht ausgebildet, wobei die ersten Leitbahnen bis zur Ätzstoppschicht in der Deckschicht ausgebildet und beim Entfernen die freigelegten Teilbereiche der Deckschicht vollständig bis zur Ätzstoppschicht entfernt werden. Sowohl das Ausbilden der Leitbahnen als auch das Entfernen der Deckschicht wird dadurch vereinfacht, wobei ferner die Ausrichtung der ersten und zweiten Kondensatorelektroden in einer gemeinsamen Ebene hoch genau realisiert werden kann.
  • Vorzugsweise wird ein erster Anschlussbereich für die erste Kondensatorelektrode ausgebildet, dessen Breite zumindest doppelt so groß ist wie eine Breite der ersten Leitbahnen, wodurch sich eine Kontaktierung der Kondensatorelektroden stark vereinfacht.
  • Ferner kann die erste Kondensatorelektrode kammförmig mit einer die ersten Leitbahnen umgebenden Umfangsleitbahn ausgebildet werden, wobei zumindest ein Teilabschnitt der Umfangsleitbahn einen Abstand zu den ersten Leitbahnen aufweist, der zumindest doppelt so groß ist wie ein Abstand der ersten Leitbahnen untereinander. Dadurch kann in einem selbstjustierenden Verfahren auch für die zweite Kondensatorelektrode ein zweiter Anschlussbereich zur Ermöglichung einer verbesserten Kontaktierung innerhalb einer gemeinsamen Metallisierungsebene realisiert werden. Die Bauhöhe der Kondensatoranordnung ist ferner minimal.
  • Vorzugsweise werden die ersten und zweiten Kondensatorelektroden in einer untersten Metallisierungsebene ausgebildet, bei der eine minimale Strukturbreite die kleinsten Abmessungen innerhalb der verschiedenen Metallisierungsebenen aufweist und sich somit eine besonders hohe Flächenkapazität ergibt.
  • Hinsichtlich der Kondensatoranordnung wird vorzugsweise die erste und zweite Kondensatorelektrode in einer Deckschicht einer ersten Isolierschicht ausgebildet, wobei die Deckschicht auf einer Bodenschicht mit zusätzlicher oder integrierter Ätzstoppschicht ausgebildet ist. Die Realisierung von hoch genauen Kapazitäten ist somit besonders kostengünstig ermöglicht.
  • In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachstehend anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1 bis 5D vereinfachte Schnittansichten sowie zugehörige Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer Kondensatoranordnung.
  • Die 1 bis 5D zeigen vereinfachte Schnittansichten sowie zugehörige Draufsichten zur Veranschaulichung eines vereinfachten und somit kostengünstigen Herstellungsverfahrens für eine erfindungsgemäße BEOL-Kondensatoranordnung.
  • Gemäß 1 wird zunächst an der Oberfläche eines Trägersubstrats 1 eine erste Isolierschicht 2 ganzflächig ausgebildet und in einem oberen Bereich der ersten Isolierschicht 2 beispielsweise mittels eines Damascene-Verfahrens eine Vielzahl von Vertiefungen bzw. Gräben für eine spätere erste Kondensatorelektrode erzeugt.
  • Als Trägersubstrat 1 wird hierbei üblicherweise ein in einem FEOL-Prozess teilprozessierter Halbleiterwafer verwendet, in dem bereits eine Vielzahl von Halbleiterbauelementen wie z.B. Transistoren usw. ausgebildet sind. Die oberste Schicht des Trägersubstrats 1 kann folglich eine erste Metallisierungsebene oder ein darauf liegendes Zwischendielektrikum (ILD, Inter Layer Dielectricum) darstellen. Vorzugsweise befinden sich die in den Figuren dargestellten Schichtebenen in einer der untersten Metallisierungsebenen bzw. den sogenannten „1×-Levels", in denen eine minimale Linien- bzw. Strukturbreite vorherrscht und somit maximale Flächenkapazitäten realisiert werden können. Andererseits können die dargestellten Ebenen zur Realisierung der Kondensatoranordnung auch in den oberen bzw. einer obersten Metallisierungsebene liegen wie z.B. sogenannten „4×-Levels", in denen zwar die Strukturbreiten wesentlich größer sind, jedoch auch eine entspanntere Verdrahtungssituation vorherrscht.
  • Vorzugsweise besteht die erste Isolierschicht 2 aus einer Bodenschicht 2A, die unmittelbar an der Oberfläche des Träger substrats 1 ausgebildet ist, wobei sie entweder eine zusätzliche (nicht dargestellte) Ätzstoppschicht aufweist oder selbst als (integrierte) Ätzstoppschicht wirkt, und einer an der Oberfläche der Bodenschicht 2A bzw. der Ätzstoppschicht ausgebildeten Deckschicht 2D. Für den Fall, dass eine zusätzliche Ätzstoppschicht zwischen der Bodenschicht 2A und der Deckschicht 2B verwendet wird, die beispielsweise aus SiC besteht, kann für die Bodenschicht und die Deckschicht ein gleiches dielektrisches Material verwendet werden. Bei fehlender Ätzstoppschicht sind jedoch unterschiedliche dielektrische Materialien für die Bodenschicht 2A und die Deckschicht 2B gefordert, wobei die Bodenschicht 2A bei einem späteren Ätzvorgang als Ätzstoppschicht wirkt.
  • Als Materialien für die erste Isolierschicht 2 bzw. die Bodenschicht 2A und die Deckschicht 2B werden vorzugsweise poröse oder nicht poröse Low-k-Materialien mit einer Dicke von 100 bis 1000 Nanometer verwendet. Insbesondere sind FSG (Fluorsilikatglas), OSG (Organosilikatglas), aber auch SiO2 oder SiCOH bzw. das unter dem Produktnamen „Black Diamond" bekannte Zwischendielektrikum verwendbar.
  • Unter Verwendung eines bekannten Damascene-Verfahrens (Single- oder Dual-Damascene-Verfahren) werden nunmehr Vertiefungen in die Deckschicht 2B mittels Ätzen eingebracht, wobei unter Verwendung der zusätzlichen Ätzstoppschicht oder der als Ätzstoppschicht wirkenden Bodenschicht 2A die in 1 dargestellten Vertiefungen bzw. Gräben in der Deckschicht 2B bis zur Ätzstoppschicht ausgebildet werden. Zu diesem Zeitpunkt können ferner nicht dargestellte Durchgangslöcher bzw. sogenannte Kontakt-Vias auch in der Bodenschicht 2A ausgebildet werden, die für eine Kontaktierung zu auf dem Trägersubstrat 1 liegenden Leitbahnen oder tieferliegenden Metallbahnen in unteren BEOL Metallebenen geeignet sind.
  • Gemäß 2A werden anschließend wiederum gemäß einem bekannten Damascene-Verfahren die Vertiefungen oder nicht dar gestellten Vias mittels eines elektrisch leitfähigen Materials aufgefüllt. Beispielsweise wird hierbei zunächst eine sogenannte Liner-Schicht an der Oberfläche der Vertiefungen bzw. Gräben ausgebildet, auf die dann metallisches Material zur Realisierung von beabstandeten ersten Leitbahnen 3 abgeschieden wird. Die ersten Leitbahnen 3 werden somit nur innerhalb der Deckschicht 2B ausgebildet. Beispielsweise wird mittels eines PVD- (Physical Vapor Deposition) bzw. Sputter-Verfahrens, mittels CVD- (Chemical Vapor Deposition), mittels ALCVD- (Atomic Layer CVD) oder mittels Elektroplatierens oder mittels stromloser Abscheidung (e-less plating) Cu, Al, Ag oder ein anderes metallisches hoch leitfähiges Material innerhalb der Gräben abgeschieden und anschließend beispielsweise mittels eines CMP (Chemical Mechanical Polishing) – Verfahrens oder mit einem Electro-Polish Verfahren zum Erzeugen einer planaren bzw. ebenen Oberfläche planarisiert.
  • Zur Vermeidung einer Ausdiffusion von unerwünschten Metallionen kann ferner eine nicht dargestellte Diffusionsbarrierenschicht zusätzlich an der Oberfläche ganzflächig abgeschieden werden. Eine derartige Diffusionsbarrierenschicht kann sich darüber hinaus auch an der Oberfläche der Gräben wiederum zur Vermeidung einer Ausdiffusion von Metallionen befinden. Ganzflächige Diffusionsbarrieren sind üblicherweise dielektrische Schichten, beispielsweise Si3N4, SiC oder SiCN. Alternativ können auch selektiv abgeschiedene metallische Barrieren verwendet werden, beispielsweise CoWP, CoWB, NiMoP durch selektives stromloses Platieren (e-less plating) oder W, das selektiv mit einem CVD Verfahren abgeschieden werden kann. Zusammen mit dem Liner schließt eine derartige selektive metallische Diffusionsbarriere über der Leitbahn das Leitbahnmetall komplett ein und schützt dieses bei den weiteren Prozeßschritten. Das Seitenverhältnis (AR, Aspect Ratio) der Leitbahnen 3 liegt vorzugsweise in einem Bereich von 1 bis 2, wobei eine Höhe des Zwischendielektrikums bzw. der Deckschicht 2B bei 100 bis 1000 Nanometer liegt.
  • 2B zeigt eine vereinfachte Draufsicht der Kondensatoranordnung gemäß dem in 2A dargestellten Verfahrensschritt, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 2B wird die erste Kondensatorelektrode E1 mit ihren beabstandeten ersten Leitbahnen 3 mit einem ersten Anschlussbereich AB1 ausgebildet, dessen Breite B1 größer ist als eine Breite eines Kontaktes K1 oder zugehörigen Viabereiches VB1, der Anschlussbereich AB1 verbindet hierbei die Vielzahl von ersten Leitbahnen 3 derart, dass sich eine kammförmige Struktur ergibt. Auf Grund des verbreiterten ersten Anschlussbereichs ergeben sich verbesserte Anschlussmöglichkeiten insbesondere zur Platzierung der Kontakte K1, welche zu anderen Metallisierungsebenen und/oder zum Trägersubstrat 1 reichen. Ferner weist die erste Kondensatorelektrode E1 gemäß 2B eine die ersten Leitbahnen 3 umgebende Umfangsleitbahn UL auf, wobei zumindest ein Teilabschnitt der Umfangsleitbahn UL einen Abstand B2 zu den ersten Leitbahnen 3 aufweist, der größer ist als eine Breite eines Kontaktes K2 oder zugehörigen Viabereiches VB2. Durch diese Umfangsleitbahn UL kann auf besonders einfache Weise die Form der später auszubildenden zweiten Kondensatorelektrode selbstjustierend festgelegt werden, wobei der Abstand B2 wiederum einen zweiten Anschlussbereich für die spätere zweite Kondensatorelektrode E2 zur Realisierung einer vereinfachten Kontaktierung ermöglicht.
  • Gemäß 2B liegen sich die Anschlussbereiche für die erste und zweite Kondensatorelektrode gegenüber, wobei sie jedoch auch an den Seiten oder in einem Zentrumsbereich ausgebildet sein können. Darüber hinaus sind die ersten Leitbahnen 3 im Wesentlichen parallel zueinander und geradlinig ausgebildet. Sie können jedoch in gleicher Weise auch mäanderförmig, zickzackförmig, kreuzgitterförmig oder in sonstiger Wei se ausgebildet sein, um eine möglichst große Kondensatorfläche zu erzeugen.
  • Gemäß 3A wird nunmehr unmittelbar an der Oberfläche der ersten Kondensatorelektrode E1 bzw. deren ersten Leitbahnen 3 und der ersten Isolierschicht bzw. der Deckschicht 2B eine Maskenschicht 4 zum Freilegen von zumindest Teilbereichen der ersten Isolierschicht 2 bzw. der Deckschicht 2B zwischen der Vielzahl von ersten Leitbahnen 3 ausgebildet. Genauer gesagt wird gemäß 3B, welches eine Draufsicht der Kondensatoranordnung zu diesem Zeitpunkt darstellt, die Maskenschicht 4 mit einem Fensterbereich über der Kondensatorelektrode E1 derart ausgebildet, dass sie ein Entfernen der Deckschicht bzw. des oberen Bereichs der ersten Isolierschicht 2 bis zur Bodenschicht 2A bzw. der darauf ausgebildeten oder integrierten Ätzstoppschicht ermöglicht. Vorzugsweise wird der Fensterbereich der Maskenschicht 4 derart über der ersten Kondensatorelektrode E1 angeordnet, dass jeweils ein Teil der Umfangsleitbahn UL sowie die ersten Leitbahnen 3 vollständig freigelegt sind, während der Anschlussbereich AB und sonstige Bereiche des Halbleiterwafers bzw. des zu bearbeitenden Werkstücks bedeckt bleiben.
  • Unter Verwendung dieser Maskenschicht 4 erfolgt nunmehr ein Entfernen der freigelegten Teilbereiche der Isolierschicht 2 bzw. der Deckschicht 2B zum Freilegen der ersten Leitbahnen 3 und insbesondere zum Freilegen der Seitenflächen der ersten Leitbahnen 3 sowie der inneren Seitenflächen der Umfangsleitbahn UL. Beispielsweise wird hierfür ein Fotoresist ganzflächig aufgeschleudert, belichtet und entwickelt, um das dargestellte Fenster zu realisieren.
  • Das Entfernen der zwischen den ersten Leitbahnen 3 liegenden ersten Isolierschicht bzw. Deckschicht 2B erfolgt beispielsweise unter Verwendung eines HF-Nassätzverfahren, sofern als Ätzstoppschicht bzw. als Bodenschicht 2A SiO2 verwendet wird. Grundsätzlich können jedoch auch Trockenätzverfahren angewen det werden, die eine ausreichende Selektivität zu dem verwendeten Material der ersten Leitbahnen 3 sowie zu der Ätzstoppschicht bzw. der Bodenschicht 2A aufweisen. Abschließend wird die Maskenschicht 4 beispielsweise mittels eines Resiststrips wieder entfernt.
  • Gemäß 4A wird nunmehr ein Kondensatordielektrikum 5 zumindest an der Oberfläche der derart freigelegten ersten Leitbahnen 3 ausgebildet. Beispielsweise wird mittels eines Abscheideverfahrens ein Kondensatordielektrikum mit einer Dicke von 5 bis 50 Nanometer konformal an der freigelegten Oberfläche abgeschieden, d.h. an den Seitenflächen sowie der Stirnfläche der ersten Leitbahnen 3 sowie an den freigelegten Bereichen der (nicht dargestellten) Ätzstoppschicht bzw. der Bodenschicht 2A. Die Dicke des Kondensatordielektrikums sollte hierbei so gewählt werden, dass die Vertiefungen bzw. Gräben nicht aufgefüllt werden. Zur Realisierung von Kondensatoren mit einer sehr hohen Flächenkapazität sind sogenannte high-k Dielektrika und insbesondere Al2O3, HfO2 oder SiC als Kondensatordielektrikum 5 geeignet. Grundsätzlich können jedoch auch Siliziumdioxid oder Siliziumnitrid verwendet werden.
  • Als Abscheideverfahren können beispielsweise PVD (Sputtern), CVD (Chemical Vapor Deposition), ALCVD (Atomic Layer CVD) usw. verwendet werden.
  • 4B zeigt wiederum eine Draufsicht der Kondensatoranordnung, wie sie zu diesem Zeitpunkt vorliegt.
  • Gemäß 5A erfolgt nunmehr die Fertigstellung der Kondensatoranordnung, wobei in die mit dem Kondensatordielektrikum 5 überzogenen Vertiefungen bzw. Gräben nunmehr ein weiteres elektrisch leitendes Material und insbesondere ein metallisches Material zur Realisierung einer zweiten Kondensatorelektrode E2 mit einer Vielzahl von beabstandeten zweiten Leitbahnen 6, die zwischen den ersten Leitbahnen 3 liegen, eingebracht wird. Wiederum wird hierfür ein Abscheideverfahren wie beispielsweise CVD oder PVD zum Abscheiden eines metallischen Materials und insbesondere von Cu, verwendet, wobei jedoch auch eine Cu-Plattierung bzw. ein Plattierverfahren möglich ist.
  • Abschließend erfolgt eine Planarisierung wie beispielsweise ein CMP-Verfahren zum Entfernen des über das Kondensatordielektrikum 5 hinaus ragenden Materials, wodurch sich eine selbstjustierende Strukturierung der zweiten Kondensatorelektrode E2 unter Verwendung der ersten Kondensatorelektrodenstruktur ergibt. Zum Planarisieren können auch Nass- oder Trockenätzverfahren verwendet werden, sofern die zweiten Leitbahnen 6 sehr kleine Strukturbreiten aufweisen.
  • Die 5B zeigt wiederum eine vereinfachte Draufsicht der erfindungsgemäßen Kondensatoranordnung zu diesem Herstellungszeitpunkt, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Die 5A, 5C und 5D zeigen die jeweiligen Schnittansichten der in 5B dargestellten Schnitte A/A, B/B und C/C.
  • Optional kann anschließend eine (nicht dargestellte) Schutzschicht vorzugsweise ganzflächig abgeschieden werden, die beispielsweise als Diffusionsbarrierenschicht eine Ausdiffusion von Metallionen in angrenzende Bereiche zuverlässig verhindert.
  • Zur Vervollständigung der Kondensatoranordnung wird in üblicher Weise eine zweite Isolierschicht 7 an der Oberfläche des Kondensatordielektrikums bzw. der zweiten Leitbahnen 6 ausgebildet, wobei üblicherweise wieder die Materialien des BEOL-Prozesses verwendet werden und typische Zwischendielektrika zum Einsatz kommen. Die zweite Isolierschicht 7 kann hierbei wieder aus einer Bodenschicht 7A und einer Deckschicht 7B bestehen, durch die gemäß 5C und 5D die noch notwendigen Kontakte K1 mit ihren Viabereichen VB1 sowie der Kontakt K2 mit seinem Viabereich VB2 für die Kondensatorelektroden ausgebildet werden kann. Ferner können optional Vias V1 die erste Kondensatorelektrode E1 mit Strukturen des Trägersubstrats 1 oder mit tiefer liegenden BEOL Metallebenen (nicht gezeigt) leitend verbinden.
  • Dieses Ausbilden von Kontakten bzw. Vias ist allgemein bekannt, weshalb auf eine detaillierte Beschreibung nachfolgend verzichtet wird. Auf diese Weise erhält man mit einem sehr einfachen Verfahren eine Kondensatoranordnung mit hoher Flächenkapazität, welche selbstjustierend ausgebildet wird und darüber hinaus mechanisch sehr stabil ist, was insbesondere bei Verwendung von porösen oder nicht porösen Low-k-Materialien bedeutsam ist. Der Kondensator bzw. die Kondensatoranordnung ist hierbei vollständig in nur einer einzigen Metallisierungsebene ausgebildet und besitzt somit eine minimale Höhe. Die Kontaktierung der Kondensatorelektroden kann besonders einfach über die großzügigen Anschlussbereiche von darunter liegenden und/oder darüber liegenden Metallisierungsebenen erfolgen.
  • Die Erfindung wurde vorstehend anhand eines BEOL-MIMCaps beschrieben, der in einer unteren Metallisierungsebene ausgebildet wird. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Kondensatoranordnungen, welche alternative Materialien verwenden. Ferner wurde die Kondensatoranordnung anhand bestimmter High-k-Materialien für das Kondensatordielektrikum beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Materialien für das Kondensatordielektrikum.
    • 1
    Kondensatoranordnung
    2, 2A, 2B
    erste Isolierschicht
    3
    erste Leitbahnen
    4
    Maskenschicht
    5
    Kondensatordielektrikum
    6
    zweite Leitbahnen
    7, 7A, 7B
    zweite Isolierschicht
    E1
    erste Kondensatorelektrode
    E2
    zweite Kondensatorelektrode
    AB1
    erster Anschlussbereich
    AB1
    zweiter Anschlussbereich
    UL
    Umfangsleitbahn
    K1, K2
    Kontakte
    B1, B2
    Breite der Anschlussbereiche
    b1, b2
    Breiten der Leitbahnen
    V1
    Vias
    VB1, VB2
    Viabereiche

Claims (18)

  1. Verfahren zur Herstellung einer Kondensatoranordnung mit den schritten: a) Vorbereiten eines Trägersubstrats (1); b) Ausbilden einer ersten Isolierschicht (2) an der Oberfläche des Trägersubstrats (1); c) Ausbilden einer ersten Kondensatorelektrode (E1) mit einer Vielzahl von beabstandeten ersten Leitbahnen (3) in der ersten Isolierschicht (2); d) Ausbilden einer Maskenschicht (4) an der Oberfläche der ersten Kondensatorelektrode (E1) und der ersten Isolierschicht (2) zum Freilegen von zumindest Teilbereichen der ersten Isolierschicht (2) zwischen der Vielzahl von ersten Leitbahnen (3), e) Entfernen der freigelegten Teilbereiche der ersten Isolierschicht (2) zum Freilegen der Vielzahl von ersten Leitbahnen (3); f) Entfernen der Maskenschicht (4); g) Ausbilden eines Kondensatordielektrikums (5) zumindest an der Oberfläche der freigelegten ersten Leitbahnen (3); und h) Ausbilden einer zweiten Kondensatorelektrode (E2) an der Oberfläche des Kondensatordielektrikums (5) mit einer Vielzahl von beabstandeten zweiten Leitbahnen (6), die zwischen den ersten mit Kondensatordielektrikum beschichteten Leitbahnen (3) liegen.
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt b) als erste Isolierschicht (2) eine Bodenschicht (2A) mit einer Ätzstoppschicht an der Oberfläche des Trägersubstrats (1) und eine Deckschicht (2B) an der Oberfläche der Bodenschicht (2A) ausgebildet wird, wobei in Schritt c) die ersten Leitbahnen (3) an der Oberfläche der Ätzstoppschicht (2B) ausgebildet werden und in Schritt e) die freigelegten Teilbereiche der Deckschicht (2B) bis zur Ätzstoppschicht entfernt werden.
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt c) die erste Kondensatorelektrode (E1) mit einem ersten Anschlussbereich (AB1) ausgebildet wird, dessen Breite (B1) größer ist als eine Breite eines Kontaktes (K1, K2) oder Viabereiches.
  4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, dass in Schritt a) die erste Kondensatorelektrode (E2) kammförmig mit einer die ersten Leitbahnen (3) umgebenden Umfangsleitbahn (UL) ausgebildet wird, wobei zumindest ein Teilabschnitt der Umfangsleitbahn (UL) einen Abstand (B2) zu den ersten Leitbahnen (3) aufweist, der größer ist als eine Breite eines Kontaktes (K1, K2) oder Viabereiches.
  5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, dass in Schritt e) die ersten Leitbahnen (3) geradlinig, mäanderförmig, zickzackförmig oder kreuzgitterförmig ausgebildet werden.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass in Schritt c) ein Damascene-Verfahren durchgeführt wird.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste und zweite Kondensatorelektrode (E1, E2) in einer untersten Metallisierungsebene ausgebildet wird.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass in Schritt g) eine konformale Abscheidung einer 5 bis 50 Nanometer dicken Al2O3-, HfO2- oder SiC-Schicht durchgeführt wird.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass in Schritt h) ein metallisches Material, insbesondere Cu, ganzflächig abgeschieden und anschließend bis zum Kondensatordielektrikum (5) planarisiert wird.
  10. Kondensatoranordnung mit einer ersten Kondensatorelektrode (E1), die eine Vielzahl von beabstandeten ersten Leitbahnen (3) aufweist; einem Kondensatordielektrikum (5), das an der Oberfläche der ersten Leitbahnen (3) ausgebildet ist; und einer zweiten Kondensatorelektrode (E2), die eine Vielzahl von beabstandeten zweiten Leitbahnen (6) aufweist, die auf dem Kondensatordielektrikum (5) und zwischen den ersten Leitbahnen (3) ausgebildet sind, dadurch gekennzeichnet, dass die erste und zweite Kondensatorelektrode (E1, E2) in einer Deckschicht (2B) einer ersten Isolierschicht (2) ausgebildet sind, wobei die Deckschicht (3b) auf einer Bodenschicht (2A) mit Ätzstoppschicht ausgebildet ist.
  11. Kondensatoranordnung nach Patentanspruch 10, dadurch gekennzeichnet, dass die Bodenschicht (2A) und die Deckschicht (2B) der ersten Isolierschicht (2) ein gleiches Material mit einer dazwischen liegenden zusätzlichen Ätzstoppschicht aufweisen.
  12. Kondensatoranordnung nach Patentanspruch 10, dadurch gekennzeichnet, dass die Bodenschicht (2A) und die Deckschicht (2B) der ersten Isolierschicht (2) unterschiedliche Materialien aufweisen, wobei die Bodenschicht (2A) als Ätzstoppschicht gegenüber der Deckschicht (2B) wirkt.
  13. Kondensatoranordnung nach einem der Patentansprüche 10 bis 12, dadurch gekennzeichnet, dass die erste Kondensatorelektrode (E1) einen ersten Anschlussbereich (AB1) aufweist, dessen Breite (B1) größer ist als eine Breite eines Kontaktes (K1, K2) oder Viabereiches.
  14. Kondensatoranordnung nach einem der Patentansprüche 10 bis 13, dadurch gekennzeichnet, dass die ersten Kondensatorelektrode (E1) kammförmig mit einer die ersten Leitbahnen (3) umgebenden Umfangsleitbahn (UL) ausgebildet ist, wobei zumindest ein Teilabschnitt der Umfangsleitbahn (Ul) einen Abstand (B2) zu den ersten Leitbahnen (3) aufweist, der größer ist als eine Breite eines Kontaktes (K1, K2) oder Viabereiches.
  15. Kondensatoranordnung nach einem der Patentansprüche 10 bis 14, dadurch gekennzeichnet, dass die ersten Leitbahnen (3) geradlinig, mäanderförmig, zickzackförmig oder kreuzgitterförmig ausgebildet sind.
  16. Kondensatoranordnung nach einem der Patentansprüche 10 bis 15, dadurch gekennzeichnet, dass sie einen BEOL-MIMCap darstellt.
  17. Kondensatoranordnung nach einem der Patentansprüche 10 bis 16, dadurch gekennzeichnet, dass die erste und zweite Kondensatorelektrode (E1, E2) in einer untersten Metallisierungsebene einer integrierten Halbleiterschaltungsanordnung ausgebildet sind.
  18. Kondensatoranordnung nach einem der Patentansprüche 10 bis 17, dadurch gekennzeichnet, dass die erste Isolierschicht (2) ein poröses oder ein nicht-poröses Low-k-Material, insbesondere FSG oder OSG, und/oder SiO2; die erste und zweite Kondensatorelektrode (E1, E2) Cu, Al und/oder Ag; und das Kondensatordielektrikum (5) ein High-k-Material, insbesondere Al2O3, HfO2 oder SiC, aufweist.
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