DE10348902B4 - MIM-Kondensatorstruktur und Herstellungsverfahren - Google Patents

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Abstract

MIM-Kondensatorstruktur mit einer Schichtstapelanordnung, die mehrere Verdrahtungsschichtebenen mit jeweils zwischenliegender elektrisch isolierender Schichtebene auf einem Halbleitersubstrat beinhaltet, wobei die MIM-Kondensatorstruktur umfasst:
– eine untere Kondensatorelektrode (120, 220, 320), die eine planare Metallschichtstruktur einer zugehörigen Metallschichtebene aufweist,
– eine obere Kondensatorelektrode (140, 240, 340), die aus einer stufigen Metallschichtstruktur einer zugehörigen Metallschichtebene über derjenigen der unteren Kondensatorelektrode gebildet ist, wobei sich diese Metallschichtstruktur wenigstens bereichsweise lateral über diejenige der unteren Kondensatorelektrode hinaus erstreckt,
– eine erste Verdrahtung (112) für die obere Kondensatorelektrode, wobei die Verdrahtung in einer Metallschichtebene unterhalb derjenigen der oberen Kondensatorelektrode gebildet ist und sich lateral in dem Bereich erstreckt, in dem die obere Kondensatorelektrode über die untere Kondensatorelektrode vorsteht,
– eine dielektrische Schicht (130), die in einer isolierenden Schichtebene zwischen den Metallschichtebenen der unteren und der oberen Kondensatorelektrode gebildet ist und im Bereich zwischen der unteren und der oberen Kondensatorelektrode als Kondensatordielektrikum fungiert, und...

Description

  • Die Erfindung bezieht sich auf eine Metall-Isolator-Metall(MIM)-Kondensatorstruktur und ein zugehöriges Herstellungsverfahren. Eine derartige Struktur ist insbesondere zur Verwendung in logischen, analogen oder solchen Schaltkreisen vorteilhaft, die sowohl dynamische Speicherbauelemente mit wahlfreiem Zugriff (DRAM) als auch Bauelemente mit DRAM und integrierter Logik (”Merged DRAM and Logic”; MDL) beinhalten.
  • Es existieren verschiedene Typen integrierter Schaltkreiskondensatoren, die gemäß ihren Übergangsstrukturen klassifiziert sind, wie Metall-Oxid-Silicium(MOS)-Kondensatoren, Kondensatoren mit pn-Übergang, Polysilicium-Isolator-Polysilicium(PIP)-Kondensatoren und Metall-Isolator-Metall(MIM)-Kondensatoren. In allen vorstehend aufgelisteten Kondensatoren mit Ausnahme der MIM-Kondensatoren ist wenigstens eine Elektrode aus einkristallinem Silicium oder polykristallinem Silicium gebildet. Physikalische Eigenschaften von einkristallinem und polykristallinem Silicium begrenzen jedoch eine Minimierung des Maßes an Widerstand einer Kondensatorelektrode. Außerdem kann, wenn eine Vorspannung an eine einkristalline oder polykristalline Siliciumelektrode angelegt wird, Verarmung auftreten, die verursachen kann, dass die angelegte Span nung instabil wird. Wenn dies auftritt, kann die Kapazität der Siliciumelektrode nicht auf einem bestimmen Niveau gehalten werden.
  • Die Verwendung von MIM-Kondensatoren wurde vorgeschlagen, um das Problem der schwankenden Kapazität anzugehen, da die Kapazität von MIM-Kondensatoren nicht von einer Vorspannung oder der Temperatur abhängig ist. MIM-Kondensatoren weisen einen niedrigeren Spannungsabhängigkeitskoeffizienten (VCC) der Kapazität und einen niedrigeren Temperaturabhängigkeitskoeffizienten (TCC) der Kapazität als andere Kondensatortypen auf. Der VCC zeigt die Schwankung der Kapazität bei Änderungen der Spannung an, und der TCC zeigt die Schwankung der Kapazität bei Änderungen der Temperatur an. Da sie einen niedrigen VCC und TCC aufweisen, waren MIM-Kondensatoren besonders nützlich zur Herstellung von Analogprodukten. In der letzten Zeit wurden MIM-Kondensatoren dazu verwendet, Produkte mit gemischten Modussignalen und System-auf-Chip(SOC)-Produkte herzustellen. MIM-Kondensatoren wurden zum Beispiel verbreitet bei analogen Kondensatoren und Filtern für analoge oder Mischmodussignalanwendungen in verdrahteten oder drahtlosen Kommunikationssystemen eingesetzt, wie Entkopplungskondensatoren für Leiterplatten von Hauptrechnern, Hochfrequenz(HF)-Kondensatoren für hohe Frequenzen sowie in eingebetteten DRAMs.
  • Die 1 und 2 sind Querschnittansichten zweier herkömmlicher MIM-Kondensatoren, wie sie von R. Liu et al., Proc. IITC, 111 (2000) beziehungsweise M. Armacost et al., Proc. IEDM, 157 (2000) angegeben wurden. Die Bezugszeichen 10 und 12 bezeichnen MIM-Kondensatoren, und die Bezugszeichen 20, 30, 40 und 50 bezeichnen eine untere Elektrode, eine dielektrische Schicht, eine obere Elektrode beziehungsweise eine Deckschicht. Außerdem bezeichnen die Bezugszeichen C/P_20, C/P_40, C/H, D/D_20, D/D_40 und D/R einen Kontaktstift der unteren Elektrode, einen Kontaktstift der oberen Elektrode, Kontaktöffnungen, eine Doppeldamaszener-Verdrahtungsschicht, die eine untere Elektrode kontaktiert, eine Doppeldamaszener-Verdrahtungsschicht, die eine obere Elektrode kontaktiert, beziehungsweise Damaszener-Bereiche. Weitere Teile der MIM-Kondensatoren 10 und 20 entsprechen einer Zwischenschicht oder anderen dielektrischen Schichten.
  • In dem in 1 gezeigten MIM-Kondensator 10 ist die untere Elektrode 20 über den Kontaktstift C/P_20 der unteren Elektrode mit einer nicht gezeigten Verdrahtungsschicht elektrisch verbunden, und die obere Elektrode 40 ist über den Kontaktstift C/P_40 der oberen Elektrode mit einer anderen, nicht gezeigten Verdrahtungsschicht elektrisch verbunden. Der Kontaktstift CP_20 der unteren Elektrode und der Kontaktstift C/P_40 der oberen Elektrode sind in ihren jeweiligen Kontaktöffnungen C/H mit einem hohen Aspektverhältnis, jedoch verschiedenen Tiefen ausgebildet. Speziell die C/H für den C/P_20 reicht tiefer als die C/H für den C/P_40, da der C/P_20 die untere Elektrode 20 kontaktiert. Wenn die Kontaktöffnung C/H erzeugt wird, ist es schwierig, einen Ätzprozess präzise zu steuern, damit das Ätzen der C/H an der Oberseite der oberen Elektrode 40 und gleichzeitig an der Oberseite der unteren Elektrode 20 stoppt. Daher muss die obere Elektrode 40 mit einer vorgegebenen Dicke derart gebildet werden, dass sie einen über das erforderliche Maß hinausgehenden Ätzprozess aushält. Mit zunehmender Dicke der oberen Elektrode 40 ist es jedoch wahrscheinlicher, dass die dielektrische Schicht 30 unter der oberen Elektrode 40 einem übermäßigen Ätzprozess bei der Strukturierung der oberen Elektrode 40 ausgesetzt wird, und somit kann die untere Elektrode 20 aufgrund der dielektrischen Schicht 30, die weggeätzt wird, freigelegt sein. Daher muss die dielektrische Schicht 30 auch mit einer vorgegebenen Dicke derart gebildet werden, dass sie einen übermäßigen Ätzprozess aushält, und dies führt zu einer Abnahme der Kapazität des gesamten Kondensators 10.
  • In dem in 2 gezeigten MIM-Kondensator 12 sind die Doppeldamaszener-Verdrahtungsschicht D/D_20 und die Doppeldamaszener-Verdrahtungsschicht D/D_40 mit der unteren Elektrode 20 beziehungsweise der oberen Elektrode 40 elektrisch verbunden. Sie sind in ihren jeweiligen Damaszener-Bereichen D/R mit einem hohen Aspektverhältnis, jedoch verschiedenen Tiefen ausgebildet. Um eine ausreichende Toleranz für einen Ätzprozess zur Bildung des Doppeldamaszener-Bereichs D/R zu erhalten, in dem die Doppeldamaszener-Verdrahtungsschicht D/D_40 gebildet werden soll, müssen die Dicke der oberen Elektrode 40 und die Dicke der dielektrischen Schicht 30 vergrößert werden, was von der Abnahme der Kapazität des gesamten Kondensators 12 begleitet wird.
  • Außerdem besteht eine hohe Wahrscheinlichkeit, dass ein schlechter elektrischer Kontakt aufgrund von Nebenprodukten, wie Polymer, auftritt, die während der Bildung der Kontaktöffnungen C/H und der Damaszener-Bereiche D/R erzeugt werden, da diese ein hohes Aspektverhältnis aufweisen. Mit anderen Worten, der Fertigungsprozess von herkömmlichen MIM-Kondensatoren resultiert in vielen Schwierigkeiten, einschließlich der Beschränkung der Kapazität eines Kondensators.
  • Es sind auch bereits MIM-Kondensatorstrukturen vorgeschlagen worden, bei denen die obere Kondensatorelektrode unterseitig über eine in einer darunter liegenden Verdrahtungsschichtebene vorgesehene Verdrahtung kontaktiert wird. So offenbart die Patentschrift US 6 180 976 B1 eine gattungsgemäße MIM-Kondensatorstruktur, bei der die untere und die obere Kondensatorelektrode unterseitig und in entsprechenden Ausführungsformen zusätzlich auch oberseitig kontaktiert sind. Die unterseitige Verdrahtung für die obere Kondensatorelektrode ist in einer gleichen Verdrahtungsschichtebene wie die untere Kondensatorelektrode oder in einer darunter liegenden Verdrahtungsschichtebene gebildet, wobei sie in ersterem Fall direkt und in letzterem Fall über einen Durchkontakt durch eine isolierende Zwischenschicht hindurch mit einem lateralen Fortsatz der oberen Kondensatorelektrode kontaktiert ist, der sich seitlich über die untere Kondensatorelektrode und auch lateral über die dielektrische Schicht zwischen der oberen und der unteren Kondensatorelektrode hinaus erstreckt und von einer entsprechend gestuften Metallschichtstruktur gebildet ist.
  • Es ist weiter bekannt, mehrere MIM-Kondensatoren in einem Mehrschichtstapel unter Zwischenfügung isolierender Zwischenschichten kammartig übereinanderliegend vorzusehen und sie elektrisch miteinander dadurch parallel zu verschalten, dass die jeweils oberen Elektroden und die jeweils unteren Elektroden der Kondensatoren über je einen Satz fluchtender Durchkontakte miteinander elektrisch verbunden sind, siehe beispielsweise die Offenlegungsschrift EP 1 182 708 A2 und die Patentschrift US 5 583 359 A . Eine ähnliche Struktur übereinander gestapelter und in Seitenbereichen geeignet miteinander kontaktierter Kondensatorschichtebenen ist in der Patentschrift US 6 064 108 A offenbart.
  • In der Offenlegungsschrift EP 1 119 027 A2 ist eine unter Verwendung eines Damaszenerprozesses gebildete MIM-Kondensatorstruktur mit unterseitiger Kontaktierung der unteren und der oberen Kondensatorelektrode offenbart, wobei die untere Kondensatorelektrode einstückig mit ihrer unteren Verdrahtung und die untere Verdrahtung für die obere Kondensatorelektrode mit der gleichen Verdrahtungsschichtebene wie die untere Kondensatorelektrode gebildet ist. Die obere Kondensatorelektrode ist von einer oberseitig planen Metallschichtstruktur gebildet, die sich unterseitig durch ein Durchkontaktloch der dielektrischen Kondensatorschicht hindurch zur zugehörigen unteren Verdrahtung erstreckt, wobei ihre Dicke deutlich größer ist als die Breite des Durchkontakts.
  • Die Offenlegungsschrift DE 101 59 466 A1 offenbart eine Kondensatorstruktur mit UBM(Under-Bump-Metallization)-Kontaktschicht mit gestuftem Verlauf als einer oberen Kondensatorelektrode, während eine untere Kondensatorelektrode aus einer planen Verdrahtungsschichtstruktur gebildet ist. Beide Kondensatorelektroden sind über Durchkontakte in einer dielektrischen Schicht unterhalb der unteren Kondensatorelektrode mit Leiterstrukturen einer tieferliegenden Verdrahtungsebene elektrisch verbunden.
  • Die Offenlegungsschrift JP 63-239970 A offenbart eine Kondensatorstruktur mit einer oberen und einer unteren Elektrode, die beide aus gestuften Metallschichtstrukturen gebildet und über eine jeweilige Durchkontaktöffnung in einer dielektrischen Schicht unterhalb der unteren Elektrode mit Leiterstrukturen einer tieferliegenden Verdrahtungsebene elektrisch verbunden sind.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer MIM-Kondensatorstruktur sowie eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben erwähnten Schwierigkeiten ganz oder teilweise beheben lassen und sich insbesondere das Material für die untere Kondensatorelektrode unabhängig von dem Material einer zugeordneten Verdrahtungsschicht wählen lässt.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer MIM-Kondensatorstruktur mit den Merkmalen der Ansprüche 1 und eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 3.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Hierbei zeigen:
  • 1 und 2 Querschnittansichten herkömmlicher MIM-Kondensatoren,
  • 3 ein schematisches Ersatzschaltbild eines MIM-Kondensators gemäß einer Ausführungsform der Erfindung,
  • 4 ein beispielhaftes Layout-Diagramm zur Bildung des MIM-Kondensators von 3,
  • 5 und 6 Querschnittansichten von MIM-Kondensatoren, die gemäß dem in 4 dargestellten Layout gebildet wurden,
  • 7 bis 10 Querschnittansichten, die ein Verfahren zur Herstellung des in 5 gezeigten MIM-Kondensators veranschaulichen, und
  • 11 und 12 Querschnittansichten, die ein Verfahren zur Herstellung des in 6 gezeigten MIM-Kondensators veranschaulichen.
  • Ausführungsformen der Erfindung beinhalten einen MIM-Kondensator, der eine hohe Kapazität aufweist und ohne die Probleme hergestellt werden kann, die den Stand der Technik beeinflussten. Ein derartiger Kondensator beinhaltet eine obere Elektrode, eine untere Elektrode und eine dielektrische Schicht, die zwischen der oberen und der unteren Elektrode liegt. Eine erste Spannung kann an die obere Elektrode angelegt werden, und eine zweite Spannung, die sich von der ersten Spannung unterscheidet, kann an die untere Elektrode angelegt werden. Eine Verdrahtungsschicht, über welche die erste Spannung an die obere Elektrode angelegt wird, befindet sich in einer Ebene unter jener der unteren Elektrode.
  • 3 ist ein Ersatzschaltbild eines MIM-Kondensators 100 gemäß einer Ausführungsform der Erfindung. Der MIM-Kondensator 100 beinhaltet eine untere Elektrode in einer Mn-Ebene und eine obere Elektrode in einer Mn+1-Ebene. Eine erste Spannung V1 wird über eine Verdrahtungsschicht in einer Mn-1-Ebene, die unter der Mn-Ebene liegt, an die obere Elektrode in der Mn+1-Ebene angelegt. Eine zweite Spannung V2 wird über eine Verdrahtungsschicht in der Mn-1-Ebene an die untere Elektrode in der Mn-Ebene angelegt. In dieser Offenbarung repräsentieren Mn-1 bis Mn+1 die Ebenen von (n – 1)ten bis (n + 1)ten Verdrahtungsschichten, wobei n eine ganze Zahl ist. In Abhängigkeit von der Anwendung können die Ebenen von Verdrahtungsschichten variieren, und die Positionen von oberer und unterer Elektrode und Verdrahtungsschichten können ebenfalls variieren.
  • Der in 3 gezeigte MIM-Kondensator 100 kann unter Verwendung eines Layouts ausgeführt werden, wie es in 4 gezeigt ist. Bezugszeichen 112, 114, 120, 140 und C/H1 repräsentieren eine Struktur für eine erste Verdrahtungsschicht, eine Struktur für eine zweite Verdrahtungsschicht, eine Struktur für eine untere Elektrode, eine Struktur für eine obere Elektrode beziehungsweise eine Struktur für eine Kontaktöffnung, welche die erste Verdrahtungsschicht freilegt. Eine erste Spannung V1 wird an die erste Verdrahtungsschicht 112 angelegt, und eine zweite Spannung V2 wird an die zweite Verdrahtungsschicht 114 angelegt.
  • MIM-Kondensatoren, die unter Verwendung des in 4 gezeigten Layout-Diagramms gebildet wurden, können verschiedene Querschnittsformen entlang einer Linie A-A' aufweisen, wie in den 5 bis 7 gezeigt. Bezugnehmend auf 5 weist der dortige MIM-Kondensator eine Struktur auf, bei der eine obere Elektrode 140 so angeordnet ist, dass sie eine untere Elektrode 120 überlappt, und eine dielektrische Schicht 130 zwischen der oberen und der unteren Elektrode 140 und 120 liegt. Die obere Elektrode 140 ist aus einer leitfähigen Schicht in der Mn+1-Ebene gebildet, und die erste Verdrahtungsschicht 112 ist aus einer leitfähigen Schicht in der Mn-1-Ebene gebildet. Die obere Elektrode 140 kontaktiert die erste Verdrahtungsschicht 112, an welche die erste Spannung V1 angelegt wird, durch die Kontaktöffnung C/H1, die in der dielektrischen Schicht 130 ausgebildet ist. Die untere Elektrode 120 ist aus einer leitfähigen Schicht in der Mn-Ebene gebildet und kontaktiert direkt die zweite Verdrahtungsschicht 114, ohne eine Kontaktöffnung zu verwenden. Die zweite Spannung V2 wird an die zweite Verdrahtung 114 angelegt.
  • Die zweite Verdrahtungsschicht 114 ist aus einer leitfähigen Schicht in der gleichen Ebene wie die erste Verdrahtungsschicht 112 gebildet. Die Kontaktöffnung C/H1 ist ausgebildet, um die Oberfläche der ersten Verdrahtungsschicht 112 vor der Bildung der oberen Elektrode 140 freizulegen. Daher unterscheidet sich die Kontaktöffnung C/H1 wesentlich von der Kontaktöffnung C/H in dem in 1 gezeigten herkömmlichen MIM-Kondensator 10, da die Kontaktöffnung C/H dazu ausgebildet ist, die Oberseite der oberen Elektrode 40 bzw. der unteren Elektrode 20 freizulegen.
  • Gemäß Ausführungsformen der Erfindung brauchen die obere Elektrode und eine dielektrische Schicht nicht so dick gebildet werden wie in den oben erwähnten herkömmlichen Techniken. Mit anderen Worten ist es möglich, die Dicke der dielektrischen Schicht zu minimieren und weiterhin einen MIM-Kondensator zu bilden, der eine hohe Kapazität aufweist. Außerdem ist das Aspektverhältnis der Kontaktöffnung C/H1 sehr klein, da die Dicke der dielektrischen Schicht 130, in der die Kontaktöffnung C/H1 ausgebildet ist, sehr gering ist. Demgemäß ist es viel weniger wahrscheinlich, dass die Probleme, welche die Kontaktöffnungen C/H von 1 be gleiten, die ein hohes Aspektverhältnis aufweisen, in der erfindungsgemäßen Ausführungsform auftreten.
  • Wie in 5 gezeigt, ist es bevorzugt, dass die erste und die zweite Verdrahtungsschicht 112 und 114 in einer Damaszener-Verdrahtungsschicht ausgebildet sind, die in einer dielektrischen Zwischenschicht 105 eingebettet ist, damit eine planarisierte Oberseite zur Minimierung einer Stufendifferenz vorliegt. Die Damaszenerverdrahtungsschicht wird mittels Aufbringen einer leitfähigen Schicht in Gräben T1 und T2, die in der dielektrischen Zwischenschicht 105 ausgebildet sind, und Durchführen eines chemischmechanischen Poliervorgangs (CMP) erzeugt. Die Damaszener-Verdrahtungsschicht kann eine Barrierenmetallschicht 110, die an den inneren Seitenwänden und der Bodenfläche jedes der Gräben T1 und T2 ausgebildet ist, sowie eine leitfähige Schicht 111 beinhalten, welche die Gräben T1 und T2 füllt.
  • Die obere Elektrode 140 ist mit einer oberen dielektrischen Zwischenschicht bedeckt, so dass sie von einer nicht gezeigten oberen Struktur isoliert werden kann. Die obere dielektrische Zwischenschicht umfasst vorzugsweise eine Deckschicht 150 zum Schutz der oberen Elektrode 140 und eine dielektrische Zwischenschicht 155.
  • Verbindungen zwischen der ersten und der zweiten Verdrahtungsschicht 112 und 114 und weiteren Verdrahtungsschichten sowie Prozesse zur Herstellung von Verdrahtungsschichten in einer Ebene über der Mn+1-Ebene können in Abhängigkeit von der Anwendung variieren.
  • Die Abmessungen der oberen und der unteren Elektrode 140 und 120 können ebenfalls in Abhängigkeit von der Anwendung variieren, vorzugsweise um die effektive Fläche einer Kondensatorelektrode zu maximieren, d. h. das Oberflächengebiet der oberen und der unteren Elektrode 140 und 120, die einander gegenüberliegen.
  • In 6 werden, anders als bei der in 5 gezeigten Struktur, bei der die erste und die zweite Verdrahtungsschicht 112 und 114 mittels CMP an leitfähigen Schichten erzeugt werden, die erste und die zweite Verdrahtungsschicht 112 und 114 mittels Durchführen von CMP an einer dielektrischen Zwischenschicht 105 erzeugt. Mit anderen Worten wird eine leitfähige Schicht auf einer unteren dielektrischen Zwischenschicht 102 gebildet und unter Verwendung eines herkömmlichen Photolithographieprozesses strukturiert, wodurch Strukturen für die erste und die zweite Verdrahtungsschicht 112 und 114 gebildet werden. Als nächstes wird die dielektrische Zwischenschicht 105 auf der unteren dielektrischen Zwischenschicht 102 aufgebracht, und ein CMP-Prozess wird an der dielektrischen Zwischenschicht 105 derart durchgeführt, dass sie oberseitig mit den Strukturen für die erste und die zweite Verdrahtungsschicht 112 und 114 fluchtet. Weitere Elemente des in 6 gezeigten MIM-Kondensators und ihre Strukturen entsprechen den Elementen des in 5 gezeigten MIM-Kondensators und deren Strukturen.
  • Als nächstes wird unter Bezugnahme auf die 7 bis 10 ein beispielhaftes Verfahren zur Herstellung des in 5 gezeigten MIM-Kondensators unter Verwendung des in 4 gezeigten Layouts beschrieben.
  • Bezugnehmend auf 7 werden Gräben T1 und T2 in einer dielektrischen Zwischenschicht 105 auf einem nicht gezeigten Substrat erzeugt. Eine Barrierenschicht 110 wird an den Innenwänden und dem Boden des ersten und zweiten Grabens T1 und T2 gebildet, die in der dielektrischen Schicht 105 ausgebildet sind. Die Barrierenschicht 110 kann aus einer Übergangsmetallschicht, einer Übergangsmetall-Legierungsschicht oder einer Übergangsmetall-Verbindungsschicht oder aus jeglicher Kombination derselben gebildet werden. Die Barrierenschicht 110 kann zum Beispiel aus einer Ta-Schicht, einer TaN-Schicht, einer TaSiN-Schicht, einer TiN-Schicht, einer TiSiN-Schicht, einer WN-Schicht oder einer WSiN-Schicht gebildet werden. Die Barrierenschicht 110 wird eingebracht, um eine Diffusion von Metallatomen der Metallschicht, die den ersten und den zweiten Graben T1 und T2 füllt, in die dielektrische Zwischenschicht 105 zu verhindern. Als nächstes wird eine leitfähige Schicht 111, zum Beispiel eine Metallschicht, auf der Barrierenschicht 110 erzeugt, um den ersten und den zweiten Graben T1 und T2 vollständig zu füllen.
  • Die leitfähige Schicht 111 kann aus jedem beliebigen niederohmigen Material gebildet werden, das für einen Damaszener-Prozess geeignet ist. Die leitfähige Schicht 111 kann zum Beispiel aus einer Kupfer(Cu)-Schicht gebildet werden. Speziell wird eine Kupferkristallkeimschicht auf der Barrierenschicht 110 gebildet, die an den Innenwänden und dem Boden der Gräben T1 und T2 ausgebildet ist. Als nächstes wird die leitfähige Schicht 111, die aus einer Kupferschicht besteht, auf der Kupferkristallkeimschicht unter Verwendung von Elektroplattieren gebildet, um die Gräben T1 und T2 vollständig zu füllen.
  • Danach werden, wie in 8 gezeigt, die leitfähige Schicht 111 und die Barrierenschicht 110 unter Verwendung von CMP planarisiert, bis die Oberseite der dielektrischen Zwischenschicht 105 freigelegt ist. Als Folge der Planarisation werden Verdrahtungsschichten auf einem Mn-1-Niveau, d. h. eine erste und eine zweite Verdrahtungsschicht 112 und 114, ohne Stufendifferenz gebildet.
  • Als nächstes wird eine leitfähige Schicht auf einem Mn-Niveau auf der gesamten Oberfläche des Substrats aufgebracht und unter Verwendung herkömmlicher Photolithographie strukturiert, so dass eine untere Elektrode 120 erzeugt wird, welche die zweite Verdrahtungsschicht 114 direkt kontaktiert. Die untere Elektrode 120 kann zum Beispiel aus einer Metallschicht, einer Metallverbindungsschicht oder einer Kombination derselben gebildet werden. Die untere Elektrode 120 kann zum Beispiel aus einer Al-Schicht, einer Ta-Schicht, einer TaN-Schicht, einer TaSiN-Schicht, einer TiN-Schicht, einer TiSiN-Schicht, einer WN-Schicht, einer WSiN-Schicht oder jeder beliebigen Kombination derselben gebildet werden. Alternativ kann die untere Elektrode 120 aus einer Doppelschicht aus einer Ta-Schicht und einer Cu-Schicht, einer Doppelschicht aus einer TaN-Schicht und einer Cu-Schicht, einer Dreifachschicht aus einer Ta-Schicht, einer TaN-Schicht und einer Cu-Schicht oder einer Dreifachschicht aus einer TiN-Schicht, einer AlCu-Schicht und einer TiN-Schicht und so weiter gebildet werden.
  • Als nächstes wird, wie in 9 gezeigt, eine dielektrische Schicht 130 auf der gesamten Oberfläche des Substrats gebildet, auf dem die untere Elektrode 120 ausgebildet ist, und strukturiert, um eine Kontaktöffnung C/H1 zu bilden, durch welche die erste Verdrahtungsschicht 112 freigelegt wird. Die dielektrische Schicht 130 kann aus jedem beliebigen Material gebildet werden, solange die Dielektrizitätskonstante des Materials hoch genug ist, um die Kapazität des späteren MIM-Kondensators zu steigern. Die dielektrische Schicht 130 kann zum Beispiel aus einer SiO2-Schicht, einer SixNy-Schicht, einer SixCy-Schicht, einer SixOyNz-Schicht, einer SixOyCz-Schicht, einer AlxOy-Schicht, einer HfxOy-Schicht oder einer TaxOy-Schicht gebildet werden. Wenn die untere Elektrode 120 aus einem auf Kupfer basierenden Material gebildet wird, wird die dielektrische Schicht 130 vorzugsweise aus einer SixNy-Schicht, einer SixCy-Schicht, einer Doppelschicht aus einer SixNy-Schicht und einer Oxidschicht oder einer Doppelschicht aus einer SixCy-Schicht und einer Oxidschicht gebildet. Die dielektrische Schicht 130 kann zum Beispiel aus einer Doppelschicht aus einer SixNy-Schicht und einer SixOyCz-Schicht, einer Doppelschicht aus einer SixNy-Schicht und einer TEOS-Schicht, einer Doppelschicht aus einer SixNy-Schicht und einer PEOX-Schicht, einer Doppelschicht aus einer SixCy-Schicht und einer SixOyCz-Schicht, einer Doppelschicht aus einer SixCy-Schicht und einer TEOS-Schicht oder einer Doppelschicht aus einer SixCy-Schicht und einer PEOX-Schicht gebildet werden. Es ist möglich, die Leckstromcharakteristik eines Kondensators durch Bilden der dielektri schen Schicht 130 aus einer Doppelschicht aus einer SixNy-Schicht und einer Oxidschicht oder einer Doppelschicht aus einer SixCy-Schicht und einer Oxidschicht zu verbessern.
  • Danach wird eine leitfähige Schicht einer Mn+1-Ebene auf der gesamten Oberfläche des Substrats aufgebracht und unter Verwendung von herkömmlicher Photolithographie strukturiert, wodurch eine obere Elektrode 140 erzeugt wird, um die erste Verdrahtungsschicht 112 über die Kontaktöffnung C/H1 zu kontaktieren. Hierbei kann die obere Elektrode 140 aus der gleichen leitfähigen Schicht wie die untere Elektrode 120 gebildet werden.
  • Als nächstes werden, wie in 10 gezeigt, eine Deckschicht 150 und eine dielektrische Zwischenschicht 155 sequentiell gebildet, um die obere Elektrode 140 zu schützen. Die Deckschicht 150 und die dielektrische Zwischenschicht 155 können aus einer TEOS-Schicht, einer PEOX-Schicht, einer SixOvCz-Schicht, einer SixOyFz-Schicht oder einer SixNy-Schicht gebildet werden. Verbindungen zwischen der ersten und der zweiten Verdrahtungsschicht 112 und 114 und anderen Verdrahtungsschichten und Prozesse zur Herstellung von Verdrahtungsschichten in einer Ebene, die über der Mn+1-Ebene liegt, können in Abhängigkeit von der Anwendung variieren.
  • Die 11 und 12 sind Querschnittansichten, die Teile eines Verfahrens zur Herstellung des in 6 gezeigten MIM-Kondensators unter Verwendung des in 4 gezeigten Layouts darstellen.
  • Wie in 11 gezeigt, wird eine leitfähige Schicht in einer Mn-1-Ebene auf einer unteren dielektrischen Zwischenschicht 102 gebildet und unter Verwendung von herkömmlicher Photolithographie strukturiert, womit die erste und die zweite Verdrahtungsschicht 112 und 114 gebildet werden. Eine dielektrische Zwischenschicht 105 wird mit einer vorgegebenen Dicke ge bildet, so dass die erste und die zweite Verdrahtungsschicht 112 und 114 voneinander isoliert werden können.
  • Wie in 12 gezeigt, wird ein CMP-Prozess an der dielektrischen Zwischenschicht 105 derart durchgeführt, dass sie auf einer Höhe mit den Oberseiten der ersten und der zweiten Verdrahtungsschicht 112 und 114 fluchtet. Als Folge des CMP-Prozsses sind die erste und die zweite Verdrahtungsschicht 112 und 114 elektrisch isoliert und planarisiert. Nachfolgende Prozesse sind die gleichen oder ähnlich wie die entsprechenden Prozesse, die vorstehend unter Bezugnahme auf die 8 bis 10 beschrieben wurden.

Claims (9)

  1. MIM-Kondensatorstruktur mit einer Schichtstapelanordnung, die mehrere Verdrahtungsschichtebenen mit jeweils zwischenliegender elektrisch isolierender Schichtebene auf einem Halbleitersubstrat beinhaltet, wobei die MIM-Kondensatorstruktur umfasst: – eine untere Kondensatorelektrode (120, 220, 320), die eine planare Metallschichtstruktur einer zugehörigen Metallschichtebene aufweist, – eine obere Kondensatorelektrode (140, 240, 340), die aus einer stufigen Metallschichtstruktur einer zugehörigen Metallschichtebene über derjenigen der unteren Kondensatorelektrode gebildet ist, wobei sich diese Metallschichtstruktur wenigstens bereichsweise lateral über diejenige der unteren Kondensatorelektrode hinaus erstreckt, – eine erste Verdrahtung (112) für die obere Kondensatorelektrode, wobei die Verdrahtung in einer Metallschichtebene unterhalb derjenigen der oberen Kondensatorelektrode gebildet ist und sich lateral in dem Bereich erstreckt, in dem die obere Kondensatorelektrode über die untere Kondensatorelektrode vorsteht, – eine dielektrische Schicht (130), die in einer isolierenden Schichtebene zwischen den Metallschichtebenen der unteren und der oberen Kondensatorelektrode gebildet ist und im Bereich zwischen der unteren und der oberen Kondensatorelektrode als Kondensatordielektrikum fungiert, und – eine zweite Verdrahtung (114) für die untere Kondensatorelektrode in der gleichen Metallschichtebene wie die erste Verdrahtung, wobei eine Oberseite der zweiten Verdrahtung koplanar mit einer Unterseite der unteren Kondensatorelektrode ist und mit dieser direkt in Kontakt steht, – wobei sich die dielektrische Schicht (130) auch über der ersten Verdrahtung (112) erstreckt und dort eine Durchkontaktöffnung (C/H1) aufweist und – wobei sich die Metallschichtstruktur (140) der oberen Kondensatorelektrode als stufig vom Bereich über der unteren Kondensatorelektrode lateral über der dielektrischen Schicht zur Durchkontaktöffnung, in diese hinein zur direkten Kontaktierung mit der Verdrahtung (112) für die obere Kondensatorelektrode und über diese lateral hinaus mit einem auf der dielektrischen Schicht aufliegenden Abschnitt erstreckt.
  2. MIM-Kondensatorstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die Durchkontaktöffnung eine Mehrzahl separater Kontaktöffnungen beinhaltet.
  3. Verfahren zur Herstellung einer MIM-Kondensatorstruktur nach Anspruch 1 oder 2 mit der Schrittfolge: – Bilden der ersten Verdrahtung (112) für die obere Kondensatorelektrode und der zweiten Verdrahtung (114) für die untere Kondensatorelektrode in einer isolierenden Schicht (105), – Bilden der unteren Kondensatorelektrode (120) auf der isolierenden Schicht und der zugehörigen zweiten Verdrahtung, – Bilden der dielektrischen Schicht (130) über der unteren Kondensatorelektrode und der ersten Verdrahtung und Bilden der die erste Verdrahtung freilegenden Durchkontaktöffnung (C/H1) in der dielektrischen Schicht und – Bilden der die obere Kondensatorelektrode (140) beinhaltenden und sich in die Durchkontaktöffnung und auf den angrenzenden Bereich der dielektrischen Schicht erstreckenden Metallschichtstruktur.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Bildung der Verdrahtungen für die obere und die untere Kondensatorelektrode folgende Schritte umfasst: – Bilden eines ersten und eines zweiten Grabens in der isolierenden Schicht, – Bilden einer Metallschicht oder anderen elektrisch leitfähigen Schicht innerhalb des ersten Grabens und des zweiten Grabens und – Planarisieren der Schicht, um die eine Verdrahtung in dem ersten Graben und die andere Verdrahtung in dem zweiten Graben zu bilden.
  5. Verfahren nach Anspruch 4, weiter gekennzeichnet durch das Bilden einer Barrierenschicht (110) in dem ersten und dem zweiten Graben vor der Bildung der Metallschicht oder der leitfähigen Schicht innerhalb des ersten und des zweiten Grabens.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Bilden einer Barrierenschicht das Bilden einer Schicht aus einem Material beinhaltet, das aus einer Gruppe ausgewählt ist, die aus einem Übergangsmetall, einer Übergangsmetalllegierung, einer Übergangsmetallverbindung und einer beliebigen Kombination derselben besteht.
  7. Verfahren nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, dass das Bilden der Metallschicht das Bilden einer Kupferschicht beinhaltet.
  8. Verfahren nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, dass das Planarisieren der Metallschicht oder anderen elektrisch leitfähigen Schicht das Durchführen eines CMP-Prozesses beinhaltet.
  9. Verfahren nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, dass das Bilden der Durchkontaktöffnung das Bilden einer Mehrzahl separater Kontaktöffnungen beinhaltet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908888B2 (en) 2021-09-23 2024-02-20 International Business Machines Corporation Metal-insulator-metal capacitor structure supporting different voltage applications

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI228807B (en) * 2003-07-01 2005-03-01 Advanced Semiconductor Eng Wafer level passive component
JP3998658B2 (ja) * 2004-04-28 2007-10-31 富士通メディアデバイス株式会社 弾性波デバイスおよびパッケージ基板
JP4549889B2 (ja) * 2004-05-24 2010-09-22 三星モバイルディスプレイ株式會社 キャパシタ及びこれを利用する発光表示装置
US7301752B2 (en) * 2004-06-04 2007-11-27 International Business Machines Corporation Formation of metal-insulator-metal capacitor simultaneously with aluminum metal wiring level using a hardmask
JP2006086155A (ja) * 2004-09-14 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
KR100679827B1 (ko) * 2004-12-22 2007-02-06 동부일렉트로닉스 주식회사 금속-절연체-금속 커패시터의 제조 방법
JP5038612B2 (ja) * 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
US7511939B2 (en) * 2006-08-24 2009-03-31 Analog Devices, Inc. Layered capacitor architecture and fabrication method
KR101187659B1 (ko) * 2007-03-20 2012-10-05 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 그 제조 방법
JP2010103140A (ja) * 2008-10-21 2010-05-06 Seiko Epson Corp 容量素子及びその製造方法、並びに電気光学装置
JP2011228462A (ja) * 2010-04-19 2011-11-10 Taiyo Yuden Co Ltd 薄膜キャパシタ
CN102420230B (zh) * 2011-07-12 2013-06-05 上海华力微电子有限公司 Mos电容器的结构的制作方法
US8809149B2 (en) * 2012-12-12 2014-08-19 Globalfoundries Inc. High density serial capacitor device and methods of making such a capacitor device
KR20170066321A (ko) * 2014-09-26 2017-06-14 인텔 코포레이션 후방측 수동 컴포넌트들을 가지는 집적 회로 다이 및 이와 연관된 방법들
US9666661B2 (en) * 2015-09-08 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Coplanar metal-insulator-metal capacitive structure
CN208173340U (zh) * 2015-10-30 2018-11-30 株式会社村田制作所 Lc复合器件以及处理器
CN109979919A (zh) * 2017-12-27 2019-07-05 华为技术有限公司 一种芯片以及电子设备
KR20220159521A (ko) 2021-05-25 2022-12-05 삼성전자주식회사 금속-절연체-금속 커패시터

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239970A (ja) * 1987-03-27 1988-10-05 Nec Corp 半導体装置
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US6180976B1 (en) * 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
EP1119027A2 (de) * 2000-01-21 2001-07-25 Lucent Technologies Inc. Ein Kondensator für die Integration in einer Kupfer-Damaszene-Struktur und Herstellungsmethode
EP1182708A2 (de) * 2000-08-18 2002-02-27 Texas Instruments Incorporated Damascene-Kondensator mit hoher Kapazität
DE10159466A1 (de) * 2001-12-04 2003-06-12 Koninkl Philips Electronics Nv Anordnung mit Kondensator

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01100961A (ja) * 1987-10-14 1989-04-19 Seiko Epson Corp 容量素子
JPH0434950A (ja) * 1990-05-30 1992-02-05 Nec Corp 半導体集積回路装置
US5208726A (en) * 1992-04-03 1993-05-04 Teledyne Monolithic Microwave Metal-insulator-metal (MIM) capacitor-around-via structure for a monolithic microwave integrated circuit (MMIC) and method of manufacturing same
US5563762A (en) * 1994-11-28 1996-10-08 Northern Telecom Limited Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit
KR100277314B1 (ko) * 1996-11-08 2001-01-15 모기 쥰이찌 박막콘덴서 및 이를탑재한반도체장치
US5879985A (en) * 1997-03-26 1999-03-09 International Business Machines Corporation Crown capacitor using a tapered etch of a damascene lower electrode
US6064108A (en) * 1997-09-02 2000-05-16 Hughes Electronics Corporation Integrated interdigitated capacitor
US6034411A (en) * 1997-10-29 2000-03-07 Intersil Corporation Inverted thin film resistor
JP3129284B2 (ja) * 1998-05-08 2001-01-29 日本電気株式会社 半導集積回路装置の製造方法
JPH11354726A (ja) * 1998-06-05 1999-12-24 Fujitsu Ltd 半導体装置の製造方法
US6146939A (en) * 1998-09-18 2000-11-14 Tritech Microelectronics, Ltd. Metal-polycrystalline silicon-N-well multiple layered capacitor
TW454330B (en) * 1999-05-26 2001-09-11 Matsushita Electronics Corp Semiconductor apparatus and its manufacturing method
JP2000340744A (ja) * 1999-05-28 2000-12-08 Sony Corp キャパシタおよびその製造方法
KR20010003343A (ko) * 1999-06-22 2001-01-15 김영환 반도체 장치의 mim형 아날로그 커패시터 제조방법
JP2001144090A (ja) * 1999-11-11 2001-05-25 Nec Corp 半導体装置の製造方法
JP3967544B2 (ja) * 1999-12-14 2007-08-29 株式会社東芝 Mimキャパシタ
JP2002064184A (ja) * 2000-06-09 2002-02-28 Oki Electric Ind Co Ltd コンデンサ部を備えた半導体装置の製造方法
JP3843708B2 (ja) * 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
US6838717B1 (en) * 2000-08-31 2005-01-04 Agere Systems Inc. Stacked structure for parallel capacitors and method of fabrication
JP2002110799A (ja) * 2000-09-27 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP2002176144A (ja) * 2000-12-08 2002-06-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20020055887A (ko) * 2000-12-29 2002-07-10 박종섭 반도체 소자의 금속 배선 및 커패시터 제조 방법
JP2002280451A (ja) * 2001-03-19 2002-09-27 Nippon Telegr & Teleph Corp <Ntt> 多層配線形成方法
US6710425B2 (en) * 2001-04-26 2004-03-23 Zeevo, Inc. Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit
US6391713B1 (en) * 2001-05-14 2002-05-21 Silicon Integrated Systems Corp. Method for forming a dual damascene structure having capacitors
US6534374B2 (en) * 2001-06-07 2003-03-18 Institute Of Microelectronics Single damascene method for RF IC passive component integration in copper interconnect process
JP3746979B2 (ja) * 2001-10-03 2006-02-22 富士通株式会社 半導体装置及びその製造方法
US6812088B1 (en) * 2002-06-11 2004-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making a new metal-insulator-metal (MIM) capacitor structure in copper-CMOS circuits using a pad protect layer
US6784478B2 (en) * 2002-09-30 2004-08-31 Agere Systems Inc. Junction capacitor structure and fabrication method therefor in a dual damascene process
US20050063135A1 (en) * 2003-09-18 2005-03-24 Borland William J. High tolerance embedded capacitors
JP2004228188A (ja) * 2003-01-21 2004-08-12 Renesas Technology Corp 半導体装置
US6800923B1 (en) * 2003-04-25 2004-10-05 Oki Electric Industry Co., Ltd. Multilayer analog interconnecting line layout for a mixed-signal integrated circuit
JP2006086155A (ja) * 2004-09-14 2006-03-30 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63239970A (ja) * 1987-03-27 1988-10-05 Nec Corp 半導体装置
US5583359A (en) * 1995-03-03 1996-12-10 Northern Telecom Limited Capacitor structure for an integrated circuit
US6180976B1 (en) * 1999-02-02 2001-01-30 Conexant Systems, Inc. Thin-film capacitors and methods for forming the same
EP1119027A2 (de) * 2000-01-21 2001-07-25 Lucent Technologies Inc. Ein Kondensator für die Integration in einer Kupfer-Damaszene-Struktur und Herstellungsmethode
EP1182708A2 (de) * 2000-08-18 2002-02-27 Texas Instruments Incorporated Damascene-Kondensator mit hoher Kapazität
DE10159466A1 (de) * 2001-12-04 2003-06-12 Koninkl Philips Electronics Nv Anordnung mit Kondensator

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
ARMACOST,M. (et. al.): A high reliability matal insolator metal capacitor for 0.18µm copper technology. In: IEDM, 2000, S. 157-160 *
ARMACOST,M. (et. al.): A high reliability matal insolator metal capacitor for 0.18µm copper technology. In: IEDM, 2000, S. 157-160 LIU,Ruichen (et. al.): Single Mask Metal-Insulator-Metal (MIM) Capacitor with Copper Damascene Metallization. In: Proceedings of the IEEE 2000 International Interconnect Technology Conference, S. 111-113
LIU,Ruichen (et. al.): Single Mask Metal-Insulator-Metal (MIM) Capacitor with Copper Damascene Metallization. In: Proceedings of the IEEE 2000 International Interconnect Technology Conference, S. 111-113 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908888B2 (en) 2021-09-23 2024-02-20 International Business Machines Corporation Metal-insulator-metal capacitor structure supporting different voltage applications

Also Published As

Publication number Publication date
TWI236097B (en) 2005-07-11
US7154162B2 (en) 2006-12-26
JP2004335993A (ja) 2004-11-25
KR20040034318A (ko) 2004-04-28
CN1507055A (zh) 2004-06-23
TW200414427A (en) 2004-08-01
JP5568494B2 (ja) 2014-08-06
CN100570873C (zh) 2009-12-16
JP2011139092A (ja) 2011-07-14
DE10348902A1 (de) 2004-06-03
US20070072319A1 (en) 2007-03-29
US20040075131A1 (en) 2004-04-22
KR100480641B1 (ko) 2005-03-31

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