DE10302377B4 - Verfahren zur Herstellung einer Halbleitervorrichtung mit Metall-Isolator-Metall-Kondensatoren - Google Patents

Verfahren zur Herstellung einer Halbleitervorrichtung mit Metall-Isolator-Metall-Kondensatoren Download PDF

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Abstract

Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrzahl von Metall-Isolator-Metall-Kondensatoren, die vertikale Elektrodenbereiche aufweisen, umfassend die Schritte:
– Vorsehen eines ein Werkstück (12) aufweisenden Wafers (10),
– Aufbringen einer Isolatorschicht (14) auf dem Werkstück (12), wobei die Isolatorschicht (14) mindestens einen ersten Abschnitt (19) und mindestens einen zweiten Abschnitt (17) aufweist,
– Strukturieren der Isolatorschicht (14) mit einer Mehrzahl von Gräben (13/15) im ersten und zweiten Abschnitt, wobei im ersten Abschnitt (19) Gräben (15) für die Kondensatoren ausgebildet werden,
– Aufbringen einer ersten leitfähigen Schicht (16, 18) auf der Isolatorschicht (14) und in den Gräben (15, 13), wobei die erste leitfähige Schicht im ersten Abschnitt die Funktion von unteren Elektroden der Kondensatoren übernimmt, danach
– Aufbringen eines Resists (20) auf die ersten Abschnitte (19) der Isolatorschicht (14), danach
– Aufbringen eines zweiten leitfähigen Materials (24) im zweiten Abschnitt (17) und in den Gräben des...

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Halbleitervorrichtung mit Metall-Isolator-Metall-Kondensatoren mit vertikalen Elektrodenbereichen (MIMCap).
  • Halbleitereinrichtungen finden verbreitet in integrierten Schaltungen, etwa für elektronische Anwendungen, einschließlich etwa Radiogeräten, Fernsehgeräten und Rechnereinrichtungen Anwendung. Solche integrierten Schaltungen weisen typischerweise eine Vielzahl von in einkristallinem Silizium ausgeführten Transistoren auf. Üblicherweise befinden sich Millionen von Halbleitereinrichtungen in einem einzigen Halbleiterprodukt. Viele integrierte Schaltkreise weisen nun eine Mehrzahl von Metallisierungsebenen für Zwischenverbindungen auf.
  • Ein Verfahrensfluss für die Herstellung von Halbleitereinrichtungen bezieht sich im Allgemeinen auf zwei Zeitperioden: Den Front-end-of-line-Bereich (FEOL-Bereich) und den Back-end-of-line-Bereich (BEOL-Bereich). Typischerweise werden Prozesse bei höheren Temperaturen im FEOL-Bereich ausgeführt, während dem Fremdkörperimplantation, Ausdiffusion und die Formierung aktiver Komponenten, wie etwa Transistoren, in einem Halbleitersubstrat eines Wafers durchgeführt werden. Prozesse bei niedrigen Temperaturen finden gewöhnlich im BEOL-Bereich statt, der in der Regel mit der Formierung einer ersten Metallisierungsschicht auf dem Wafer beginnt.
  • Kondensatoren sind Elemente, die in Halbleitereinrichtungen verbreitet zum Speichern von elektrischer Ladung genutzt werden. Kondensatoren umfassen im Wesentlichen zwei leitfähige und durch einen Isolator voneinander getrennte Elektroden bzw. leitende Platten. Die Kapazität bzw. die Größe einer vom Kondensator gespeicherten und auf eine angelegte Spannung bezogenen Ladung wird in Farad gemessen und hängt von einer Anzahl von Parametern, wie beispielsweise der Elektrodenfläche, dem Abstand der Elektroden voneinander und der Dielektrizitätszahl des Isolators zwischen den Elektroden ab. Kondensatoren finden in Filtereinrichtungen, in Analog/Digital-Wandlern, Speichereinrichtungen, Steueranwendungen und vielen anderen Typen von Halbleitereinrichtungen Anwendung.
  • Ein Typ eines Kondensators ist ein so genannter MIMCap, der beispielsweise häufig in Mixed-Signal-Bauteilen und Logikbauteilen benutzt wird. MIMCaps werden zur Ladungsspeicherung in einer Vielzahl von Halbleitereinrichtungen, etwa Mixed-Signal- und Analogprodukten benutzt. Typischerweise wird von MIMCaps eine sehr viel niedrigere Kapazität gefordert als etwa von Speicherkondensatoren, wie sie beispielsweise als Deep-Trench-Kondensatoren in dynamischen Schreib/Lesespeicherbauteilen (dynamic random access memory devices, DRAMs) benutzt werden. Die Anforderung an einen MIMCap bezüglich einer auf eine Fläche bezogene Kapazität beträgt beispielsweise 1 fF/Mikrometer2.
  • Seit neuerer Zeit gibt es eine steigende Nachfrage nach integrierten Schaltkreisen mit im BEOL-Bereich ausgeführten MIMCaps. Typischerweise werden die MIMCaps als horizontale MIMCaps mit jeweils zwei Metallelektroden vorgesehen, die parallel zu einer Waferoberfläche ein Dielektrikum einfassen. Horizontale MIMCaps der üblichen Art werden gewöhnlich im BEOL-Bereich hergestellt, indem eine untere kapazitive Platte in einer ersten oder einer folgenden horizontalen Metallisierungsebene des Halbleiterwafers ausgebildet wird. Über die untere kapazitive Platte wird ein Kondensatordielektrikum abgeschieden, wobei ein zweiter Maskier-, Strukturier- und Ätzschritt erforderlich ist, um die obere kapazitive Platte auszubilden.
  • Alternativ dazu können MIMCaps auch zwischen horizontalen Metallisierungsebenen im BEOL-Bereich als zusätzliche horizontale Schichten ausgebildet werden, wobei jede Platte eine eigene Struktur- und Ätzebene erfordert.
  • Ein horizontaler MIMCap beansprucht einen relativ großen Betrag der Oberfläche eines Halbleiterwafers. Ein horizontaler MIMCap ist ein großer flacher Kondensator, der parallel zur Waferoberfläche ausgerichtet ist und dabei eine große Fläche des Chips bedeckt. Horizontale MIMCaps stehen daher nicht für eine hohe Flächeneffizienz. Da die Anforderung an die Kapazität wächst, ist es wünschenswert, MIMCaps zu entwickeln, die eine Chipfläche so effizient wie möglich nutzen.
  • Ein vertikaler MIMCap ist in der US-Patentanmeldung Nr. 20020081814 A1 unter dem Titel „Self-Aligned Double-sided Vertical MIMcap" beschrieben. Diese US-Patentanmeldung offenbart eine vertikale MIMCap-Struktur und ein Verfahren, das die Effizienz beim Ausnutzen einer Chipoberfläche verbessert. Weiterhin wird auf die US-Patentanmeldung Nr. 20030073282 A1 mit dem Titel „vertical-horizontal-mimcap-method" Bezug genommen, in der eine weitere Methode zur Herstellung eines vertikalen MIMCaps beschrieben ist. Vertikale MIMCaps sind dadurch vorteilhaft, dass sie im selben Interlevel-Dielektrikum wie die Metallführungen in Metallisierungsebenen ausgebildet werden können, wodurch Halbleiteroberfläche eingespart wird.
  • Ein Verfahren zur parallelen Herstellung von Metall-Isolator-Metall-Kondensatoren mit vertikalen Elektrodenabschnitten sowie Kontaktstrukturen in der Ebene des Zwischenlagendielektrikums ist in der EP 1 020 905 A1 beschrieben.
    •
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Herstellungsverfahren für vertikale MIMCaps anzugeben, bei dem mit einem Minimum an Prozessmehraufwand MIMCaps mit hoher Flächeneffizienz hergestellt werden können.
  • Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Patentanspruch 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
  • Es werden Herstellungsverfahren für vertikale MIMCaps mit hoher Flächeneffizienz beschrieben, die in Damaszenerart in BEOL-Metallisierungsschichten eingebettet sind, wobei gegenüber den herkömmlichen BEOL-Prozessen nur ein Minimum an Prozesskomplexität dazugefügt wird.
  • Das erfindungsgemäße Herstellungsverfahren für eine Halbleitervorrichtung mit einer Mehrzahl von Metall-Isolator-Metall-Kondensatoren mit vertikalen Elektrodenflächen (vertikaler MIMCap), von denen mindestens zwei aneinander gekoppelt werden, umfasst unter anderem das Vorsehen eines Wafers, der ein Werkstück aufweist, das Aufbringen einer Isolatorschicht auf dem Werkstück und das Strukturieren der Isolatorschicht mit einer Mehrzahl von Gräben. Die Isolatorschicht weist mindestens einen ersten Abschnitt und mindestens einen zweiten Abschnitt auf, wobei der erste Abschnitt Gräben für die MIMCaps umfasst. Das Verfahren schließt das Aufbringen einer ersten leitfähigen Schicht auf die Isolatorschicht in den Gräben, das Aufbringen eines Resists auf die ersten Abschnitte der Isolatorschicht und das Aufbringen eines zweiten leitfähigen Materials im Bereich der Gräben des zweiten Abschnitts der Isolatorschicht ein. Der Resist wird entfernt und eine dünne dielektrische Schicht im Bereich der Gräben des ersten Abschnitts auf den ersten Abschnitt aufgebracht. Eine drittes leitfähiges Material wird im Bereich der Gräben des ersten Abschnitts auf der dünnen dielektrischen Schicht aufgebracht. Die Oberfläche des Wafers wird poliert.
  • Gemäß einer bevorzugten Ausführungsform ist die Isolatorschicht ein Interlevel/Zwischenebenen-Dielektrikum und sind die Gräben im zweiten Abschnitt für eine Mehrzahl von Leiterbahnen vorgesehen.
  • Der zweite Abschnitt weist dann Gräben für eine Mehrzahl von leitfähigen Leiterbahnen auf. Das Verfahren beinhaltet dann unter anderem das Aufbringen einer leitfähigen Beschichtung auf dem Interlevel-Dielektrikum in den Gräben, das Aufbringen einer Initialschicht auf der leitfähigen Beschichtung und das Aufbringen des Resists auf der Initialschicht. Der Resist wird in den zweiten Abschnitten des Interlevel-Dielektrikums von der Initialschicht entfernt, wobei in den ersten Abschnitten des Interlevel-Dielektrikums der Resist auf der Initialschicht verbleibt. Das zweite leitfähige Material wird im Bereich der Gräben des zweiten Abschnitts des Interlevel-Dielektrikums abgeschieden, wobei eine Mehrzahl leitfähiger Leiterbahnen ausgebildet wird. Der Resist wird entfernt und das Verfahren wie oben angegeben fortgesetzt.
  • Vorteile der Ausführungsbeispiele der Erfindung schließen das zur Verfügungstellen eines Herstellungsverfahrens eines vertikalen MIMCaps in einem BEOL-Prozess ein, bei dem keine zusätzlichen Ätzschritte zur Herstellung des vertikalen MIMCaps erforderlich sind. Ein einfacher chemisch-mechanischer Polierschritt (CMP-Schritt) wird zur gleichzeitigen Ausbildung leitfähiger Leiterbahnen und vertikaler MIMCaps genutzt. Das MIMCap-Dielektrikum des vertikalen MIMCap kann etwa mittels plasmagestützter chemischer Gasphasenabscheidung (plasmaenhanced chemical vapor deposition, PECVD) abgeschieden werden. Die untere Elektrode des vertikalen MIMCaps kann eine leitfähige Beschichtung und eine Initialschicht aufweisen. Eine Resistschicht wird benutzt, um Abschnitte vertikaler MIMCaps zu maskieren, während die leitfähigen Leiterbahnen mit leitfähigen Material gefüllt werden.
  • Die oben genannten Vorteile der vorliegenden Erfindung werden aus der Betrachtung der folgenden Beschreibung in Verbindung mit den begleitenden Zeichnungen ersichtlich, wobei die 1 bis 6 jeweils einen Querschnitt durch eine Halbleitereinrichtung darstellen, die vertikale MIMCap-Strukturen gemäß Ausführungsbeispielen der vorliegenden Erfindung in verschiedenen Phasen der Herstellung darstellen.
  • Sofern es nicht anders beschrieben ist, beziehen sich dabei gleiche Bezugszeichen und Symbole der verschiedenen Figuren auf jeweils korrespondierende Teile und Komponenten. Anhand der Figuren werden die relevanten Aspekte bevorzugter Ausführungsbeispiele der Erfindung verdeutlicht; sie sind daher nicht notwendigerweise maßstabsgetreu dargestellt.
  • Im Folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung beschrieben, wobei einige Vorteile einer Herstellung eines vertikalen MIMCaps gemäß den Ausführungsbeispielen der Erfindung dargelegt werden.
    •
  • Die 1 bis 6 zeigen Querschnitte einer Halbleitereinrichtung, die vertikale MIMCaps gemäß einem Ausführungsbeispiel der vorliegenden Erfindung aufweist, in verschiedenen Phasen des Herstellungsprozesses. Ein Halbleiterwafer 10 weist, wie in 1 dargestellt, ein Werkstück 12 auf, das ein Halbleitersubstrat, das Silizium oder andere Halbleiter materialien enthält, aufweist und etwa durch eine Isolatorschicht bedeckt ist. Das Werkstück 12 kann auch nicht dargestellte aktive Komponenten oder Schaltkreise, die im FEOL-Bereich ausgebildet wurden, beinhalten. Das Werkstück 12 kann beispielsweise auf einkristallinem Silizium aufgebrachtes Siliziumoxid aufweisen. Das Werkstück 12 kann darüber hinaus andere leitfähige Schichten oder andere Halbleiterbauelemente, wie zum Beispiel Transistoren, Dioden, usw. aufweisen. Anstelle des Siliziums können auch Verbindungshalbleiter wie GaAs, InP, Si/Ge oder SiC verwendet werden.
  • Auf dem Werkstück 12 wird eine Isolatorschicht 14 aufgebracht. Die Isolatorschicht 14 weist vorzugsweise eine Interlevel-Dielektrikumsschicht (ILD) auf, also beispielsweise das erste oder zweite Interlevel-Dielektrikum des Wafers, so dass darin an anderer Stelle auf dem Wafer 10 auch Leiterbahnen ineiner Metallisierungsschicht ausgebildet werden können. Die Isolatorschicht 14 enthält vorzugsweise Siliziumdioxid (SiO2) und kann alternativ dazu andere dielektrische Materialien, wie beispielsweise solche mit niedriger Dielektrizitätskonstante oder solche mit hoher Dielektrizitätskonstante enthalten.
  • Die Isolatorschicht 14 wird bevorzugt in einem Damaszenerprozess strukturiert und geätzt, um Gräben 13/15 auszubilden. Der Strukturierungs- bzw. Musterungsprozess kann einen ein- oder einen zweifachen Damaszenerprozess beinhalten. Gemäß Ausführungsbeispielen der Erfindung wird die Isolatorschicht 14 vorzugsweise mit lithographischen Mitteln strukturiert und per Ionenstrahlätzung (reactive ion etch, RIE) zurückgeätzt, um in einem ersten Abschnitt 19 der Isolatorschicht 14 Gräben 15 auszubilden. Dabei enthält der erste Abschnitt 19 Gebiete, in denen vertikale MIMCaps auszubilden sind. Gleichzeitig mit den Gräben 15 werden Gräben 13 in mindestens einem zweiten Abschnitt 17 ausgebildet, in dem leitfähige Leiterbahnen oder eine Verdrahtung ausgebildet werden. Die Gräben 13/15 sind beispielsweise 0,2 Mikrometer weit und 0,4 bis 0,6 Mikrometer tief, können aber auch andere Abmessungen aufweisen.
  • Auf der Isolatorschicht 14 wird eine erste leitfähige Schicht angeordnet. Die erste leitfähige Schicht umfasst eine leitfähige Beschichtung 16 und eine Initialschicht 18.
  • Die leitfähige Beschichtung 16 wird im Bereich der Gräben 13/15 auf die Isolatorschicht 14 aufgebracht oder auf der Isolatorschicht 14 ausgebildet. Die leitfähige Beschichtung weist vorzugsweise etwa TaN, TiW, Cu, Si oder eine Kombination dieser Materialien auf, die beispielsweise durch CVD oder physikalische Gasphasenabscheidung (physical vapor deposition, PVD) abgeschieden werden.
  • Auf der leitfähigen Beschichtung 16 wird eine Initialschicht 18 aufgebracht oder ausgebildet. Die Initialschicht 18 weist in bevorzugter Weise ein leitfähiges Material auf, etwa Kupfer, und wird mittels PVD oder CVD abgeschieden. Gemäß Ausführungsbeispielen der Erfindung sind die leitfähige Beschichtung 16 und die Initialschicht 18 geeignet, die Abscheidung eines leitfähigen Materials, das nachfolgend in den zweiten Abschnitten 17 abgeschieden wird, zu verbessern. In den ersten Abschnitten 19 übernehmen die leitfähige Beschichtung 16 und die Initialschicht 18 die Funktion einer unteren MIMCap-Elektrode.
  • Über die gesamte Waferoberfläche 10 wird oberhalb der ersten leitfähigen Schicht ein Resist 20 abgeschieden. Der Resist 20 weist in bevorzugter Weise einen Photoresist oder eine andere Art eines organischen Polymers auf, die in diesem Zusammenhang typischerweise als Resistmaterial benutzt wird. Der Re sist 20 füllt die Gräben 13/15 nicht vollständig aus, sondern lässt im Bereich der Böden der Gräben 13/15 verbleibende Lücken 22 frei.
  • Der Wafer 10 wird einem lithographischen Prozess ausgesetzt, um den Resist 20 zu strukturieren, wobei der Resist 20 belichtet wird. Von den zweiten Abschnitten 17 wird der Resist 20 entfernt, während, wie in der 3 gezeigt, die Gräben 13 in den zweiten Abschnitten 17 freigelegt werden.
  • Eine lithographische Struktur wird in einer Weise ausgebildet, so dass die MIMCap-Abschnitte geöffnet und andere Abschnitte vom Resist 20 abgedeckt werden. Eine nicht dargestellte lithographische Maske kann dazu benutzt werden, den Resist 20 mit einer vorgegebenen Struktur zu strukturieren, die Form, Größe und Platzierung für mindestens einen vertikalen oder horizontalen MIMCap definiert. Der Wafer 10 wird belichtet, beispielsweise mit UV-Licht und entwickelt, um unerwünschte Anteile des Resists 20 zu entfernen, wobei entweder ein positiver oder ein negativer Belichtungsprozess genutzt wird, der zu einer Struktur, wie sie in der 3 dargestellt ist, führt. Dabei verbleiben Anteile des Resists 20 über Abschnitten 19, während die zweiten Abschnitte 17 freigelegt sind.
  • Ein zweites leitfähiges Material 24 wird, wie in der 4 gezeigt, auf dem Wafer 10 aufgebracht um in den zweiten Abschnitten 17 erste Leiterbahnen 25 auszubilden. Das zweite leitfähige Material 24 enthält in bevorzugter Weise ein Metall, wie etwa Kupfer oder alternativ dazu, andere leitfähige Materialien wie Al, TiN, Ti, W, oder weitere leitfähige Materialien oder deren Kombinationen, die beispielsweise durch PVD oder CVD abgeschieden werden. Das zweite leitfähige Material 24 kann beispielsweise Teil einer M1- oder M2- Metallisierungsschicht sein. Die Tiefe der ersten Leiterbahnen 25 kann dieselbe sein, wie sie andere Metallisierungsbahnen des Wafers 10 aufweisen. Die Tiefe der ersten Leiterbahnen 25 kann etwa die Gesamtdicke einer Via- und Verdrahtungsbahn sein, beispielsweise die Gesamtdicke der ersten Isolatorschicht 14.
  • Die Gräben 15 im ersten Abschnitt 19 des Wafers 10 sind durch den Resist 20 abgedeckt und werden deshalb nicht durch das zweite leitfähige Material 24 bedeckt.
  • Der Resist 20 wird entfernt und eine dünne dielektrische Schicht 26 auf den Wafer 10 aufgebracht, die das zweite leitfähige Material 24 in den zweiten Abschnitten 17 und darüber hinaus, wie in 5 dargestellt, freigestellte Abschnitte der Initialschicht 18 in den ersten Abschnitten 19 bedeckt. Die dünne dielektrische Schicht 26 ist in bevorzugter Weise eine konforme Schicht und weist beispielsweise eine Dicke im Bereich von etwa 10 nm bis 200 nm auf. Das dielektrische Material der dielektrischen Schicht 26 weist bevorzugt Siliziumnitrid, Ta2O5 oder Kombinationen davon auf, die durch plasmagestützte chemische Gasphasenabscheidung (PECVD) abgeschieden werden. Alternativ dazu kann die dünne dielektrische Schicht 26 andere dielektrischen Materialien wie SiC, ionische Oxide, Tetraethoxysilan (TEOS), Siliziumdioxid, Siliziumnitrid, Siliziumoxinitrid, Barium-Strontium-Titanat (BST) oder andere Isolatorstoffe auf. Vorzugsweise ist die dünne dielektrische Schicht 26 vergleichsweise dünn, etwa 10 nm bis 200 nm, und konform. Die dünne dielektrische Schicht 26 übernimmt in den ersten Abschnitten 19 die Funktion eines Kondensatordielektrikums 26 von MIMCaps. Die dünne dielektrische Schicht 26 umfasst das Kondensatordielektrikum zwischen den Elektroden der vertikalen bzw. horizontalen MIMCaps, die aus der leitfähigen Beschichtung 16 und der Initialschicht 18, also der ersten leitfähigen Schicht, sowie aus einem dritten leitfähigen Material 28 gebildet werden.
  • Das dritte leitfähige Material 28 wird, wie in 5 gezeigt, auf dem Wafer 10 aufgebracht. Das dritte leitfähige Material 28 wird auf der dünnen dielektrischen Schicht 26 abgeschieden, wobei die Gräben 15 in den zweiten Abschnitten 19 des Wafers 10 aufgefüllt werden. Das dritte leitfähige Material 28 bildet die obere Elektrode vertikaler MIMCaps in den zweiten Abschnitten 19 aus. Das dritte leitfähige Material 28 enthält in bevorzugter Weise W, TiN, Al, Ta, Ti, TaN, TiW, Cu, Si oder Kombinationen daraus, die beispielsweise durch PVD oder CVD abgeschieden werden. Das dritte leitfähige Material kann auch anderes leitfähiges Material, wie ein Metall, enthalten und umfasst in bevorzugter Weise durch CVD abgeschiedenes Wolfram oder Aluminium. Alternativ dazu kann das dritte leitfähige Material 28 beispielsweise durch Platierung (elektrochemische Abscheidung) angeordnet werden.
  • Schließlich wird ein chemisch-mechanischer Polierschritt (chemical mechanical polish, CMP) ausgeführt, um alle Materialien 28/26/24/18/16 von oberhalb einer Oberkante der Isolatorschicht 14 des Wafers 10 zu entfernen. Beispielsweise werden die leitfähige Beschichtung 16, die Initialschicht 18, das erste leitfähige Material 24, die dünne dielektrische Schicht 26 und die zweite leitfähige Schicht 28 im Verlauf des CMP-Schrittes von der oberen Oberfläche des Wafers 10 entfernt, wie es in der 6 dargestellt ist.
  • Im ersten Abschnitt 19 der Isolatorschicht 14 wird eine Mehrzahl von vertikalen MIMCaps ausgebildet, wobei mindestens zwei der vertikalen MIMCaps miteinander gekoppelt sind.
  • Die hier beschriebenen Ausführungsbeispiele der vorliegenden Erfindung wurden anhand eines Resists 20 als positiver Resist beschrieben. Alternativ dazu kann der Resist 20 auch als negativer Resist 20 vorgesehen werden. Weiterhin wurden zwar mehrere vertikale/horizontale MIMCaps im Abschnitt 19 der 6 dargestellt, jedoch kann innerhalb einer einzigen Isolatorschicht 14 eine Mehrzahl weiterer MIMCaps ausgebildet werden.
  • Während in den 1 bis 6 Querschnitte durch den vorliegenden vertikalen MIMCap gemäß der vorliegenden Erfindung dargestellt sind, sind die MIMCap-Leiterbahnen 25 vorzugsweise quadratisch oder rechtwinklig ausgebildet und können längs des Halbleiterwafers 10 in einer Länge gemäß der gewünschten Kapazität verlaufen. Anstatt parallel zueinander zu verlaufen, können die ersten und zweiten Leiterbahnen 25 auch andere Formen, wie zum Beispiel eine U-Form, Kreise oder Zick-Zack-Linien ausbilden.
  • Ausführungsbeispiele der vorliegenden Erfindung weisen mehrere Vorteile gegenüber üblichen Herstellungsverfahren für vertikale MIMCaps auf. Die Vorteile des erfindungsgemäßen Verfahrens umfassen ein Herstellungsverfahren für vertikale MIMCaps im BEOL-Bereich, wobei keine zusätzlichen Ätzschritte zur Ausbildung der vertikalen MIMCaps notwendig sind. Es wird ein einziger CMP-Schritt zur gleichzeitigen Ausbildung der Leiterbahnen 25 sowie der vertikalen MIMCaps im Abschnitt 19 genutzt. Das Dielektrikum 26 der vertikalen MIMCaps kann mittels PECVD abgeschieden werden. Die untere Elektrode der vertikalen MIMCaps umfasst eine leitfähige Beschichtung 16 und eine Initialschicht 18. Eine Resistschicht 20 wird benutzt, um die Abschnitte mit vertikalen MIMCaps 19 zu maskieren, während die Leiterbahnen 25 mit dem zweiten leitfähigen Material 24 gefüllt werden.
  • Es sei angemerkt, dass die Reihenfolge der Prozessschritte gegebenenfalls verändert werden kann.

Claims (8)

  1. Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Mehrzahl von Metall-Isolator-Metall-Kondensatoren, die vertikale Elektrodenbereiche aufweisen, umfassend die Schritte: – Vorsehen eines ein Werkstück (12) aufweisenden Wafers (10), – Aufbringen einer Isolatorschicht (14) auf dem Werkstück (12), wobei die Isolatorschicht (14) mindestens einen ersten Abschnitt (19) und mindestens einen zweiten Abschnitt (17) aufweist, – Strukturieren der Isolatorschicht (14) mit einer Mehrzahl von Gräben (13/15) im ersten und zweiten Abschnitt, wobei im ersten Abschnitt (19) Gräben (15) für die Kondensatoren ausgebildet werden, – Aufbringen einer ersten leitfähigen Schicht (16, 18) auf der Isolatorschicht (14) und in den Gräben (15, 13), wobei die erste leitfähige Schicht im ersten Abschnitt die Funktion von unteren Elektroden der Kondensatoren übernimmt, danach – Aufbringen eines Resists (20) auf die ersten Abschnitte (19) der Isolatorschicht (14), danach – Aufbringen eines zweiten leitfähigen Materials (24) im zweiten Abschnitt (17) und in den Gräben des zweiten Abschnitts, danach – Entfernen des Resists (20), – Aufbringen einer dünnen dielektrischen Schicht (26) in dem ersten Abschnitt (19) und in den Gräben (15) des ersten Abschnitts (19) direkt auf der ersten leitfähigen Schicht, wobei die dielektrische Schicht die Funktion eines Kondensatordielektrikums der Kondensatoren übernimmt, und – Aufbringen eines dritten leitfähigen Materials (28) auf die dünne dielektrische Schicht (26) im ersten Abschnitt und in den Gräben (15) des ersten Abschnitts (19), wobei das dritte leitfähige Material die Funktion von oberen Elektroden der Kondensatoren übernimmt, wobei eine Oberfläche des Wafers (10) auf chemisch-mechanische Weise poliert wird und dabei die erste leitfähige Schicht, das zweite leitfähige Material (24), die dünne dielektrische Schicht (26) und das dritte leitfähige Material (28) von der oberen Oberfläche der Isolatorschicht (14) entfernt werden, wobei die Kondensatoren im ersten Abschnitt (19) der Isolatorschicht (14) verbleiben, und wobei im ersten Abschnitt (19) der Isolatorschicht (14) die Mehrzahl von Metall-Isolator-Metall-Kondensatoren mit vertikalen Elektrodenbereichen ausgebildet wird und außerdem mindestens zwei der Metall-Isolator-Metall-Kondensatoren aneinandergekoppelt werden.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass durch das chemisch-mechanische Polieren im ersten Abschnitt (19) der Isolatorschicht (14) Metall-Isolator-Metall-Kondensatoren und gleichzeitig dazu im zweiten Abschnitten (17) eine leitfähige Verdrahtung ausgebildet werden.
  3. Verfahren nach einem der Ansprüche 1 bis 2, dadurch gekennzeichnet, dass das Abscheiden der zweiten leitfähigen Schicht (24) das Abscheiden von Kupfer durch elektrochemische Abscheidung oder PVD und das Abscheiden des dritten leitfähigen Materials das Abscheiden von W, TiN, Al, Ta, Ti, TaN, TiW, Cu, Si, oder Kombinationen davon mittels PVD oder CVD umfassen.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Abscheiden der dünnen dielektrischen Schicht (26) das Abscheiden eines konformen Dielektrikums mit einer Dicke von 10 nm bis 200 nm umfasst.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Abscheiden der dünnen dielektrischen Schicht (26) das Abscheiden von Siliziumnitrid, Ta2O5 oder deren Kombinationen mittels plasmagestützter chemischer Gasphasenabscheidung (PECVD) umfasst.
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Aufbringen der ersten leitfähigen Schicht das Aufbringen einer leitfähigen Beschichtung (16) und das Ausbilden einer Initialschicht (18) für das zweite leitfähige Material auf der leitfähigen Beschichtung (16) umfasst.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Abscheiden der leitfähigen Beschichtung (16) das Abscheiden von TaN, Ta, TiN, oder Kombinationen davon mittels chemischer Gasphasenabscheidung (CVD) oder physikalischer Gasphasenabscheidung (PVD) und das Ausbilden der leitfähigen Initialschicht (18) das Abscheiden einer Kupferinitialschicht mittels PVD oder CVD umfassen.
  8. Verfahren nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die Isolatorschicht ein Interlevel-Dielektrikum (14) ist und die Gräben (13) im zweiten Abschnitt (17) für eine Mehrzahl von Leiterbahnen vorgesehen sind.
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