DE60037599T2 - Herstellungsverfahren für halbleiteranordnung mit reduzierter signalwegverzögerungszeit - Google Patents

Herstellungsverfahren für halbleiteranordnung mit reduzierter signalwegverzögerungszeit Download PDF

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Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf die Herstellung von integrierten Schaltungsbauteilen und insbesondere auf das Bilden von Metallisierungsschichten, die eine reduzierte Signalverarbeitungsdauer zeigen.
  • Hintergrund der Erfindung
  • Auf dem Gebiet der Halbleiterfertigung gibt es eine Tendenz zur Reduzierung der Abmessungen der Halbleiterbauelemente in integrierten Schaltungen. Gleichzeitig wird routinemäßig von einer Bauteilgeneration zur nächsten die Taktfrequenz digitaler Schaltkreise, wie etwa einer CPU, erhöht.
  • Mit zunehmender Taktfrequenz gewinnen jedoch die elektrischen Eigenschaften der verschiedenen Metallisierungsschichten in der integrierten Schaltung stetig an Bedeutung. Hohe Widerstände der Kontakte und der Verbindungsleitungen, die die Halbleiterbauelemente verbinden, als auch hohe Kapazitäten, die aus diesen Kontakten und Leitungen resultieren, erhöhen die Abfall- und Anstiegszeiten der elektrischen Signale, die in der integrierten Schaltung übertragen werden, wodurch das Bauteilleistungsvermögen beeinträchtigt wird.
  • In dieser Hinsicht ist es auch wichtig, die Streukapazitäten von benachbarten Kontakten und Verdrahtungsleitungen zu berücksichtigen. Erhöhte Kapazitätswerte zwischen benachbarten Leitern sind unerwünscht, weil diese die Signalausbreitung entlang des Leiters verzögern und in einem erhöhten Leistungsverbrauch der integrierten Schaltung resultieren können, da diese Kapazität während jedes Betriebszyklusses umgeladen werden muss. Da die Kapazität von zwei Leitern umgekehrt proportional zum Abstand zwischen den Leitern ist, führt das Reduzieren der Bauteilabmessungen zwangsläufig zu einer Erhöhung der Streukapazität von benachbarten Leitern. Außerdem kann in Schaltkreisen mit sehr großer Integrationsdichte (VLSI), in denen mehrere Metallisierungsschichten gebildet werden, der vertikale Abstand zwischen benachbarten Schichten nicht beliebig vergrößert werden, um die Kapazität zwischen diesen Schichten zu reduzieren, da ein maximaler vertikaler Abstand durch das Aspektverhältnis der Kontaktdurchführungslöcher, die zwei benachbarte Metallisierungsschichten verbinden, bestimmt ist. Eine exakte Steuerung der Abmessungen der Kontaktdurchführungslöcher ist jedoch notwendig, um eng beabstandete Kontaktdurch führungen für reduzierte Schaltkreisabmessungen als auch für eine ausreichende Dicke der Kontaktdurchführungen zu erhalten, um einen geringen elektrischen Widerstand der Kontaktdurchführung zu gewährleisten.
  • Die europäische Patentanmeldung EP 0 333 132 A offenbart ein Halbleiterbauteil, das eine mehrlagige Verdrahtungsstruktur mit einer geringen parasitären Kapazität aufweist. Ein poröser Isolierfilm aus einem Oxid, z. B. SiO2, oder aus einem organischen Isolationsmaterial wird mit einer Porenvolumendichte von 50 bis 80 % gebildet. Der poröse Film wird gebildet indem ein ein Gemisch aufweisender Isolierfilm, der auf dem Halbleiterbauteil gebildet ist und ein alkalisches Oxid und ein saures Oxid aufweist, einer Wärmebehandlung unterzogen wird.
  • Die vorliegende Erfindung richtet sich auf ein Verfahren, das die Effekte einiger oder aller der zuvor beschriebenen Probleme vermeidet oder zumindest reduziert.
  • Offenbarung der Erfindung
  • Die Aufgabe der vorliegenden Erfindung wird durch ein Verfahren gemäß dem Anspruch 1 gelöst.
  • Kurze Beschreibung der Zeichnungen
  • Die vorliegende Erfindung wird verständlich in Bezug zu der folgenden Beschreibung, wenn diese in Verbindung mit den begleitenden Zeichnungen, in denen gleiche Bezugsnummern gleiche Elemente kennzeichnen, gesehen werden und in denen:
  • 1 eine schematische Querschnittsansicht eines Halbleiterbauteils gemäß dem Stand der Technik zeigt; und
  • 2a bis 2e schematisch Querschnittsansichten eines Halbleiterbauteils gemäß einer veranschaulichenden Ausführungsform von aufeinanderfolgenden Herstellungsschritten des Halbleiterbauteils zeigen.
  • Während die Erfindung verschiedenen Modifikationen und alternativen Formen unterliegen kann, wurden spezielle Ausführungsformen exemplarisch in den Zeichnungen gezeigt und hierin ausführlich beschrieben. Es sollte jedoch beachtet werden, dass die Beschreibung spezieller Ausführungsformen nicht beabsichtigt, die Erfindung auf die besonderen, offenbarten Formen einzuschränken.
  • Ausführungsformen der Erfindung
  • Anschauliche Ausführungsformen der Erfindung werden nachfolgend beschrieben. Der Klarheit wegen werden nicht alle Merkmale der tatsächlichen Implementierung in der Beschreibung beschrieben. Es ist natürlich zu berücksichtigen, dass bei der Entwicklung einer solchen tatsächlichen Ausführungsform zahlreiche implementationsspezifische Entscheidungen getroffen werden müssen, um die entwicklerspezifischen Ziele, wie Verträglichkeit mit systembezogenen und kostenbezogenen Randbedingungen, die von einer Implementierung zur nächsten variieren können, zu erreichen. Außerdem ist zu berücksichtigen, dass ein solcher Entwicklungsaufwand komplex und zeitaufwendig sein kann, aber dennoch eine routinemäßige Vorgehensweise für den Fachmann ist, der auf die vorliegende Offenbarung zurückgreifen kann.
  • Die vorliegende Erfindung wird nun in Bezug zu den 2a bis 2e beschrieben. Obwohl die verschiedenen Gebiete und Strukturen des Halbleiterbauteils dargestellt sind, als hätten sie sehr präzise, scharf begrenzte Bauformen und Profile, erkennt der Fachmann, dass diese Gebiete und Strukturen in Wirklichkeit nicht so exakt sind, wie sie in den Figuren dargestellt sind. Ferner können die relativen Abmessungen der verschiedenen Strukturelemente, die in den Figuren dargestellt sind, vergrößert oder verkleinert sein im Vergleich zu den Abmessungen der Größen der Strukturelemente der hergestellten Bauteile. Trotzdem sind die angehängten Zeichnungen beigefügt, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erklären.
  • Im Allgemeinen richtet sich die vorliegende Erfindung auf ein Verfahren zum Herstellen eines Halbleiterbauteils, das eine reduzierte Signalverarbeitungszeit aufweist. Wie der Fachmann beim Lesen der vorliegenden Anmeldung leicht erkennt, ist die vorliegende Erfindung für eine Reihe von Technologien anwendbar, wie z. B. NMOS, PMOS, CMOS und derglei chen, und ist leicht für eine Vielzahl von Bauteilen anwendbar, die Logikbauteile, Speicherbauteile und dergleichen einschließen, aber nicht auf diese eingeschränkt sind.
  • Die 1 zeigt eine schematische Querschnittsansicht eines anschaulichen Halbleiterbauteils, z. B. eines MOS-Transistors, der auf einem Halbleitersubstrat 11 unter Verwendung eines typischen herkömmlichen Prozesses hergestellt wurde. In einer dielektrischen Materialschicht zur Aufnahme von Verbindungsleitungen sind Öffnungen 14 für lokale Verbindungsleitungen gebildet und mit einem Metall, wie Aluminium, Kobalt, Wolfram, etc., gefüllt, um lokale Verbindungsleitungsmetallpfropfen 2 zu bilden. Die lokalen Verbindungsleitungsmetallpfropfen 2 sind mit Elektroden 3 verbunden, die ein Metallsilizid aufweisen können, z. B. ein Kobaltsilizid. Die Elektroden 3 stellen einen elektrischen Kontakt zu darunter liegenden aktiven Übergängen 4, die Source- und Drain-Gebiete von MOS-Strukturen repräsentieren, bereit. Ferner werden ein Gateoxid 5, das gewöhnlich Siliziumdioxid aufweist und eine Gateelektrode 6, die gewöhnlich Polysilizium aufweist, über dem Substrat 11 gebildet.
  • Eine dielektrische Schicht 7 wird über einer eingeebneten Oberfläche 17 der dielektrischen Materialschicht 1 gebildet. In einer anschaulichen Ausführungsform werden Kontaktöffnungen 12 und Leitungsöffnungen 13 in der dielektrischen Schicht 7 gebildet und mit einem elektrisch leitenden Material, wie Aluminium, Wolfram oder Kupfer gefüllt, um leitende Kontakte 8 und Leitungen 9 zu bilden. Die dielektrische Schicht 7 und das leitende Material in den Kontaktöffnungen 12 und den Leitungsöffnungen 13 können durch eine Barrierenschicht 10, die eine Titanschicht und eine Titannitridschicht aufweisen kann, getrennt sein.
  • In einer anschaulichen Ausführungsform können die Öffnungen 12 und 13 unter Verwendung eines herkömmlichen Dual-Damaszener-Prozesses mit Kupfer gefüllt werden. In diesem Prozess wird die dielektrische Schicht 7 auf der gesamten darunter liegenden MOS-Struktur, z. B. unter Verwendung eines CVD-(chemischen Dampfabscheidungs-)Prozesses gebildet. Anschließend wird die dielektrische Schicht 7 mittels bekannter Photolithographie und Ätzprozesse strukturiert, um die Kontaktöffnungen 12 und die Leitungsöffnungen 13 zu erzeugen. Auf Grund der unterschiedlichen seitlichen Abmessungen der Kontaktöffnungen und der Leitungsöffnungen wird der Strukturierungsschritt zwei mal (Dual-Damaszener-Prozess) ausgeführt. Dann kann die Barrierenschicht 10, die zwei verschiedene Schichten aufweisen kann, gebildet werden. Danach werden die Kontaktöffnungen 12 und die Leitungsöffnungen 13 mit einem elektrisch leitenden Material, wie Aluminium, Kupfer, Wolfram, etc., gefüllt, um die leitenden Kontakte 8 und die Leitungen 9 zu bilden. In einem abschließenden Schritt wird Überschussmetall und Barrierenmaterial bis zur Oberfläche 15 der dielektrischen Schicht 7 zurückpoliert.
  • Im Betrieb werden die elektrischen Eigenschaften des Halbleiterbauteils, das in der 1 dargestellt ist, nicht nur durch die Ausgestaltung der MOS-Transistorstrukturen bestimmt, sondern sie werden stark durch die Eigenschaften der Metallisierungsschicht, die die leitenden Kontakte 8 und die Leitungen 9, die in der dielektrischen Schicht 7 gebildet sind, aufweist, beeinflusst. Insbesondere die Streukapazität der Kontakte 8 und der Leitungen 9 verschlechtert das Signalverhalten in herkömmlichen Strukturen, da sich die Anstiegs- und Abfallzeiten der Signale mit zunehmender Kapazität erhöhen und mehr Energie zum Laden und Entladen der Streukapazitäten während der Signalverarbeitung erforderlich ist.
  • Die 2a zeigt eine Querschnittsansicht eines Bereichs eines Produktwafers 130 gemäß einer anschaulichen Ausführungsform nach Abschluss des Herstellungsprozesses der lokalen Verbindungen. In einer ersten dielektrischen Schicht 101 werden lokale Verbindungsleitungsöffnungen 120 gebildet und mit lokalen Verbindungsleitungsmetallpfropfen 102 gefüllt. Die lokalen Verbindungsleitungsmetallpfropfen 102 sind in Kontakt mit Elektroden 103, die aus Metallsilizid, wie z. B. Kobaltsilizid, gebildet sein können. Die Elektroden 103 sind in elektrischem Kontakt mit den aktiven Übergängen 104, die die Drain- und Sourcegebiete eines MOS-Transistors bilden. Eine Gateelektrode 106 ist elektrisch von den aktiven Übergängen 104 durch eine Gateoxidschicht 105 isoliert.
  • Ein typischer Prozess zum Herstellen von Bereichen von MOS-Strukturen, die in der 2a dargestellt sind, wird nun beschrieben. Nach dem Bilden einer Kobaltsilizidschicht durch herkömmliche Silizidprozesse wird eine Siliziumnitridätzstoppschicht (nicht gezeigt) mit ungefähr 70 nm, die den Transistor bedeckt, über der Oberfläche des Substrates gebildet. Anschließend wird ein dielektrischer Schichtstapel, der Siliziumdioxid aufweisen kann, aus Tetraethoxysilan (TEOS) mittels eines LPCVD- oder PECVD-Prozesses, dotiert oder undotiert und eventuell eine antireflektierende Beschichtung aufweisend, mit einer typischen Dicke von ungefähr 700 bis 800 nm gebildet. Nach dem Abscheiden des dielektrischen Schichtstapels und Beenden eines chemisch-mechanischen Polierprozesses auf der Oberfläche 131 der dielektrischen Schicht 101 wird ein Lithographieschritt ausgeführt, wobei in Abhängigkeit von der Strukturgröße optische Nahbereichskorrekturen vorgenommen werden können. Dann werden die lokalen Verbindungsleitungsöffnungen 120 durch Ätzen der dielektrischen Schicht 101 gebildet, wobei der Ätzprozess auf der Ätzstoppschicht (nicht gezeigt) gestoppt wird. In einem weiteren Schritt wird die Ätzstoppschicht von der Oberfläche, die durch die Öffnung 120 definiert wird, durch selektives Ätzen entfernt. Nach dem Ätzen und Entfernen der Ätzstoppschicht wird der Photolack entfernt und der Wafer gereinigt. Eine Barrierenschicht (nicht gezeigt) besteht typischerweise aus Titan/Titannitrid und wird in den Öffnungen 120, z. B. mittels eines CVD-Prozesses, gebildet. Die Öffnungen 120 werden dann mit einem leitenden Material, wie Wolfram z. B. mittels eines chemischen Dampfabscheideprozesses gebildet. In einem abschließenden Schritt kann überschüssiges Wolfram und die Barrierenschicht von der oberen Oberfläche 131 der dielektrischen Schicht 101 mittels eines chemisch-mechanischen Polierprozesses entfernt werden.
  • Die 2b zeigt schematisch einen Querschnitt eines Halbleiterbauteils, das gemäß den Grundsätzen einer Ausführungsform, die sich den in der 2a gezeigten Bearbeitungsschritten der lokalen Verbindungsleitungen anschließt, hergestellt wird. In der 2b werden Komponenten, die den in der 2a gezeigten gleichen mit den gleichen Bezugszeichen versehen und die Beschreibung der Komponenten, die sich auf die Bezugszeichen 101 bis 106 bezieht, ist bereits zuvor erfolgt und wird deshalb in allen nachfolgenden Figuren weggelassen.
  • In der veranschaulichenden Struktur, die in der 2b dargestellt ist, wird eine Haftschicht 107 über der dielektrischen Schicht 101 gebildet. Die Haftschicht 107 kann verschiedene Materialien aufweisen, die Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid und dergleichen umfassen, aber auf diese nicht beschränkt sind, und kann eine Dicke im Bereich von ungefähr 50 bis 1000 Angstrom aufweisen. Außerdem kann die Haftschicht 107 über der dielektrischen Schicht 101 mit unterschiedlichen Techniken, z. B. durch Abscheiden, gebildet werden. In einer anschaulichen Ausführungsform weist die Haftschicht 107 eine abgeschiedene Siliziumdioxidschicht, die eine Dicke im Bereich von ungefähr 5 bis 100 nm (50 bis 1000 Angstrom) besitzt, auf.
  • Danach wird eine Schicht aus porösem Material 108 und eine Haftschicht 109 vorgesehen. Schließlich wird die poröse Materialschicht 108 über der dielektrischen Schicht 101 angebracht. In einer anschaulichen Ausführungsform der vorliegenden Erfindung kann dies durch Verbinden der Haftschicht 109 mit der Haftschicht 107 bewerkstelligt werden, obwohl die Verwendung von solchen Haftschichten nicht erforderlich sein kann. Die Haftschicht 109 kann unterschiedliche Materialien aufweisen, die Siliziumdioxid, Siliziumoxinitrid, Siliziumnitrid und dergleichen umfassen, aber ist nicht darauf beschränkt, und kann eine Dicke im Bereich von ungefähr 5 bis 100 nm (50 bis 1000 Angstrom) aufweisen. Außerdem kann die Haftschicht 109 auf der porösen Materialschicht 108 mit unterschiedlichen Techniken, z. B. durch Abscheiden, gebildet werden. In einer veranschaulichenden Ausführungsform weist die Haftschicht 109 eine abgeschiedene Siliziumdioxidschicht auf, die eine Dicke im Bereich von ungefähr 5 bis 100 nm (50 bis 1000 Angstrom) aufweist.
  • Die poröse Materialschicht 108 kann verschiedene Materialien, wie Silizium, dielektrische Oxide, Glas, Quartz, sphärische Polymere, fluoriertes Siliziumdioxid, fluoriertes TEOS, HSQ, andere Halbleiter, dielektrische Verbindungen von Halbleitern, wie Nitride, etc., sind ebenfalls geeignet. Die poröse Materialschicht 108 kann eine Dicke im Bereich von 500 bis 1500 nm (5000 bis 15000 Angstrom) aufweisen. In einer anschaulichen Ausführungsform weist die poröse Materialschicht 108 poröses Silizium auf, das eine Dicke im Bereich von ungefähr 500 bis 1500 nm (5000 bis 15000 Angstrom) hat. In dieser Ausführungsform werden die poröse Materialschicht 108 und der Produktwafer 130 mit der MOS-Struktur getrennt hergestellt.
  • Die poröse Materialschicht 108 kann mittels einer Vielzahl von Techniken, z. B. mittels eines anodischen Reaktionsprozesses, porös gemacht werden. Z. B. kann die poröse Materialschicht 108 unter Verwendung eines ursprünglichen Ausgangsmaterials und durch Reduzieren der Dichte des Ausgangsmaterials um 20 bis 80 Prozent gebildet werden. In einem anschaulichen Beispiel, in dem die poröse Materialschicht 108 Silizium aufweist, kann ein undotierter Siliziumwafer mit elektrolytischer Flusssäure nass geätzt werden, um die Schicht 108 zu bilden. Eine inerte Elektrode kann auf einer Oberfläche des Siliziumwafers angebracht werden, um den Nassätzprozess zu steuern, und ein elektrischer Strom kann an den Wafer angelegt werden, während er der Säure ausgesetzt ist. In der Ausführungsform in der die poröse Schicht 108 Silizium aufweist, kann der gesamte undotierte Siliziumwafer dünner und gleichzeitig porös gemacht werden. Es ist auch möglich, den Siliziumwafer zu bearbeiten, um eine poröse Schicht mit einer gewünschten Dicke zu erhalten und einen tiefen Wasserstoff-(H2)Implantationsprozess auszuführen, um das Abspalten der porösen Schicht 108 zu erleichtern, wenn er auf den Produktwafer 130 übertragen wird.
  • Wie dem Fachmann bekannt ist, kann der Grad der Porosität der porösen Materialschicht 108 durch den angelegten Strom und die Bearbeitungszeit gesteuert werden. Die Steuerung des Grades der Porosität kann auch durch die Intensität von ultraviolettem Licht, das während der Wafer mittels Flusssäure geätzt wird auf dem Wafer gerichtet wird, gesteuert werden. In diesem Fall ist jedoch der Grad der Steuerbarkeit nicht so hoch wie der Steuerungseffekt, der durch Variation des angelegten Stromes erhalten wird.
  • Die poröse Materialschicht 108 wird so gebildet, dass die Dichte des Ausgangsmaterials, das zum Bilden der porösen Materialschicht 108 verwendet wird, um ungefähr 20 bis 80 % reduziert wird. Z. B. wird in dem anschaulichen Beispiel, in dem Silizium, das eine Dichte von ungefähr 2,328 g/cm3 hat, als das Ausgangsmaterial verwendet wird, die poröse Materialschicht 108 so gebildet, dass sie eine Dichte im Bereich von ungefähr 0,4656 bis 1,8625 g/cm3 aufweist. Der elektrische Widerstand der porösen Materialschicht 108, die Silizium aufweist, ist wesentlich höher als der von Vollsilizium. Die Haftschicht 109 kann ganzflächig auf der porösen Schicht 108 abgeschieden werden, um einen nachfolgenden Niedertemperaturverbindungsschritt, der nachfolgend ausführlicher beschrieben wird, zu erleichtern.
  • Es kann auch erforderlich sein, die poröse Materialschicht 108 zu passivieren, z. B. in einem Niedertemperaturoxidationsprozess, um ein verbessertes Bauteilleistungsvermögen zu erzielen. D. h., die poröse Materialschicht 108 kann einem Ausheizprozess bei einer Temperatur im Bereich von ungefähr 800 bis 1100 Grad C in einer Sauerstoffumgebung unterzogen werden. In der anschaulichen Ausführungsform, in der die poröse Materialschicht 108 ungefähr 500 bis 1500 nm (5000 bis 15000 Angstrom) Silizium aufweist, kann die poröse Materialschicht 108 einem Ausheizprozess bei einer Temperatur von ungefähr 800 bis 1100 Grad C für eine Dauer im Bereich von ungefähr 30 bis 180 Minuten in einer Sauerstoffumgebung unterzogen werden. In diesem Prozess können Bereiche, wenn nicht die gesamte poröse Materialschicht 108, die Silizium aufweist, in Siliziumdioxid umgewandelt werden.
  • Die 2c stellt das Halbleiterbauteil dar, nachdem die poröse Materialschicht 108 mit dem Produktwafer 130 mittels eines Niedertemperaturwaferdirektverbindungsprozesses verbunden wurde, wobei die Haftschichten 107, 109 auf dem Produktwafer und auf der porösen Materialschicht aneinander haften. Wie in der 2c gezeigt ist, wurden mehrere Öffnun gen 110 in der porösen Materialschicht 108, z. B. mittels herkömmlicher Ätzprozesse, gebildet. Die Öffnungen 110 können so angeordnet sein, dass sie zu den lokalen Verbindungsleitungsmetallpfropfen 102 ausgerichtet sind und sie können mittels beliebiger bekannter Verfahren gebildet werden. Z. B. können die Öffnungen 110, 111 mittels eines zweifachen Lithographie- und Ätzprozesses, gemäß herkömmlicher Dual-Damaszener-Prozesse, gebildet werden. Eine Schutzschicht 112 kann ferner über der porösen Materialschicht 108 vor dem Bilden der Öffnungen 110, 111 gebildet werden. Die Schutzschicht 112 kann gebildet werden, weil die poröse Materialschicht in nachfolgenden Beareitungsprozessen reaktionsfähig sein kann. In einer anschaulichen Ausführungsform weist die Schutzschicht 112 Siliziumdioxid mit einer Dicke im Bereich von 5 bis 100 nm (50 bis 1000 Angstrom) auf.
  • Die Dicke der porösen Materialschicht 108 und damit die Dicke der ersten Metallisierungsschicht wird durch die Bauart und Prozesserfordernisse bestimmt. Die Dicke der porösen Schicht 108 sollte groß genug sein, um das Bilden von Verdrahtungsleitungen zu ermöglichen, die genug Volumen aufweisen, um ausreichend elektrisch leitendes Material aufzunehmen, um einen gewünschten minimalen elektrischen Widerstand der Verdrahtungsleitungen zu gewährleisten. Andrerseits ist das Aspektverhältnis des Kontakts und der Verdrahtungsleitungsöffnungen 110, 111 und folglich die Dicke der porösen Materialschicht 108 durch die Beschränkungen des selektiven Ätzsprozesses des Dual-Damaszener-Prozesses begrenzt. Deshalb kann der vertikale Abstand von benachbarten Metallisierungsschichten nicht beliebig vergrößert werden, um die Streukapazitäten zu reduzieren.
  • Gemäß einer Ausführungsform der hierin beschriebenen Erfindung wird der Dual-Damaszener-Prozess zum Bilden der Kontaktöffnungen 110 und der Verdrahtungsleitungsöffnungen 111 nach dem Verbinden der porösen Materialschicht 108 mit dem Produktwafer 130 ausgeführt. Es ist jedoch auch möglich, eine Metallisierungsschicht, die z. B. eine poröse Materialschicht 108, Öffnungen 110, 111 und/oder Schichten 107, 109 aufweist, vollständig getrennt vom Produktwafer 130 zu bilden, und die poröse Materialschicht 108 mit dem Produktwafer 130 nach dem Bilden der porösen Materialschicht 108 zu verbinden. Folglich kann das Aufteilen des Herstellungsprozesses eine Produktionszeitersparnis bewirken, da die poröse Materialschicht 108 und der Produktwafer 130 gleichzeitig produziert werden können.
  • Die 2d stellt einen nachfolgenden Schritt der Produktion eines Halbleiterbauteils gemäß einer anschaulichen Ausführungsform dar. Wie in der 2c gezeigt ist, kann eine Barrierenschicht 113 auf der Struktur abgeschieden werden. Demgemäß werden die Oberflächen der Öffnungen 110 und der Öffnungen 111 von einer Barrierenschicht 113 bedeckt. Die Barrierenschicht 113 kann ein Metall, eine Verbindung oder eine leitende Keramik aufweisen, wie z. B. Titannitrid oder Tantalnitrid, die eine hohe chemische Stabilität aufweisen, um eine chemische Reaktion der porösen Materialschicht 108, die Silizium aufweist, mit dem Kontaktmetall, das in die Öffnungen 110, 111 gefüllt wird zu verhindern.
  • Die 2e ist eine Querschnittsansicht des Halbleiterbauteils, das eine anschauliche MOS-Struktur und eine poröse Materialschicht 108 gemäß einer veranschaulichenden Ausführungsform umfasst. In der 2e werden die Öffnungen 110, 111 mit einem leitenden Material, etwa Metall, wie z. B. Kupfer, Aluminium oder Wolfram, gefüllt, um leitende Kontakte 131 und leitende Verbindungsleitungen 133 zu bilden. Das Metall kann mittels verschiedener Verfahren, die einen CVD-Prozess, Plattieren, eine Kombination von Sputtern und nachfolgendem Verflüssigen des Metalls, etc. einschließen, abgeschieden werden. Nach dem Abscheideprozess werden das Überschussmetall und die Barrierenschicht 113 zurückpoliert, um eine ebene Oberfläche zu erreichen und dabei die Verdrahtungsleitungen 133 zu trennen. Die ebene Oberfläche 143 der Metallisierungsschicht kann die Basis für eine nachfolgende Metallisierungsschicht bilden.
  • Wie bereits zuvor erwähnt wurde, kann die poröse Materialschicht 108 separat und möglicherweise im Voraus hergestellt werden, so dass sie, in Übereinstimmung mit den speziellen Bauarterfordernissen, gestapelt und verbunden werden können. Außerdem besteht, gemäß einer Ausführungsform, ein großer Teil des gesamten dielektrischen Materials, das die MOS-Struktur und die entsprechenden Kontakte 131 und die Verbindungsleitungen 132 trennt, d. h. die dielektrische Schicht 101 und die poröse Materialschicht 108, aus Material, das eine kleine dielektrische Konstante aufweist. In dieser Ausführungsform wird die Porosität der porösen Materialschicht 108, die z. B. Silizium aufweist, so eingestellt, dass die resultierende dielektrische Konstante ungefähr der dielektrischen Konstante von Luft, d. h. ungefähr 1, entspricht, wodurch die dielektrische Konstante des Isolationsmaterials in der Metallisierungsschicht im Vergleich zu herkömmlichen Metallisierungsschichten um ungefähr 50% reduziert wird. Bei gegebenem Abstand und gegebener Dicke der Verbindungsleitungen 133 kann eine Verringerung der Streukapazität der Verdrahtungsleitung 133 von ungefähr 50% erreicht werden, da die Kapazität proportional ungefähr 50% erreicht werden, da die Kapazität proportional zu der dielektrischen Konstante ist. Durch Reduzieren der Streukapazität wird auch die Gesamtverlustleistung der integrierten Schaltung reduziert, da der erforderliche Strom zum Laden und Entladen von Streukapazitäten geringer ist. Außerdem sind, gemäß der vorliegenden Erfindung, auf Grund der reduzierten RC-Zeitkonstante der Metallisierungsschicht, die Signalanstiegs- und Abfallzeiten kürzer.
  • Folglich stellt die vorliegende Erfindung ein Verfahren zum Herstellen eines Halbleiterbauteils bereit, in dem ein Teil des Isolationsbereichs der Metallisierungsschicht eine geringere dielektrische Konstante aufweist als in Metallisierungsschichten von herkömmlichen Bauteilen. Dies kann durch Vorsehen einer porösen Materialschicht 108, die Materialien aufweist, die Halbleiter und Dielektrika (Glas, Halbleiteroxide, etc.), die in Bezug auf ihre dielektrische Konstante und ihre Prozesstauglichkeit geeignet sind, umfassen. Durch Steuern des Grades der Porosität der porösen Materialschicht 108 kann die Dielektrizitätskonstante der Schicht so eingestellt werden, dass sie z. B. annähernd der Dielektrizitätskonstante von Luft entspricht. Demgemäß wird die Streukapazität in der Metallisierungsschicht reduziert, wodurch die elektrischen Eigenschaften des Bauteils verbessert werden.
  • Außerdem ermöglicht die vorliegende Erfindung das Bilden der Metallisierungsschicht, d. h. das Bilden von Öffnungen für Kontakte und Verdrahtungsleitungen gemäß Standardprozesstechniken, entweder auf dem Produktwafer 13, nachdem die poröse Materialschicht 108 auf dem Produktwafer gebildet wurde, nachdem die poröse Materialschicht 108 auf den Produktwafer übertragen wurde, oder separat durch Bilden in der porösen Materialschicht 108, die, nachdem sie fertiggestellt wurde, auf den Produktwafer 130 übertragen wird.
  • Die jeweiligen Ausführungsformen, die zuvor offenbart wurden, sind lediglich veranschaulichende Ausführungsformen, da die Erfindung, die für den Fachmann mit der Unterstützung der hierin gegebenen Lehre erkennbar ist, in unterschiedlicher aber äquivalenter Weise genutzt werden kann. Z. B. können die zuvor dargelegten Prozessschritte in einer anderen Reihenfolge ausgeführt werden. Außerdem sollen die hier gezeigten Ausführungs- und Bauartdetails keine anderen Beschränkungen als die, die in den nachfolgend beschriebenen Ansprüchen definiert sind, intendieren. Demgemäß ist der hierin gewünschte Schutzbereich durch die nachfolgenden Ansprüche definiert.

Claims (8)

  1. Verfahren mit: Bereitstellen einer Materialschicht (108), die eine ursprüngliche Dichte aufweist; Reduzieren der Dichte des Materials der Schicht (108) auf ungefähr 20 bis 80% der ursprünglichen Dichte des Materials der Schicht (108); Bilden zumindest einer Öffnung (111, 110) in der Materialschicht (108) mit der reduzierten Dichte; Bilden einer leitenden Verbindung (131, 133) in der mindestens einen Öffnung (111, 110); und Verbinden der Materialschicht (108) mit der reduzierten Dichte mit einem teilweise gebildeten Halbleiterbauteil.
  2. Verfahren nach Anspruch 1, wobei das Verbinden der Materialschicht (108) mit der reduzierten Dichte mit einem teilweise gebildeten Halbleiterbauteil ausgeführt wird, nachdem die zumindest eine Öffnung (111, 110) und die leitende Verbindung (131, 133) gebildet wurde.
  3. Verfahren nach Anspruch 1, wobei das Bereitstellen einer Materialschicht (108), die eine ursprüngliche Dichte aufweist, Bereitstellen einer Materialschicht (108), die Silizium aufweist, umfasst, wobei die Siliziumschicht (108) eine ursprüngliche Dichte aufweist.
  4. Verfahren nach Anspruch 3, wobei die Dichte der Materialschicht (108) durch Ausführen eines anodischen Reaktionsprozesses reduziert wird.
  5. Verfahren nach Anspruch 1, wobei das Bereitstellen einer Materialschicht (108), die eine ursprüngliche Dichte aufweist, Bereistellen einer Materialschicht, die Silizium aufweist, umfasst, wobei die Materialschicht (108) eine ursprüngliche Dichte von ungefähr 2,328 g/cm3 aufweist, und wobei Reduzieren der Dichte der Materialschicht auf ungefähr 20 bis 80% der ursprünglichen Dichte der Materialschicht, Reduzieren der Dichte der Siliziumschicht auf ungefähr 0,4656-1,8625 g/cm3 umfasst.
  6. Verfahren nach Anspruch 1, wobei das Bilden einer leitenden Verbindung (131, 133) in der mindestens einen Öffnung, Bilden einer leitenden Verbindung, die eine leitende Leitung (133) und einen leitenden Pfropfen (131) aufweist, in der mindestens einen Öffnung umfasst.
  7. Verfahren nach Anspruch 1, das ferner Ausheizen der Materialschicht (108) mit der reduzierten Dichte bei einer Temperatur im Bereich von ungefähr 800 bis 1100° C bei Anwesenheit von Sauerstoff umfasst.
  8. Verfahren nach Anspruch 1, wobei das Verbinden der Materialschicht (108) mit der reduzierten Dichte mit einem teilweise gebildeten Halbleiterbauteil umfasst: Bilden einer ersten Haftschicht (109) auf der Materialschicht (108) mit der reduzierten Dichte; Bilden einer zweiten Haftschicht (107) über einem teilweise gebildeten Halbleiterbauteil; Positionieren der ersten Haftschicht (109) über der zweiten Haftschicht (107); und Verbinden der ersten (109) und der zweiten (107) Haftschicht.
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