JP2003519924A - 信号処理時間が減じられた半導体装置およびその製造方法 - Google Patents
信号処理時間が減じられた半導体装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 17
- 238000012545 processing Methods 0.000 title description 12
- 239000011148 porous material Substances 0.000 claims abstract description 55
- 239000000463 material Substances 0.000 claims abstract description 32
- 238000001465 metallisation Methods 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 157
- 238000000034 method Methods 0.000 claims description 41
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 35
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052710 silicon Inorganic materials 0.000 claims description 28
- 239000010703 silicon Substances 0.000 claims description 28
- 239000012790 adhesive layer Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims description 16
- 239000000377 silicon dioxide Substances 0.000 claims description 15
- 239000007858 starting material Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 description 22
- 239000004020 conductor Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 239000010937 tungsten Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000010924 continuous production Methods 0.000 description 5
- 238000013461 design Methods 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- -1 but not limited to Substances 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 206010010144 Completed suicide Diseases 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 101150016011 RR11 gene Proteins 0.000 description 1
- 101150072233 RR29 gene Proteins 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000002048 anodisation reaction Methods 0.000 description 1
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021426 porous silicon Inorganic materials 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
- 229940095676 wafer product Drugs 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
- H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76832—Multiple layers
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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Abstract
(57)【要約】
部分的に多孔性材料で形成された絶縁層（１０８）を備える半導体装置およびその装置の製造方法が提供される。隣接する配線の漂遊容量は、材料の量を減じることにより、すなわち金属化層の絶縁層（１０８）に多孔性材料を用いることにより、著しく減じられる。一実施例では、多孔層（１０８）はさらなる基板上に別個に作製されてもよく、その後、このさらなる基板と製品ウェハとを互いに適切に整列させながら製品ウェハに移される。この方法で、誘電率を減じた完全な金属化層を、前もって、またはＭＯＳ構造を保持する製品ウェハと同時に作製することが可能になる。金属化層の配線の容量を減じたことにより、集積回路の信号性能および／または消費電力が改善される。
Description
【０００１】
本発明は集積回路装置の製造に関し、より具体的には、信号処理時間が減じら
れた金属化層の形成に関する。
れた金属化層の形成に関する。
【０００２】
半導体製造の分野では、集積回路内の半導体装置の寸法を減じるという傾向が
見られる。同時に、ＣＰＵなどのデジタル回路のクロック周波数は、１つの設計
世代から次の設計世代へと定常的に増加している。
見られる。同時に、ＣＰＵなどのデジタル回路のクロック周波数は、１つの設計
世代から次の設計世代へと定常的に増加している。
【０００３】
しかしながら、クロック周波数が上昇するにつれて、集積回路内部の種々の金
属化層の電気的特徴は着実に重要性を増す。半導体装置同士を接続するコンタク
トおよび配線の抵抗率が高ければ、またこれらのコンタクトおよび配線から生じ
るキャパシタンスが高ければ、集積回路中で伝送される電気信号の立上がり時間
および立下がり時間が長くなるので、装置の性能が損なわれる。
属化層の電気的特徴は着実に重要性を増す。半導体装置同士を接続するコンタク
トおよび配線の抵抗率が高ければ、またこれらのコンタクトおよび配線から生じ
るキャパシタンスが高ければ、集積回路中で伝送される電気信号の立上がり時間
および立下がり時間が長くなるので、装置の性能が損なわれる。
【０００４】
この点で、隣接するコンタクトおよび配線の漂遊容量を考慮することも重要で
ある。隣接する導体間のキャパシタンスの増加は望ましくない。なぜならこのキ
ャパシタンスが大きくなるとそれらの導体に沿った信号の伝播が遅延する恐れが
あり、またこのキャパシタンスは各動作サイクルの間じゅう帯電されていなけれ
ばならないので集積回路装置の消費電力が増す結果となり得るからである。２つ
の導体のキャパシタンスはそれらの導体間の距離に反比例するので、装置の寸法
を減じると、必然的に隣接する導体の漂遊容量を増すことになる。さらに、複数
の金属化層が形成される超大規模集積（ＶＬＳＩ）回路では、隣接する層間の垂
直方向の距離を任意に拡大してそれらの層間のキャパシタンスを減じることはで
きない。これは、最大垂直距離が２つの隣接する金属化層を接続するビアホール
のアスペクト比により決定されるからである。しかしながら、ビア間の間隔を狭
くして回路寸法を減じ、かつビアの低い電気抵抗率を保証するのに十分な厚さの
ビアを得るためには、ビアホールの寸法を正確に制御することが必要である。
ある。隣接する導体間のキャパシタンスの増加は望ましくない。なぜならこのキ
ャパシタンスが大きくなるとそれらの導体に沿った信号の伝播が遅延する恐れが
あり、またこのキャパシタンスは各動作サイクルの間じゅう帯電されていなけれ
ばならないので集積回路装置の消費電力が増す結果となり得るからである。２つ
の導体のキャパシタンスはそれらの導体間の距離に反比例するので、装置の寸法
を減じると、必然的に隣接する導体の漂遊容量を増すことになる。さらに、複数
の金属化層が形成される超大規模集積（ＶＬＳＩ）回路では、隣接する層間の垂
直方向の距離を任意に拡大してそれらの層間のキャパシタンスを減じることはで
きない。これは、最大垂直距離が２つの隣接する金属化層を接続するビアホール
のアスペクト比により決定されるからである。しかしながら、ビア間の間隔を狭
くして回路寸法を減じ、かつビアの低い電気抵抗率を保証するのに十分な厚さの
ビアを得るためには、ビアホールの寸法を正確に制御することが必要である。
【０００５】
本発明は、上述の問題のいくつかまたはすべてによる影響を解決するか少なく
とも減じるための方法に向けられる。
とも減じるための方法に向けられる。
【０００６】
本発明は、信号処理時間が減じられた半導体装置およびその製造方法に向けら
れる。本発明の一実施例において、この装置は、多孔性材料が作られる密度の約
２０〜８０％の範囲の密度を有する多孔性材料の層と、この材料の層に形成され
た複数の導電相互接続線とで構成される。
れる。本発明の一実施例において、この装置は、多孔性材料が作られる密度の約
２０〜８０％の範囲の密度を有する多孔性材料の層と、この材料の層に形成され
た複数の導電相互接続線とで構成される。
【０００７】
本発明の一実施例は、本来の密度を有する材料の層を設けるステップと、この
材料の層の密度を出発材料の本来の密度の約２０〜８０％まで減じるステップと
、密度が減少した層に少なくとも１つの開口を形成するステップと、この開口内
に導電相互接続線を形成するステップとを含む。
材料の層の密度を出発材料の本来の密度の約２０〜８０％まで減じるステップと
、密度が減少した層に少なくとも１つの開口を形成するステップと、この開口内
に導電相互接続線を形成するステップとを含む。
【０００８】
本発明は添付の図面と関連させて以下の説明を参照することにより理解され得
る。図面において、同様の参照番号は同様の要素を特定する。
る。図面において、同様の参照番号は同様の要素を特定する。
【０００９】
本発明はさまざまな変形例および代替形態を採用することができるが、例示の
目的で特定の実施例を図示し、ここに詳細に説明する。但し、当然ながら、ここ
に記載した特定の実施例は、開示された特定の形態に本発明を限定するものでは
なく、前掲の請求項により規定された本発明の精神および範囲内に収まるすべて
の変形例、等価物および代替例を包含するよう意図されている。
目的で特定の実施例を図示し、ここに詳細に説明する。但し、当然ながら、ここ
に記載した特定の実施例は、開示された特定の形態に本発明を限定するものでは
なく、前掲の請求項により規定された本発明の精神および範囲内に収まるすべて
の変形例、等価物および代替例を包含するよう意図されている。
【００１０】
本発明の例示的な実施の形態を以下に説明する。簡明のため、この明細書には
実際の実現例のすべての特徴部分について述べることはしない。当然ながら、そ
のような何らかの実際の実施の形態の開発の際には、開発者の特定の目標を達成
するために各実現例特有に決定しなければならないこと（システム関連および業
務関連の制約に対する準拠など）が非常に多く、これは各実現例毎に変わる、と
いうことがわかるであろう。また、そのような開発の労力は複雑かつ時間のかか
るものであるが、それでもやはりこの開示の恩恵を受ける当業者には常套の業務
であるとわかるであろう。
実際の実現例のすべての特徴部分について述べることはしない。当然ながら、そ
のような何らかの実際の実施の形態の開発の際には、開発者の特定の目標を達成
するために各実現例特有に決定しなければならないこと（システム関連および業
務関連の制約に対する準拠など）が非常に多く、これは各実現例毎に変わる、と
いうことがわかるであろう。また、そのような開発の労力は複雑かつ時間のかか
るものであるが、それでもやはりこの開示の恩恵を受ける当業者には常套の業務
であるとわかるであろう。
【００１１】
ここで図２Ａから図２Ｅを参照して本発明を説明する。図面には、半導体装置
のさまざまな領域および構造が非常に精密で鮮明な構成および輪郭で図示されて
いるが、当業者であれば、現実には、これらの領域および構造は図面に示したほ
ど精密ではないことがわかるであろう。さらに、図示したさまざまな特徴部分の
相対的な大きさは製造された装置におけるそれらの特徴部分の大きさと比べると
過大化または縮小されている場合もある。それでもやはり、これらの図面は本発
明の実施例を描写し説明するために添付されている。
のさまざまな領域および構造が非常に精密で鮮明な構成および輪郭で図示されて
いるが、当業者であれば、現実には、これらの領域および構造は図面に示したほ
ど精密ではないことがわかるであろう。さらに、図示したさまざまな特徴部分の
相対的な大きさは製造された装置におけるそれらの特徴部分の大きさと比べると
過大化または縮小されている場合もある。それでもやはり、これらの図面は本発
明の実施例を描写し説明するために添付されている。
【００１２】
一般に、本発明は、信号処理時間が減じられた半導体装置およびその製造方法
に向けられる。本願を完読すると当業者には容易に明らかになるように、本発明
は、たとえばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳなどのさまざまな技術に適用可能で
あり、限定はされないが、論理装置やメモリ装置などを含む各種装置に容易に適
用可能である。
に向けられる。本願を完読すると当業者には容易に明らかになるように、本発明
は、たとえばＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳなどのさまざまな技術に適用可能で
あり、限定はされないが、論理装置やメモリ装置などを含む各種装置に容易に適
用可能である。
【００１３】
図１は、典型的な先行技術の製法を用いて半導体基板１１上に製造された例示
的な半導体装置（たとえばＭＯＳトランジスタ）の概略断面図である。相互接続
誘電材料層１の内部には、ローカル相互接続開口１４が形成され、アルミニウム
、コバルト、タングステンなどの金属で充填されてローカル相互接続金属プラグ
２を形成している。このローカル相互接続金属プラグ２は電極３に接続され、こ
の電極３は、たとえばコバルトシリサイドなどの金属シリサイドからなり得る。
電極３は、ＭＯＳ構造のソースおよびドレイン領域を表わす、下にある活性接合
４に対して電気的接触をもたらす。さらに、通常は二酸化シリコンからなるゲー
ト酸化物５、および通常はポリシリコンからなるゲート電極６が基板１１の上に
形成される。
的な半導体装置（たとえばＭＯＳトランジスタ）の概略断面図である。相互接続
誘電材料層１の内部には、ローカル相互接続開口１４が形成され、アルミニウム
、コバルト、タングステンなどの金属で充填されてローカル相互接続金属プラグ
２を形成している。このローカル相互接続金属プラグ２は電極３に接続され、こ
の電極３は、たとえばコバルトシリサイドなどの金属シリサイドからなり得る。
電極３は、ＭＯＳ構造のソースおよびドレイン領域を表わす、下にある活性接合
４に対して電気的接触をもたらす。さらに、通常は二酸化シリコンからなるゲー
ト酸化物５、および通常はポリシリコンからなるゲート電極６が基板１１の上に
形成される。
【００１４】
誘電材料層１の平坦化面１７の上方には誘電層７が形成される。一実施例では
、誘電層７にはコンタクト開口１２および配線開口１３が形成され、アルミニウ
ム、タングステンまたは銅などの導電材料で充填されて導電コンタクト８および
導電線９を形成する。誘電層７ならびにコンタクト開口１２および配線開口１３
内の導電材料は障壁層１０により分離されてもよく、この障壁層１０は、チタン
層および窒化チタン層で構成され得る。
、誘電層７にはコンタクト開口１２および配線開口１３が形成され、アルミニウ
ム、タングステンまたは銅などの導電材料で充填されて導電コンタクト８および
導電線９を形成する。誘電層７ならびにコンタクト開口１２および配線開口１３
内の導電材料は障壁層１０により分離されてもよく、この障壁層１０は、チタン
層および窒化チタン層で構成され得る。
【００１５】
一実施例では、開口１２および１３は、従来のデュアル・ダマシン処理を用い
て銅で充填され得る。この処理では、誘電層７は、たとえばＣＶＤ（化学蒸着）
処理を用いて、下にあるＭＯＳ構造全体の上に形成される。次に、誘電層７は公
知のフォトリソグラフィおよびエッチング処理によりパターニングされ、コンタ
クト開口１２および配線開口１３を生成する。コンタクト開口１２および配線開
口１３の横方向の寸法が異なることから、このパターニング工程は２回行なわれ
る（デュアル・ダマシン処理）。次に、２つの異なる層で構成され得る障壁層１
０が形成され得る。その後、コンタクト開口１２および配線開口１３は、アルミ
ニウム、銅、タングステンなどの導電材料で充填され、導電コンタクト８および
導電線９を形成する。最終工程で、余分な金属および障壁材料が研磨され、誘電
層７の表面１５に戻される。
て銅で充填され得る。この処理では、誘電層７は、たとえばＣＶＤ（化学蒸着）
処理を用いて、下にあるＭＯＳ構造全体の上に形成される。次に、誘電層７は公
知のフォトリソグラフィおよびエッチング処理によりパターニングされ、コンタ
クト開口１２および配線開口１３を生成する。コンタクト開口１２および配線開
口１３の横方向の寸法が異なることから、このパターニング工程は２回行なわれ
る（デュアル・ダマシン処理）。次に、２つの異なる層で構成され得る障壁層１
０が形成され得る。その後、コンタクト開口１２および配線開口１３は、アルミ
ニウム、銅、タングステンなどの導電材料で充填され、導電コンタクト８および
導電線９を形成する。最終工程で、余分な金属および障壁材料が研磨され、誘電
層７の表面１５に戻される。
【００１６】
動作において、図１に示す半導体装置の電気的特徴は、ＭＯＳトランジスタ構
造の設計により決定されるだけでなく、誘電層７に形成される導電コンタクト８
および導電線９で構成される金属化層の特性にも強く影響される。特に、コンタ
クト８および線９の漂遊容量により、従来の構造における信号性能が悪化する。
これは、信号の立上がり時間および立下がり時間がキャパシタンスの増加に伴っ
て長くなり、信号処理中に漂遊容量を帯電および放電させるのに必要な電力が大
きくなるからである。
造の設計により決定されるだけでなく、誘電層７に形成される導電コンタクト８
および導電線９で構成される金属化層の特性にも強く影響される。特に、コンタ
クト８および線９の漂遊容量により、従来の構造における信号性能が悪化する。
これは、信号の立上がり時間および立下がり時間がキャパシタンスの増加に伴っ
て長くなり、信号処理中に漂遊容量を帯電および放電させるのに必要な電力が大
きくなるからである。
【００１７】
図２Ａは、ローカル相互接続処理が完了した後の、本発明の一実施例に従った
ウェハ製品１３０の一部の断面図である。第１の誘電層１０１の内部には、ロー
カル相互接続開口１２０が形成されてローカル相互接続金属プラグ１０２で充填
される。ローカル相互接続金属プラグ１０２は、金属シリサイド（たとえばコバ
ルトシリサイド）からなり得る電極１０３と接触している。電極１０３は、ＭＯ
Ｓトランジスタのドレインおよびソース領域を形成する活性接合１０４と電気的
に接触している。ゲート電極１０６は、ゲート酸化層１０５により、活性接合１
０４から電気的に分離されている。
ウェハ製品１３０の一部の断面図である。第１の誘電層１０１の内部には、ロー
カル相互接続開口１２０が形成されてローカル相互接続金属プラグ１０２で充填
される。ローカル相互接続金属プラグ１０２は、金属シリサイド（たとえばコバ
ルトシリサイド）からなり得る電極１０３と接触している。電極１０３は、ＭＯ
Ｓトランジスタのドレインおよびソース領域を形成する活性接合１０４と電気的
に接触している。ゲート電極１０６は、ゲート酸化層１０５により、活性接合１
０４から電気的に分離されている。
【００１８】
次に、図２ａに示すＭＯＳ構造の部分を製造するための典型的な処理について
述べる。従来のシリサイド処理によりコバルトシリサイド層を形成した後、約７
０ｎｍの窒化シリコンエッチストップ層（図示せず）が図示したトランジスタを
覆う基板の表面上方に形成される。この後、ＬＰＣＶＤまたはＰＥＣＶＤ処理に
よりテトラエトキシシラン（ＴＥＯＳ）から形成される二酸化シリコンで構成さ
れ得る、ドープされたまたはドープされていない誘電スタックが形成され、これ
は可能性として典型的な厚さが約７００〜８００ｎｍである反射防止コーティン
グを含む。誘電性スタックの堆積および誘電層１０１の表面１３１における化学
機械研磨工程が完了すると、リソグラフィ工程が行なわれ、ここでは特徴部分の
大きさに依存して光近接修正が採用され得る。次に、誘電層１０１をエッチング
することによりローカル相互接続開口１２０が形成され、エッチング処理はエッ
チストップ層（図示せず）で停止する。さらなる工程では、選択エッチングによ
って開口１２０が規定する表面からエッチストップ層が除去される。エッチスト
ップ層のエッチングおよび除去の後、フォトレジストが除去され、ウェハはクリ
ーニングされる。典型的にはチタン／窒化チタンからなる障壁層（図示せず）が
、たとえばＣＶＤ処理により、開口１２０内に形成される。その後開口１２０は
、たとえば化学蒸着処理により、タングステンなどの導電材料で充填される。最
終工程において、誘電層１０１の頂面１３１における余分なタングステンおよび
障壁層が、化学機械研磨動作により除去され得る。
述べる。従来のシリサイド処理によりコバルトシリサイド層を形成した後、約７
０ｎｍの窒化シリコンエッチストップ層（図示せず）が図示したトランジスタを
覆う基板の表面上方に形成される。この後、ＬＰＣＶＤまたはＰＥＣＶＤ処理に
よりテトラエトキシシラン（ＴＥＯＳ）から形成される二酸化シリコンで構成さ
れ得る、ドープされたまたはドープされていない誘電スタックが形成され、これ
は可能性として典型的な厚さが約７００〜８００ｎｍである反射防止コーティン
グを含む。誘電性スタックの堆積および誘電層１０１の表面１３１における化学
機械研磨工程が完了すると、リソグラフィ工程が行なわれ、ここでは特徴部分の
大きさに依存して光近接修正が採用され得る。次に、誘電層１０１をエッチング
することによりローカル相互接続開口１２０が形成され、エッチング処理はエッ
チストップ層（図示せず）で停止する。さらなる工程では、選択エッチングによ
って開口１２０が規定する表面からエッチストップ層が除去される。エッチスト
ップ層のエッチングおよび除去の後、フォトレジストが除去され、ウェハはクリ
ーニングされる。典型的にはチタン／窒化チタンからなる障壁層（図示せず）が
、たとえばＣＶＤ処理により、開口１２０内に形成される。その後開口１２０は
、たとえば化学蒸着処理により、タングステンなどの導電材料で充填される。最
終工程において、誘電層１０１の頂面１３１における余分なタングステンおよび
障壁層が、化学機械研磨動作により除去され得る。
【００１９】
図２Ｂは、図２Ａに示すローカル相互接続処理に続いて本発明の一実施例の原
理に従って製造された半導体装置の概略断面図である。図２Ｂにおいて、図２Ａ
に示したものと同様の部分は同様の参照番号で示され、参照番号１０１〜１０６
で記した部分については上記で説明したので、以降の図面すべてにおいて省略す
る。
理に従って製造された半導体装置の概略断面図である。図２Ｂにおいて、図２Ａ
に示したものと同様の部分は同様の参照番号で示され、参照番号１０１〜１０６
で記した部分については上記で説明したので、以降の図面すべてにおいて省略す
る。
【００２０】
図２Ｂに示す例示的な構造では、接着層１０７が誘電層１０１の上方に形成さ
れる。接着層１０７は、限定はしないが、二酸化シリコン、酸窒化シリコン、窒
化シリコンなどを含むさまざまな材料から構成され、約５０〜１０００Åの範囲
の厚さを有し得る。さらに、接着層１０７は、各種技術（たとえば堆積）により
、誘電層１０１の上方に形成され得る。一実施例では、接着層１０７は、約５〜
１００ｎｍ（５０〜１０００Å）の範囲の厚さを有する二酸化シリコンの堆積層
で構成される。
れる。接着層１０７は、限定はしないが、二酸化シリコン、酸窒化シリコン、窒
化シリコンなどを含むさまざまな材料から構成され、約５０〜１０００Åの範囲
の厚さを有し得る。さらに、接着層１０７は、各種技術（たとえば堆積）により
、誘電層１０１の上方に形成され得る。一実施例では、接着層１０７は、約５〜
１００ｎｍ（５０〜１０００Å）の範囲の厚さを有する二酸化シリコンの堆積層
で構成される。
【００２１】
次に、多孔性材料の層１０８および接着層１０９が設けられる。最終的に、多
孔性材料層１０８は誘電層１０１の上方に付着されることになる。本発明の一実
施例では、これは、接着層１０９を接着層１０７に結合することにより達成され
得るが、必ずしもこのような接着層を使用しなくてもよい。接着層１０９は、限
定はしないが、二酸化シリコン、酸窒化シリコンおよび窒化シリコンなどを含む
種々の材料で構成され、約５〜１００ｎｍ（５０〜１０００Å）の範囲の厚さを
有し得る。さらに、接着層１０９は、たとえば堆積などの各種技術により多孔性
材料層１０８上に形成され得る。一実施例では、接着層１０９は、約５〜１００
ｎｍ（５０〜１０００Å）の範囲の厚さを有する二酸化シリコンの堆積された層
で構成される。
孔性材料層１０８は誘電層１０１の上方に付着されることになる。本発明の一実
施例では、これは、接着層１０９を接着層１０７に結合することにより達成され
得るが、必ずしもこのような接着層を使用しなくてもよい。接着層１０９は、限
定はしないが、二酸化シリコン、酸窒化シリコンおよび窒化シリコンなどを含む
種々の材料で構成され、約５〜１００ｎｍ（５０〜１０００Å）の範囲の厚さを
有し得る。さらに、接着層１０９は、たとえば堆積などの各種技術により多孔性
材料層１０８上に形成され得る。一実施例では、接着層１０９は、約５〜１００
ｎｍ（５０〜１０００Å）の範囲の厚さを有する二酸化シリコンの堆積された層
で構成される。
【００２２】
多孔性材料層１０８は、シリコン、誘電酸化物、ガラス、石英、球状ポリマー
、フッ素化二酸化シリコン、フッ素化ＴＥＯＳ、ＨＳＱなどの各種材料から構成
されてよく、他の半導体、窒化物などの半導体の誘電化合物もまた適切である。
多孔性材料層１０８は、約５００〜１５００ｎｍ（５０００〜１５０００Å）の
範囲の厚さを有し得る。一実施例において、多孔性材料層１０８は、約５００〜
１５００ｎｍ（５０００〜１５０００Å）の範囲の厚さを有する多孔性シリコン
で構成される。この実施例では、多孔性材料層１０８とＭＯＳ構造を有する製品
ウェハ１３０とは別々に処理される。
、フッ素化二酸化シリコン、フッ素化ＴＥＯＳ、ＨＳＱなどの各種材料から構成
されてよく、他の半導体、窒化物などの半導体の誘電化合物もまた適切である。
多孔性材料層１０８は、約５００〜１５００ｎｍ（５０００〜１５０００Å）の
範囲の厚さを有し得る。一実施例において、多孔性材料層１０８は、約５００〜
１５００ｎｍ（５０００〜１５０００Å）の範囲の厚さを有する多孔性シリコン
で構成される。この実施例では、多孔性材料層１０８とＭＯＳ構造を有する製品
ウェハ１３０とは別々に処理される。
【００２３】
多孔性材料層１０８は、たとえば陽極反応処理などの種々の公知の技術により
多孔性にされ得る。たとえば、多孔性材料層１０８は、本来の出発材料をとり、
かつこの出発材料の密度を２０〜８０％減じることにより、形成され得る。多孔
性材料層１０８がシリコンで構成される実施例において、ドープされていないシ
リコンウェハが電解質フッ化水素酸でウエットエッチングされ、層１０８が形成
され得る。ウエットエッチング処理を制御するために、シリコンウェハの１つの
表面には不活性電極が取付けられ、ウェハを酸に露出しながら電流が与えられ得
る。多孔性材料層１０８がシリコンで構成される実施例において、ドープされて
いないシリコンウェハ全体が薄くされ、同時に多孔性にされる。要求される厚さ
の多孔層を得るためにシリコンウェハを処置し、また、深い水素（Ｈ2）注入処
理を行なって多孔層１０８を製品ウェハ１３０へ移すときに多孔層１０８を容易
に分離できるようにすることも可能である。
多孔性にされ得る。たとえば、多孔性材料層１０８は、本来の出発材料をとり、
かつこの出発材料の密度を２０〜８０％減じることにより、形成され得る。多孔
性材料層１０８がシリコンで構成される実施例において、ドープされていないシ
リコンウェハが電解質フッ化水素酸でウエットエッチングされ、層１０８が形成
され得る。ウエットエッチング処理を制御するために、シリコンウェハの１つの
表面には不活性電極が取付けられ、ウェハを酸に露出しながら電流が与えられ得
る。多孔性材料層１０８がシリコンで構成される実施例において、ドープされて
いないシリコンウェハ全体が薄くされ、同時に多孔性にされる。要求される厚さ
の多孔層を得るためにシリコンウェハを処置し、また、深い水素（Ｈ2）注入処
理を行なって多孔層１０８を製品ウェハ１３０へ移すときに多孔層１０８を容易
に分離できるようにすることも可能である。
【００２４】
多孔性材料層１０８の多孔率は、当業者には公知のように、印加電流および処
理時間により制御され得る。多孔率の制御は、ウェハがフッ化水素酸でエッチン
グされている間にウェハに照射される紫外光の強度によっても制御され得る。し
かしながらこの場合は、制御の程度は供給電流の変動により得られる制御の効果
ほど高くはない。
理時間により制御され得る。多孔率の制御は、ウェハがフッ化水素酸でエッチン
グされている間にウェハに照射される紫外光の強度によっても制御され得る。し
かしながらこの場合は、制御の程度は供給電流の変動により得られる制御の効果
ほど高くはない。
【００２５】
典型的には、多孔性材料層１０８は、多孔性材料層１０８を形成するのに用い
た本来の材料の密度を約２０〜８０％減じるように形成されることになる。たと
えば、出発材料として、１立方センチメートル当り約２．３２８グラムの密度を
有するシリコンが用いられる実施例では、多孔性材料層１０８は、１立方センチ
メートル当り０．４６５６〜１．８６２５グラムの範囲の密度を有するように形
成され得る。シリコンで構成される多孔性材料層１０８の電気抵抗率は、固体シ
リコンより実質上高い。すなわち、接着層１０９を多孔性材料層１０８上に全面
的に堆積することができ、以下により詳細に述べる後続の低温ウェハボンディン
グ工程が容易になる。
た本来の材料の密度を約２０〜８０％減じるように形成されることになる。たと
えば、出発材料として、１立方センチメートル当り約２．３２８グラムの密度を
有するシリコンが用いられる実施例では、多孔性材料層１０８は、１立方センチ
メートル当り０．４６５６〜１．８６２５グラムの範囲の密度を有するように形
成され得る。シリコンで構成される多孔性材料層１０８の電気抵抗率は、固体シ
リコンより実質上高い。すなわち、接着層１０９を多孔性材料層１０８上に全面
的に堆積することができ、以下により詳細に述べる後続の低温ウェハボンディン
グ工程が容易になる。
【００２６】
漏れ電流に関して装置の性能を向上させるために、多孔性材料層１０８を、た
とえば低温酸化処理によってパッシベーション処理する必要も生じ得る。すなわ
ち、多孔性材料層１０８は、酸素環境において約８００〜１１００℃の範囲の温
度で加熱処理され得る。多孔性材料層１０８が約５００〜１５００ｎｍ（５００
０〜１５０００Å）のシリコンで構成される実施例では、多孔性材料層１０８は
、酸素環境において約８００〜１１００℃の範囲の温度で約３０〜１８０分の範
囲の持続時間、加熱処理にさらされ得る。この処理により、シリコンで構成され
る多孔性材料層１０８の全部でないとしても部分的に、二酸化シリコンに変換さ
れ得る。
とえば低温酸化処理によってパッシベーション処理する必要も生じ得る。すなわ
ち、多孔性材料層１０８は、酸素環境において約８００〜１１００℃の範囲の温
度で加熱処理され得る。多孔性材料層１０８が約５００〜１５００ｎｍ（５００
０〜１５０００Å）のシリコンで構成される実施例では、多孔性材料層１０８は
、酸素環境において約８００〜１１００℃の範囲の温度で約３０〜１８０分の範
囲の持続時間、加熱処理にさらされ得る。この処理により、シリコンで構成され
る多孔性材料層１０８の全部でないとしても部分的に、二酸化シリコンに変換さ
れ得る。
【００２７】
図２Ｃは低温直接ウェハボンディングによって多孔性材料層１０８が製品ウェ
ハ１３０に結合された後の半導体装置を表わしており、製品ウェハ１３０上の接
着層１０７、１０９および多孔性材料層１０８は、それぞれ互いに接着している
。図２Ｃに示すように、多孔性材料層１０８には、複数の開口１１０が、たとえ
ば従来のエッチング型の処理により形成され得る。開口１１０は、ローカル相互
接続金属プラグ１０２と整列するように、何らかの公知の方法により形成され得
る。たとえば、開口１１０、１１１は、従来のデュアル・ダマシン処理に従った
二重リソグラフィおよびエッチング処理により形成され得る。開口１１０および
１１１の形成前に、多孔性材料層１０８の上方には、保護層１１２も形成され得
る。この保護層１１２は、多孔性材料層１０８が後続の処理動作に反応性であり
得るので、設けられ得る。一実施例では、保護層１１２は、５〜１００ｎｍ（５
０〜１０００Å）の範囲の厚さを有する二酸化シリコンで構成される。
ハ１３０に結合された後の半導体装置を表わしており、製品ウェハ１３０上の接
着層１０７、１０９および多孔性材料層１０８は、それぞれ互いに接着している
。図２Ｃに示すように、多孔性材料層１０８には、複数の開口１１０が、たとえ
ば従来のエッチング型の処理により形成され得る。開口１１０は、ローカル相互
接続金属プラグ１０２と整列するように、何らかの公知の方法により形成され得
る。たとえば、開口１１０、１１１は、従来のデュアル・ダマシン処理に従った
二重リソグラフィおよびエッチング処理により形成され得る。開口１１０および
１１１の形成前に、多孔性材料層１０８の上方には、保護層１１２も形成され得
る。この保護層１１２は、多孔性材料層１０８が後続の処理動作に反応性であり
得るので、設けられ得る。一実施例では、保護層１１２は、５〜１００ｎｍ（５
０〜１０００Å）の範囲の厚さを有する二酸化シリコンで構成される。
【００２８】
多孔性材料層１０８の厚さ、よって第１の金属化層の厚さは、設計および処理
の要件により決定される。多孔層１０８の厚さは、配線の所望の最小電気抵抗を
保証するために十分な導電材料を収容できる程度の体積を有する配線を形成でき
るのに十分なほど大きくすべきである。一方、コンタクト開口および配線開口１
１０、１１１のアスペクト比、従って多孔性材料層１０８の厚さは、デュアル・
ダマシン処理中の選択エッチング処理の限定により制限される。したがって、隣
接する金属化層の垂直距離を任意に大きくして漂遊容量を減じることはできない
。
の要件により決定される。多孔層１０８の厚さは、配線の所望の最小電気抵抗を
保証するために十分な導電材料を収容できる程度の体積を有する配線を形成でき
るのに十分なほど大きくすべきである。一方、コンタクト開口および配線開口１
１０、１１１のアスペクト比、従って多孔性材料層１０８の厚さは、デュアル・
ダマシン処理中の選択エッチング処理の限定により制限される。したがって、隣
接する金属化層の垂直距離を任意に大きくして漂遊容量を減じることはできない
。
【００２９】
ここに記載した本発明の一実施例によれば、コンタクト開口１１０および配線
開口１１１を形成するためのデュアル・ダマシン処理は、多孔性材料層１０８が
製品ウェハ１３０に結合された後に行なわれる。しかしながら、たとえば多孔性
材料層１０８、開口１１０、１１１、および／または層１０７、１０９で構成さ
れる金属化層を製品ウェハ１３０とは完全に分離させて形成し、また、多孔性材
料層１０８の形成が終わった後に多孔性材料層１０８と製品ウェハ１３０とを接
続させることも可能である。このように、製造処理を分割することにより、多孔
性材料層１０８と製品ウェハ１３０とを同時に製造することができるので、結果
的に生産時間が節約できる。
開口１１１を形成するためのデュアル・ダマシン処理は、多孔性材料層１０８が
製品ウェハ１３０に結合された後に行なわれる。しかしながら、たとえば多孔性
材料層１０８、開口１１０、１１１、および／または層１０７、１０９で構成さ
れる金属化層を製品ウェハ１３０とは完全に分離させて形成し、また、多孔性材
料層１０８の形成が終わった後に多孔性材料層１０８と製品ウェハ１３０とを接
続させることも可能である。このように、製造処理を分割することにより、多孔
性材料層１０８と製品ウェハ１３０とを同時に製造することができるので、結果
的に生産時間が節約できる。
【００３０】
図２Ｄは、本発明の一実施例に従った半導体装置の製造における次の工程を表
わす。図２Ｃに示すような構造に障壁層１１３が堆積され得る。したがって、開
口１１０の表面と開口１１１の表面とは障壁層１１３により覆われる。障壁層１
１３は、金属、化合物または導電セラミック（たとえば窒化チタンもしくは窒化
タンタル）で構成され、コンタクト金属が開口１１０および１１１内に充填され
たシリコンで構成される多孔性材料層１０８のいかなる化学反応も防ぐように高
い化学的安定性を有する。
わす。図２Ｃに示すような構造に障壁層１１３が堆積され得る。したがって、開
口１１０の表面と開口１１１の表面とは障壁層１１３により覆われる。障壁層１
１３は、金属、化合物または導電セラミック（たとえば窒化チタンもしくは窒化
タンタル）で構成され、コンタクト金属が開口１１０および１１１内に充填され
たシリコンで構成される多孔性材料層１０８のいかなる化学反応も防ぐように高
い化学的安定性を有する。
【００３１】
図２Ｅは、本発明の一実施例に従った例示的なＭＯＳ構造および多孔性材料層
１０８で構成される半導体装置の断面図である。図２Ｅでは、開口１１０および
１１１は、金属（たとえば銅、アルミニウムまたはタングステン）などの導電材
料で充填され、導電コンタクト１３１および導電配線１３３を形成する。この金
属は、ＣＶＤ処理、プレーティング、スパッタリングとその後の金属リフローと
の組合せなどを含む、さまざまな方法で堆積され得る。堆積処理の後、平坦な表
面１４３を得るために余分な金属および障壁層１１３は研磨して戻され、これに
よって配線１３３の分離が達成される。金属化層の平坦な表面１４３は、後続の
金属化層の基礎となり得る。
１０８で構成される半導体装置の断面図である。図２Ｅでは、開口１１０および
１１１は、金属（たとえば銅、アルミニウムまたはタングステン）などの導電材
料で充填され、導電コンタクト１３１および導電配線１３３を形成する。この金
属は、ＣＶＤ処理、プレーティング、スパッタリングとその後の金属リフローと
の組合せなどを含む、さまざまな方法で堆積され得る。堆積処理の後、平坦な表
面１４３を得るために余分な金属および障壁層１１３は研磨して戻され、これに
よって配線１３３の分離が達成される。金属化層の平坦な表面１４３は、後続の
金属化層の基礎となり得る。
【００３２】
既に上述したように、本発明の一実施例によれば、多孔性材料層１０８は別々
に、また可能性としては前もって製造され得るので、それらは特有の設計要件に
従って積層および接続され得る。さらに、本発明の一実施例によれば、ＭＯＳ構
造と対応のコンタクト１３１および配線１３３とを、すなわち誘電層１０１と多
孔性材料層１０８とを分離する誘電材料全体の大部分が、誘電率の低い材料から
なる。この実施例では、たとえばシリコンで構成される多孔性材料層１０８の多
孔率は、誘電率が空気の誘電率とほぼ同じ、すなわち約１になるように調節され
、それによって、金属化層内部の絶縁材料の誘電率は従来の金属化層と比べて約
５０％低くなる。配線１３３の所与の間隔および厚さについては、配線１３３の
漂遊容量は誘電率に比例しているので、この容量は約５０％減少できる。漂遊容
量を減じることにより、漂遊容量を帯電および放電するのに要する電流が小さく
なるので、集積回路全体の消費電力も減じられる。さらに、本発明によれば、金
属化層のＲＣ時定数が減じられることにより、信号の立上がり時間および立下が
り時間が短くなる。
に、また可能性としては前もって製造され得るので、それらは特有の設計要件に
従って積層および接続され得る。さらに、本発明の一実施例によれば、ＭＯＳ構
造と対応のコンタクト１３１および配線１３３とを、すなわち誘電層１０１と多
孔性材料層１０８とを分離する誘電材料全体の大部分が、誘電率の低い材料から
なる。この実施例では、たとえばシリコンで構成される多孔性材料層１０８の多
孔率は、誘電率が空気の誘電率とほぼ同じ、すなわち約１になるように調節され
、それによって、金属化層内部の絶縁材料の誘電率は従来の金属化層と比べて約
５０％低くなる。配線１３３の所与の間隔および厚さについては、配線１３３の
漂遊容量は誘電率に比例しているので、この容量は約５０％減少できる。漂遊容
量を減じることにより、漂遊容量を帯電および放電するのに要する電流が小さく
なるので、集積回路全体の消費電力も減じられる。さらに、本発明によれば、金
属化層のＲＣ時定数が減じられることにより、信号の立上がり時間および立下が
り時間が短くなる。
【００３３】
この結果、本発明は、金属化層の絶縁領域の一部が従来の装置における金属化
層より低い誘電率を表わす半導体装置を提供する。これは、誘電率および処理操
作の特性に対して適した何らかのタイプの半導体材料、誘電体（ガラス、半導体
酸化物等）などの材料で構成される多孔性材料層１０８を提供することにより、
達成され得る。たとえば、多孔性材料層１０８の多孔率を制御することにより、
その層の誘電率は空気の誘電率に近くなるように調節され得る。これにより、金
属化層の漂遊容量は減じられるので、装置の電気的特徴が向上する。
層より低い誘電率を表わす半導体装置を提供する。これは、誘電率および処理操
作の特性に対して適した何らかのタイプの半導体材料、誘電体（ガラス、半導体
酸化物等）などの材料で構成される多孔性材料層１０８を提供することにより、
達成され得る。たとえば、多孔性材料層１０８の多孔率を制御することにより、
その層の誘電率は空気の誘電率に近くなるように調節され得る。これにより、金
属化層の漂遊容量は減じられるので、装置の電気的特徴が向上する。
【００３４】
さらに、本発明は、上記に概要を示した特徴部分を有する半導体装置の製造方
法を提供する。ここに記載の方法の一実施例によれば、金属化層内部の多孔性材
料層１０８の形成は、第２の基板上の製品ウェハ１３０の形成とは別に行なわれ
得る。さらに、本発明により、金属化層、すなわち標準処理技術に従ったコンタ
クトおよび配線用の開口を、多孔性材料層１０８が製品ウェハ１３０に転写され
た後に製品ウェハ１３０上に多孔性材料層１０８が形成されてから、製品ウェハ
１３０上に形成するか、または、多孔性材料層１０８に別々に形成して、完成し
てから製品ウェハ１３０に移すかのいずれかで形成することが可能になる。
法を提供する。ここに記載の方法の一実施例によれば、金属化層内部の多孔性材
料層１０８の形成は、第２の基板上の製品ウェハ１３０の形成とは別に行なわれ
得る。さらに、本発明により、金属化層、すなわち標準処理技術に従ったコンタ
クトおよび配線用の開口を、多孔性材料層１０８が製品ウェハ１３０に転写され
た後に製品ウェハ１３０上に多孔性材料層１０８が形成されてから、製品ウェハ
１３０上に形成するか、または、多孔性材料層１０８に別々に形成して、完成し
てから製品ウェハ１３０に移すかのいずれかで形成することが可能になる。
【００３５】
本発明は、この教示の恩恵を受けた当業者には明らかな別個ではあるが同等の
態様で変更および実施され得るので、上記に開示した特定の実施例は単なる例示
に過ぎない。たとえば、上述の処理工程を別の順序で行なってもよい。さらに、
ここに示した構造または設計の詳細については、前掲の請求の範囲に記載したも
の以外は、限定を意図していない。したがって、上記に開示した特定の実施例は
変形または変更可能であり、そのような変形例はすべて本発明の精神および範囲
内に収まると考えられることが明らかである。したがって、ここで求められる権
利保護範囲は前掲の請求の範囲に記載のとおりである。
態様で変更および実施され得るので、上記に開示した特定の実施例は単なる例示
に過ぎない。たとえば、上述の処理工程を別の順序で行なってもよい。さらに、
ここに示した構造または設計の詳細については、前掲の請求の範囲に記載したも
の以外は、限定を意図していない。したがって、上記に開示した特定の実施例は
変形または変更可能であり、そのような変形例はすべて本発明の精神および範囲
内に収まると考えられることが明らかである。したがって、ここで求められる権
利保護範囲は前掲の請求の範囲に記載のとおりである。
【図１】 先行技術の半導体装置の概略断面図である。
【図２Ａ】 半導体装置の製造のための連続的な工程における、本発明の一
実施例に従った半導体装置の概略断面図である。
実施例に従った半導体装置の概略断面図である。
【図２Ｂ】 半導体装置の製造のための連続的な工程における、本発明の一
実施例に従った半導体装置の概略断面図である。
実施例に従った半導体装置の概略断面図である。
【図２Ｃ】 半導体装置の製造のための連続的な工程における、本発明の一
実施例に従った半導体装置の概略断面図である。
実施例に従った半導体装置の概略断面図である。
【図２Ｄ】 半導体装置の製造のための連続的な工程における、本発明の一
実施例に従った半導体装置の概略断面図である。
実施例に従った半導体装置の概略断面図である。
【図２Ｅ】 半導体装置の製造のための連続的な工程における、本発明の一
実施例に従った半導体装置の概略断面図である。
実施例に従った半導体装置の概略断面図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１４年３月４日（２００２．３．４）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 ビーチョレック，カルステン
ドイツ、デー−01468 ライヒェンベルク
−ボックスドルフ、アン・デア・オッテリ
ッツ、10
(72)発明者 ブーアバッハ，ゲルト
ドイツ、デー−01109 ドレスデン、バル
ネミュンダー・シュトラーセ、５・アー
Ｆターム(参考） 5F033 HH08 HH11 HH18 HH19 HH32
HH33 JJ08 JJ11 JJ15 JJ18
JJ19 JJ32 JJ33 KK01 KK25
MM02 MM12 MM13 NN03 NN06
NN07 PP06 PP15 PP20 QQ00
QQ19 QQ25 QQ37 QQ48 QQ73
QQ74 QQ75 QQ76 RR01 RR04
RR06 RR08 RR11 RR29 SS04
SS27 WW00 WW04 XX24 XX27
Claims (20)
- 【請求項１】 本来の密度を有する出発材料から形成される多孔性材料の層
（１０８）を含み、前記多孔性材料の層は、前記多孔層の出発材料の本来の密度
の約２０〜８０％の密度を有し、さらに、 前記多孔性材料の層に形成された複数の導電相互接続線（１３１、１３３）を
含む、半導体装置。 - 【請求項２】 前記多孔性材料の層（１０８）が、シリコン、二酸化シリコ
ンおよびフッ素化二酸化シリコンのうちの少なくとも１つで構成される、請求項
１に記載の装置。 - 【請求項３】 前記多孔性材料の層（１０８）が、１立方センチメートル当
り約０．４６５６〜１．８６２５グラムの範囲の密度を有するシリコンで構成さ
れる、請求項１に記載の装置。 - 【請求項４】 前記複数の導電相互接続線が複数の導電線で構成される、請
求項１に記載の装置。 - 【請求項５】 前記複数の導電相互接続線が複数の導電金属プラグで構成さ
れる、請求項１に記載の装置。 - 【請求項６】 前記複数の導電相互接続線が、複数の導電線および複数の導
電金属プラグで構成される、請求項１に記載の装置。 - 【請求項７】 前記多孔性材料の層（１０８）に結合された二酸化シリコン
の層（１０９）をさらに含み、前記二酸化シリコンの層（１０９）は、別の構造
における二酸化シリコンの別の層（１０７）に結合されるよう適合される、請求
項１に記載の装置。 - 【請求項８】 前記多孔性材料の層の上方（１１２）および下方（１０９）
に形成された二酸化シリコンの層をさらに含む、請求項１に記載の装置。 - 【請求項９】 １立方センチメートル当り約０．４６５６〜１．８６２５グ
ラムの範囲の密度を有するシリコンの多孔層（１０８）と、 前記シリコンの多孔層（１０８）上に形成された第１の接着層（１０９）と、 第２の接着層（１０７）とを含み、前記第２の接着層（１０７）は、前記第１
（１０９）および第２（１０７）の接着層が互いに結合されているところの上方
に前記シリコンの多孔層（１０８）が付着されようとしている構造の上に形成さ
れ、さらに、 前記シリコンの多孔層（１０８）に形成された複数の導電相互接続線（１３１
、１３３）を含む、半導体装置。 - 【請求項１０】 前記第１の接着層（１０９）が、二酸化シリコン、酸窒化
シリコンおよび窒化シリコンのうちの少なくとも１つで構成される、請求項１６
に記載の装置。 - 【請求項１１】 前記第２の接着層（１０７）が、二酸化シリコン、酸窒化
シリコンおよび窒化シリコンのうちの少なくとも１つで構成される、請求項１６
に記載の装置。 - 【請求項１２】 前記構造が、半導体基板の上方に形成された誘電層で構成
される、請求項１６に記載の装置。 - 【請求項１３】 前記構造が、集積回路装置上に形成された金属化層で構成
される、請求項１６に記載の装置。 - 【請求項１４】 材料の層を設けるステップを含み、前記材料の層は本来の
密度を有し、さらに、 前記材料の層（１０８）の密度を前記材料の層の前記本来の密度の約２０〜８
０％まで減じるステップと、 前記減少した密度を有する前記材料の層（１０８）に少なくとも１つの開口（
１１２、１１０）を形成するステップと、 前記少なくとも１つの開口に導電相互接続線（１３１、１３３）を形成するス
テップとを含む、方法。 - 【請求項１５】 材料の層が本来の密度を有する前記材料の層を設けるステ
ップが、シリコンで構成される材料の層を設けるステップを含み、前記シリコン
の層は本来の密度を有する、請求項２６に記載の方法。 - 【請求項１６】 材料の層が本来の密度を有する前記材料の層を設けるステ
ップが、シリコンで構成される材料の層を設けるステップを含み、前記材料の層
は、１立方センチメートル当り約２．３２８グラムの本来の密度を有し、前記材
料の層（１０８）の密度を前記材料の層（１０８）の前記本来の密度の約２０〜
８０％まで減じるステップが、前記シリコンの層を１立方センチメートル当り約
０．４６５６〜１．８６２５グラムまで減じるステップを含む、請求項２６に記
載の方法。 - 【請求項１７】 前記材料の層の密度を前記材料の層の前記本来の密度の約
２０〜８０％まで減じるステップが、陽極反応処理を行なって前記材料の層（１
０８）の密度を前記材料の層の前記本来の密度の約２０〜８０％まで減じるステ
ップを含む、請求項２６に記載の方法。 - 【請求項１８】 前記少なくとも１つの開口に導電相互接続線（１３１、１
３３）を形成するステップが、前記少なくとも１つの開口内に導電線（１３３）
および導電プラグ（１３１）で構成される導電相互接続線を形成するステップを
含む、請求項２６に記載の方法。 - 【請求項１９】 前記減少した密度を有する前記材料の層（１０８）上に第
１の接着層（１０９）を形成するステップと、 部分的に形成された半導体装置の上方に第２の接着層（１０７）を形成するス
テップと、 部分的に形成された半導体装置の上方に前記減少した密度を有する前記層（１
０８）を位置付けるステップと、 前記第１（１０９）および第２（１０７）の接着層を共に結合するステップと
をさらに含む、請求項２６に記載の方法。 - 【請求項２０】 前記減少した密度を有する前記材料の層（１０８）を、酸
素の存在下で約８００〜１１００℃の範囲の温度まで加熱するステップをさらに
含む、請求項２６に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/475,572 | 2000-01-05 | ||
| US09/475,572 US6541863B1 (en) | 2000-01-05 | 2000-01-05 | Semiconductor device having a reduced signal processing time and a method of fabricating the same |
| PCT/US2000/020886 WO2001050527A1 (en) | 2000-01-05 | 2000-07-31 | A semiconductor device having a reduced signal processing time and a method of fabricating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003519924A true JP2003519924A (ja) | 2003-06-24 |
| JP2003519924A5 JP2003519924A5 (ja) | 2007-06-28 |
Family
ID=23888165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001550807A Pending JP2003519924A (ja) | 2000-01-05 | 2000-07-31 | 信号処理時間が減じられた半導体装置およびその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6541863B1 (ja) |
| EP (1) | EP1245045B1 (ja) |
| JP (1) | JP2003519924A (ja) |
| KR (1) | KR100698495B1 (ja) |
| DE (1) | DE60037599T2 (ja) |
| WO (1) | WO2001050527A1 (ja) |
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-
2000
- 2000-01-05 US US09/475,572 patent/US6541863B1/en not_active Expired - Lifetime
- 2000-07-31 KR KR1020027008757A patent/KR100698495B1/ko not_active IP Right Cessation
- 2000-07-31 DE DE60037599T patent/DE60037599T2/de not_active Expired - Lifetime
- 2000-07-31 WO PCT/US2000/020886 patent/WO2001050527A1/en active IP Right Grant
- 2000-07-31 JP JP2001550807A patent/JP2003519924A/ja active Pending
- 2000-07-31 EP EP00952341A patent/EP1245045B1/en not_active Expired - Lifetime
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|---|---|
| DE60037599T2 (de) | 2008-04-30 |
| US6541863B1 (en) | 2003-04-01 |
| EP1245045B1 (en) | 2007-12-26 |
| DE60037599D1 (de) | 2008-02-07 |
| WO2001050527A1 (en) | 2001-07-12 |
| EP1245045A1 (en) | 2002-10-02 |
| KR20020065641A (ko) | 2002-08-13 |
| KR100698495B1 (ko) | 2007-03-23 |
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|
| A977 | Report on retrieval |
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|
| A02 | Decision of refusal |
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