KR20180030280A - 배선 구조체를 갖는 반도체 소자 - Google Patents

배선 구조체를 갖는 반도체 소자 Download PDF

Info

Publication number
KR20180030280A
KR20180030280A KR1020160117172A KR20160117172A KR20180030280A KR 20180030280 A KR20180030280 A KR 20180030280A KR 1020160117172 A KR1020160117172 A KR 1020160117172A KR 20160117172 A KR20160117172 A KR 20160117172A KR 20180030280 A KR20180030280 A KR 20180030280A
Authority
KR
South Korea
Prior art keywords
layer
region
inter
wiring
insulating layer
Prior art date
Application number
KR1020160117172A
Other languages
English (en)
Inventor
김병희
토마스 오스진다
정덕영
백종민
임태진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160117172A priority Critical patent/KR20180030280A/ko
Priority to US15/480,055 priority patent/US10096549B2/en
Publication of KR20180030280A publication Critical patent/KR20180030280A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

배선 구조체를 갖는 반도체 소자를 제공한다. 이 반도체 소자는 콘택 구조체를 갖는 하부 구조물 상에 배치되는 식각 저지 층을 포함한다. 상기 식각 저지 층 상에 버퍼 층이 배치된다. 상기 버퍼 층 상에 저-유전체 물질로 형성되는 금속간 절연 층이 배치된다. 상기 금속간 절연 층은 서로 다른 유전율을 갖는 제1 영역 및 제2 영역을 포함한다. 상기 콘택 구조체와 전기적으로 연결되는 플러그 부분 및 상기 플러그 부분 상의 배선 부분을 포함하는 배선 구조체가 배치된다. 상기 플러그 부분은 상기 식각 저지 층을 관통하는 제1 부분 및 상기 금속간 절연 층 내에 배치되며 상기 제1 부분 보다 큰 폭을 갖는 제2 부분을 포함하고, 상기 배선 부분은 상기 금속간 절연 층에 의해 둘러싸이는 측면을 갖는다.

Description

배선 구조체를 갖는 반도체 소자{Semiconductor device having an interconnection structure}
본 발명의 기술적 사상은 배선 구조체를 갖는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도가 점점 증가함에 따라, 반도체 소자의 배선 구조체들의 크기는 점점 작아지면서 배선 구조체들 사이의 간격은 점점 좁아지고 있다. 이에 따라, 배선 구조체들 사이의 기생 커패시턴스가 증가하면서 반도체 소자의 성능을 개선하는데 어려움이 발생하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 반도체 소자의 성능을 개선할 수 있는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 콘택 구조체를 갖는 하부 구조물 상에 배치되는 식각 저지 층을 포함한다. 상기 식각 저지 층 상에 버퍼 층이 배치된다. 상기 버퍼 층 상에 저-유전체 물질로 형성되는 금속간 절연 층이 배치된다. 상기 금속간 절연 층은 서로 다른 유전율을 갖는 제1 영역 및 제2 영역을 포함한다. 상기 콘택 구조체와 전기적으로 연결되는 플러그 부분 및 상기 플러그 부분 상의 배선 부분을 포함하는 배선 구조체가 배치된다. 상기 플러그 부분은 상기 식각 저지 층을 관통하는 제1 부분 및 상기 금속간 절연 층 내에 배치되며 상기 제1 부분 보다 큰 폭을 갖는 제2 부분을 포함하고, 상기 배선 부분은 상기 금속간 절연 층에 의해 둘러싸이는 측면을 갖는다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 하부 구조물 상에 배치되는 식각 저지 층을 포함한다. 상기 식각 저지 층 상에 저-유전체 물질로 형성되는 금속간 절연 층이 배치된다. 서로 인접하는 제1 및 제2 배선 구조체들이 배치된다. 상기 금속간 절연 층은 상기 제1 및 제2 배선 구조체들과 이격된 제1 영역 및 상기 제1 및 제2 배선 구조체들과 접촉하며 상기 제1 영역과 다른 유전율을 갖는 제2 영역을 포함하고, 상기 제1 배선 구조체는 제1 플러그 부분 및 상기 제1 플러그 부분 상의 제1 배선 부분을 포함하고, 상기 제2 배선 구조체는 제2 플러그 부분 및 상기 제2 플러그 부분 상의 제2 배선 구조체를 포함하고, 상기 제1 및 제2 플러그 부분들은 상기 식각 저지 층과 접촉하는 하부 부분들 및 상기 금속간 절연 층과 접촉하는 상부 부분들을 포함하고, 상기 제1 및 제2 플러그 부분들의 상기 하부 부분들 사이의 거리는 상기 제1 및 제2 플러그 부분들의 상기 상부 부분들 사이의 거리 보다 크다.
본 발명의 기술적 사상의 실시 예들에 따르면, 배선 구조체들 사이에 저-유전체 물질로 형성되는 금속간 절연 층을 형성함으로써, 배선 구조체들 사이의 기생 커패시턴스를 감소시킬 수 있다. 또한, 상기 배선 구조체들의 플러그 부분들에서, 하부의 콘택 구조체와 접촉하는 하부면 보다 금속간 절연 층에 의해 둘러싸이는 부분을 큰 폭으로 형성할 수 있기 때문에, 배선 구조체들의 전기적 특성을 개선할 수 있다. 따라서, 반도체 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 및 도 2b는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도들이다.
도 2c 및 도 2d는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 일부를 확대한 부분 확대도들이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 다른 변형 예를 나타낸 단면도이다.
도 5a 내지 도 12b는 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 13은 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 공정 시스템의 일 예를 나타낸 도면이다.
도 14는 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 공정 시스템의 변형 예를 나타낸 도면이다.
도 1 내지 도 2d를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1 내지 도 2c에서, 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 2a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2b는 도 1의 II-II'선을 따라 취해진 영역을 나타낸 단면도이고, 도 2c는 도 2a의 "A"로 표시된 부분을 확대한 부분 확대도이고, 도 2d는 금속간 절연 층의 일부를 확대한 부분 확대도이다.
도 1, 도 2a, 도 2b, 도 2c 및 도 2d를 참조하면, 반도체 기판(3) 상에 하부 구조물(US)이 배치될 수 있다. 상기 하부 구조물(US)은 층간 절연 층(21) 및 상기 층간 절연 층(21)을 관통하는 콘택 구조체들(24, 25, 26)을 포함할 수 있다. 상기 층간 절연 층(21)은 실리콘 산화물로 형성할 수 있다. 상기 콘택 구조체들(24, 25, 26)은 상기 반도체 기판(3)의 콘택 영역들(15, 16, 17)과 전기적으로 연결될 수 있다.
일 예에서, 상기 콘택 영역들(15, 16, 17)은 상기 반도체 기판(3) 상에 형성되는 아이솔레이션 영역(6)에 의해 한정되는 활성 영역들(9, 10, 11) 내에 배치되는 불순물 영역들일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 콘택 영역들(15, 16, 17)은 집적 회로를 구성하는 개별소자들의 콘택 영역들, 예를 들어 게이트의 콘택 영역, 소스/드레인 콘택 영역, 웰 콘택 영역, 저항 콘택 영역, 또는 커패시터의 콘택 영역일 수도 있다. 상기 콘택 구조체들(24, 25, 26)은 금속성 물질로 형성될 수 있다.
상기 하부 구조물(US) 상에 식각 저지 층(30)이 배치될 수 있다. 상기 식각 저지 층(30) 상에 버퍼 층(33)이 배치될 수 있다. 상기 버퍼 층(33)은 상기 식각 저지 층(30) 보다 두꺼울 수 있다. 상기 버퍼 층(33) 상에 상기 버퍼 층(33) 보다 두꺼운 금속간 절연 층(36)이 배치될 수 있다. 상기 금속간 절연 층(36)은 상기 층간 절연 츠(21) 보다 낮은 유전율을 가질 수 있다. 상기 금속간 절연 층(36)은 저-유전체 물질로 형성될 수 있다.
실시 예들에서, 상기 저-유전체 물질은 실리콘 산화물(silicon dioxide) 보다 작은 유전상수 또는 낮은 유전율을 갖는 유전체 물질을 의미할 수 있다.
상기 식각 저지 층(30)은 상기 버퍼 층(33) 및 상기 금속간 절연 층(36)과 식각 선택성을 갖는 절연성 물질로 형성될 수 있다. 상기 식각 저지 층(30)은 절연성 질화물로 형성될 수 있다. 상기 식각 저지 층(30)은 AlN 등과 같은 절연성 질화물로 형성될 수 있다.
상기 버퍼 층(33)은 상기 금속간 절연 층(36) 보다 치밀한 막질의 절연성 물질로 형성될 수 있다. 예를 들어, 상기 금속간 절연 층(36)은 다공성(porous)의 저-유전체 물질로 형성될 수 있고, 상기 버퍼 층(33)은 "Si", "C", "O"를 포함하는 물질로 형성될 수 있다. 예를 들어, 상기 금속간 절연 층(36)은 SiOCH 물질 또는 다공성-SiOCH 물질(porous-SiOCH )로 형성될 수 있고, 상기 버퍼 층(33)은 SiCO 물질로 형성될 수 있다. 변형 예에서, 상기 버퍼 층(33)은 SiCO 물질에 한정되지 않고 SiOCN 물질, SiON 물질 또는 SiO2 물질 등과 같은 물질로 형성될 수도 있다.
차례로 배열되는 배선 구조체들(81, 82, 83, 84)이 배치될 수 있다. 상기 배선 구조체들(81, 82, 83, 84)의 각각은 플러그 부분(81a, 82a, 83a, 84a) 및 상기 플러그 부분(81a, 82a, 83a, 84a) 상에 배치되며 상기 플러그 부분(81a, 82a, 83a, 84a)과 일체로 연결되는 배선 부분(81b, 82b, 83b, 84b)을 포함할 수 있다. 평면에서, 상기 배선 구조체들(81, 82, 83, 84)의 상기 배선 부분들(81b, 82b, 83b, 84b)은 라인 모양일 수 있다.
상기 배선 구조체들(81, 82, 83, 84)의 각각은 제1 도전 층(76), 제2 도전 층(77), 씨드 층(78) 및 제3 도전 층(79)을 포함할 수 있다. 상기 제1 및 제2 도전 층들(76, 77) 및 상기 씨드 층(78)은 상기 제3 도전 층(79)의 측면 및 바닥을 콘포멀하게 덮을 수 있다. 상기 제2 도전 층(77)은 상기 제1 도전 층(76)과 상기 씨드 층(78) 사이에 배치될 수 있고, 상기 씨드 층(78)은 상기 제3 도전 층(79)과 접촉할 수 있다.
일 예에서, 상기 제3 도전 층(79)은 전해도금 방법을 이용하여 금속 물질(e.g., 구리 등)로 형성할 수 있다. 상기 씨드 층(78)은 구리 씨드 층일 수 있다. 상기 제1 도전 층(76)은 금속 질화물(e.g., TaN, TiN 등)로 형성될 수 있고, 상기 제2 도전 층(77)은 금속 물질(e.g., Ti, Ta, Ru 등)으로 형성될 수 있다.
상기 배선 구조체들(81, 82, 83, 84)은 서로 인접하는 제1 배선 구조체(81) 및 제2 배선 구조체(83)를 포함할 수 있다. 상기 제1 배선 구조체(81)는 제1 플러그 부분(81a) 및 상기 제1 플러그 부분(81a) 상의 제1 배선 부분(81b)을 포함할 수 있고, 상기 제2 배선 구조체(82)는 제2 플러그 부분(82a) 및 제2 배선 부분(82b)을 포함할 수 있다.
상기 제1 및 제2 배선 부분들(81b, 82b)은 상기 금속간 절연 층(36)에 의해 둘러싸이는 측면들을 가질 수 있다. 상기 제1 및 제2 배선 부분들(81b, 82b)의 바닥면들은 상기 금속간 절연 층(36) 내에 위치할 수 있다.
서로 인접하는 상기 제1 및 제2 플러그 부분들(81a, 82a)은 상기 식각 저지 층(30)을 관통하는 하부 부분들(W1) 및 상기 금속간 절연 층(36) 내에 배치되는 상부 부분들(W2)을 포함할 수 있다. 상기 제1 및 제2 플러그 부분들(81a, 82a)에서, 상기 하부 부분들(W1)은 상기 식각 저지 층(30)에 의해 한정될 수 있고, 상기 상부 부분들(W2)은 상기 금속간 절연 층(36)에 의해 한정될 수 있다. 상기 하부 부분들(W1)은 상기 식각 저지 층(30)에 의해 둘러싸이는 측면들을 갖고, 상기 상부 부분들(W2)은 상기 금속간 절연 층(36)에 의해 둘러싸이는 측면들을 가질 수 있다.
상기 제1 및 제2 플러그 부분들(81a, 82a)에서, 상기 상부 부분들(W2)은 상기 하부 부분들(W1) 보다 큰 폭을 가질 수 있다. 상기 제1 및 제2 플러그 부분들(81a, 82a)의 상기 하부 부분들(W1) 사이의 이격 거리는 상기 제1 및 제2 플러그 부분들(81b, 82b)의 상기 상부 부분들(W2) 사이의 이격 거리 보다 클 수 있다.
상기 제1 배선 부분(81b)의 서로 대향하는 측면들과 상기 제1 배선 부분(81b) 하부의 상기 제1 플러그 부분(81a)의 측면들은 수직한 방향으로 정렬될 수 있다. 이와 마찬가지로, 상기 제2 배선 부분(82b)의 서로 대향하는 측면들과 상기 제2 배선 부분(82b) 하부의 상기 제2 플러그 부분(82a)의 측면들은 수직한 방향으로 정렬될 수 있다.
상기 금속간 절연 층(36)은 서로 다른 유전율을 갖는 제1 영역(36a) 및 제2 영역(36b)을 포함할 수 있다. 상기 제2 영역(36b)은 상기 제1 영역(36a) 보다 유전율이 높을 수 있다. 상기 금속간 절연 층(36)에서, 상기 제1 영역(36a) 보다 유전율이 높은 상기 제2 영역(36b)은 상기 제1 영역(36a) 보다 상기 배선 구조체들(81, 82, 83, 84)에 가까운 영역일 수 있다. 상기 제2 영역(36b)은 상기 배선 구조체들(81, 82, 83, 84)과 접촉할 수 있고, 상기 제1 영역(36a)은 상기 배선 구조체들(81, 82, 83, 84)과 이격될 수 있다.
상기 금속간 절연 층(36)의 상기 제1 및 제2 영역들(36a, 36b)은 서로 다른 크기의 공공들(pores; 도 2d의 37a, 37b)을 포함할 수 있다. 상기 제1 영역(36a)은 제1 공공들(37a)을 포함할 수 있고, 상기 제2 영역(36b)은 상기 제1 공공들(37b) 보다 작은 크기의 제2 공공들(37b)을 포함할 수 있다. 상기 제2 영역(36b) 내의 상기 제2 공공들(37b)은 상기 제1 영역(36a) 내의 상기 제1 공공들(37a) 보다 상기 배선 구조체들(81, 82, 83, 84)에 가까울 수 있다.
상기 배선 구조체들(81, 82, 83, 84)의 상기 플러그 부분들(81a, 82a, 83a, 84a)에서, 상기 버퍼 층(33)을 관통하는 부분들은 상기 식각 저지 층(30)을 관통하는 부분들 및 상기 금속간 절연 층(36)을 관통하는 부분들 중 적어도 하나의 부분들과 다른 폭을 가질 수 있다.
일 실시예에서, 상기 플러그 부분들(81a, 82a, 83a, 84a)에서, 상기 버퍼 층(33)을 관통하는 부분들은 상기 식각 저지 층(30)을 관통하는 부분들과 동일한 폭을 가지면서 상기 금속간 절연 층(36)을 관통하는 부분들 보다 작은 폭을 가질 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 상기 플러그 부분들(81a, 82a, 83a, 84a)에서, 상기 버퍼 층(33)을 관통하는 부분들의 변형 예들에 대하여 도 3 및 도 4를 각각 참조하여 설명하기로 한다. 설명의 편의를 위하여, 상기 플러그 부분들(81a, 82a, 83a, 84a) 중에서 상기 제1 플러그 부분(81a)을 위주로 하여 설명하기로 한다.
도 3을 참조하면, 상기 제1 플러그 부분(81a)에서, 상기 버퍼 층(33)을 관통하는 부분(W3)은 상기 식각 저지 층(30)을 관통하는 부분(W1) 및 상기 금속간 절연 층(36)을 관통하는 부분(W2) 중 적어도 하나와 다른 폭을 가질 수 있다. 상기 제1 플러그 부분(81a)에서, 상기 버퍼 층(33)을 관통하는 부분(W3)은 상기 식각 저지 층(30)을 관통하는 부분(W1) 보다 작은 폭을 가지면서 상기 금속간 절연 층(36)을 관통하는 부분(W2) 보다 큰 폭을 가질 수 있다.
도 4를 참조하면, 상기 제1 플러그 부분(81a)에서, 상기 버퍼 층(33)을 관통하는 부분은 상기 식각 저지 층(30)을 관통하는 부분(W1) 보다 작은 폭을 가지면서 상기 금속간 절연 층(36)을 관통하는 부분(W2)과 동일한 폭을 가질 수 있다.
상기 식각 저지 층(30), 상기 버퍼 층(33), 상기 금속간 절연 층(36) 및 상기 배선 구조체들(81, 82, 83, 84)은 제1 배선 영역(IR1)을 구성할 수 있다. 이러한 상기 제1 배선 영역(IR1)은 상기 하부 구조물(UR) 상에 배치될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자는 적층된 복수의 배선 영역들을 포함할 수 있다. 예를 들어, 상기 제1 배선 영역(IR1) 상에 제2 배선 영역(IR2)이 배치될 수 있다. 상기 제2 배선 영역(IR2)도 상기 제1 배선 영역(IR1)과 동일한 구성요소들로 형성되거나, 또는 유사한 구성요소들로 형성될 수 있다. 따라서, 상기 제2 배선 영역(IR2)은 상기 제1 배선 영역(IR1)과 동일한 구성요소들로 형성될 수 있으므로, 상기 제2 배선 영역(IR2)의 구성요소들에 대한 자세한 설명은 생략하기로 한다.
실시 예들에 따르면, 상기 배선 구조체들(81, 82, 83, 84) 사이에 배치되는 상기 금속간 절연 층(36)을 저-유전체 물질로 형성함으로써, 상기 배선 구조체들(81, 82, 83, 84) 사이의 기생 커패시턴스를 감소시킬 수 있다. 따라서, 상기 배선 구조체들(81, 82, 83, 84) 사이의 RC 지연(RC delay) 특성을 개선할 수 있기 때문에, 반도체 소자의 성능을 개선할 수 있다.
실시 예들에 따르면, 상기 금속간 절연 층(36)은 상기 배선 구조체들(81, 82, 83, 84)과 이격된 제1 영역(36a) 및 상기 배선 구조체들(81, 82, 83, 84)과 접촉하는 제2 영역(36b)을 가질 수 있고, 상기 제2 영역(36b)은 상기 제1 영역(36a) 보다 유전율이 높고, 상기 제1 영역(36a) 내의 상기 제1 공공들(37a) 보다 크기가 작은 제2 공공들(37b)을 포함할 수 있다. 이러한 금속간 절연 층(36)은 반도체 소자의 내구성을 향상시킬 수 있다.
실시 예들에 따르면, 상기 배선 구조체들(81, 82, 83, 84)의 상기 플러그 부분들(81a, 82a, 83a, 84a)에서, 하부의 콘택 구조체들와 접촉하는 부분(W1) 보다 금속간 절연 층에 의해 둘러싸이는 부분(W2)을 큰 폭으로 형성할 수 있기 때문에, 상기 배선 구조체들(81, 82, 83, 84)의 전기적 특성을 개선할 수 있다. 따라서, 반도체 소자의 성능을 개선할 수 있다.
실시 예들에 따르면, 하부의 콘택 구조체들과 접촉하는 상기 배선 구조체들(81, 82, 83, 84)의 상기 플러그 부분들(81a, 82a, 83a, 84a)의 하부면을 좁게 형성함으로써, 인접하는 다른 콘택 구조체들과의 전기적 쇼트를 방지할 수 있다.
도 1 내지 도 2c를 참조하여 설명한 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성방법의 일 예에 대하여, 도 5a 내지 도 12b를 참조하여 설명하기로 한다. 도 5a 및 도 12b에서, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a는 도 1의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b는 도 1의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 1, 도 5a 및 도 5b를 참조하면, 반도체 기판(3) 상에 콘택 영역들(15, 16, 17)을 형성할 수 있다. 일 예에서, 상기 콘택 영역들(15, 16, 17)을 형성하는 것은 상기 반도체 기판(3) 상에 활성영역들(9, 10, 11)을 한정하는 아이솔레이션 영역(6)을 형성하고, 상기 활성 영역들(9, 10, 11) 내에 불순물을 주입하여 불순물 영역들을 형성하는 것을 포함할 수 있다.
상기 콘택 영역들(15, 16, 17)을 갖는 반도체 기판(3) 상에 층간 절연 층(21)을 형성할 수 있다. 상기 층간 절연 층(21)은 실리콘 산화물로 형성될 수 있다. 상기 층간 절연 층(21)을 관통하며 상기 콘택 영역들(15, 16, 17)과 각각 전기적으로 연결되는 콘택 구조체들(24, 25, 26)을 형성할 수 있다. 상기 콘택 구조체들(24, 25, 26)은 서로 이격된 제1 콘택 구조체(24), 제2 콘택 구조체(25) 및 제3 콘택 구조체(26)를 포함할 수 있다. 상기 콘택 구조체들(24, 25, 26)은 금속 질화물 및/또는 금속 물질(e.g., 텅스텐 등)로 형성될 수 있다.
상기 층간 절연 층(21) 및 상기 콘택 구조체들(24, 25, 26)을 갖는 반도체 기판(3) 상에 식각 저지 층(30) 및 버퍼 층(33)을 차례로 형성할 수 있다. 상기 버퍼 층(33)은 상기 식각 저지 층(30)보다 두껍게 형성될 수 있다. 상기 버퍼 층(30) 상에 상기 버퍼 층(30) 보다 두꺼운 금속간 절연 층(36)을 형성할 수 있다.
상기 식각 저지 층(30)은 질화물 계열의 절연성 물질로 형성할 수 있다. 예를 들어, 상기 식각 저지 층(30)은 알루미늄 질화물(AlN)으로 형성할 수 있다. 상기 금속간 절연 층(36)은 실리콘 산화물의 유전 상수 보다 작은 유전 상수를 갖는 저-유전체 물질(low-k dielectric material)로 형성될 수 있다. 예를 들어, 상기 금속간 절연 층(36)은 SiOCH 물질 또는 다공성(porous)-SiOCH 물질로 형성될 수 있다. 상기 버퍼 층(33)은 상기 금속간 절연 층(36) 보다 치밀한 막질(dense film quality)의 절연성 물질로 형성될 수 있다. 예를 들어, 상기 금속간 절연 층(36)은 다공성의 SiOCH 물질로 형성될 수 있고, 상기 버퍼 층(33)은 치밀한 막질의 절연성 물질(e.g., SiCO, SiOCN, SiON, SiO2 등)로 형성할 수 있다.
상기 금속간 절연 층(36) 상에 캐핑 층(39) 및 하드 마스크(42)를 차례로 형성할 수 있다. 상기 캐핑 층(39)은 상기 금속간 절연 층(36)의 상부면을 덮으면서 상기 금속간 절연 층(36) 보다 치밀한 막질의 물질로 형성될 수 있다. 예를 들어, 상기 캐핑 층(39)은 상기 금속간 절연 층(36) 보다 치밀한 막질의 절연성 물질(e.g., SiO2 또는 SiON 등)로 형성될 수 있다.
일 예에서, 상기 하드 마스크(42)는 질화물 계열의 물질로 형성될 수 있다. 예를 들어, 상기 하드 마스크(42)는 TiN 등과 같은 금속 질화물로 형성될 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 상기 하드 마스크(42)를 패터닝하여 마스크 개구부들(45, 46, 47, 48)을 형성할 수 있다. 상기 마스크 개구부들(45, 46, 47, 48)은 라인 모양으로 형성될 수 있으며, 상기 캐핑 층(39)을 노출시킬 수있다.
도 1, 도 7a 및 도 7b를 참조하면, 상기 마스크 개구부들(45, 46, 47, 48)을 갖는 반도체 기판 상에 상기 하드 마스크 (42)의 일부를 덮으면서 상기 마스크 개구부들(도 5a의 45, 46, 47, 48)의 일부를 노출시키는 비아 마스크(51)를 형성할 수 있다.
상기 비아 마스크(51) 및 상기 하드 마스크(42)를 식각 마스크로 이용하여 상기 캐핑 층(39) 및 상기 금속간 절연 층(36)을 식각하여 예비 홀들(54, 55, 56)을 형성할 수 있다. 상기 금속간 절연 층(36)은 일부가 식각될 수 있다. 따라서, 상기 예비 홀들(54, 55, 56)의 바닥면은 상기 금속간 절연 층(36) 내부에 형성될 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 상기 비아 마스크(도 7a 및 도 7b의 51)를 제거할 수 있다. 상기 하드 마스크(42)를 식각 마스크로 이용하는 식각 공정을 진행하여 상기 금속간 절연 층(36)을 식각하여 다마신 개구부들(63, 64, 65, 66)을 형성할 수 있다.
일 예에서, 상기 하드 마스크(42)를 식각 마스크로 이용하는 식각 공정에 의해 상기 버퍼 층(33)도 같이 식각되면서 상기 식각 저지 층(30)이 노출될 수 있다.
일 예에서, 상기 식각 공정은 플라즈마를 이용하는 이방성 식각 공정일 수 있다.
상기 다마신 개구부들(63, 64, 65, 66)은 차례로 배열되며 평행한 제1 다마신 개구부(63), 제2 다마신 개구부(64), 제3 다마신 개구부(65) 및 제4 다마신 개구부(66)를 형성할 수 있다.
상기 제1, 제2 및 제4 다마신 개구부들(63, 64, 66)의 각각은 비아 홀(54a, 55a, 56a) 및 상기 비아 홀(54a, 55a, 56a)과 중첩하는 배선 트렌치(57, 58, 59)을 포함할 수 있다.
상기 비아 홀들(54a, 55a, 56a)은 상기 콘택 구조체들(24, 25, 26)과 중첩할 수 있다.
상기 금속간 절연 층(36) 내에 디플리션 영역들(DR)이 형성될 수 있다. 상기 디플리션 영역들(DR)은 상기 금속간 절연 층(36) 내의 탄소(C)가 결핍된 영역일 수 있다. 상기 디플리션 영역들(DR)은 상기 다마신 개구부들(63, 64, 65, 66)을 형성하기 위한 식각 공정을 진행하면서, 상기 금속간 절연 층(36) 내의 탄소(C)가 외부로 빠져가나면서 형성되며 유전 상수가 높아진 영역일 수 있다.
상기 디플리션 영역들(DR)은 상기 다마신 개구부들(63, 64, 65, 66)에 의해 노출되는 상기 금속간 절연 층(36)의 노출면으로부터 일정 깊이로 형성될 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 상기 다마신 개구부들(63, 64, 65, 66)에 의해 노출되는 상기 금속간 절연 층(36) 내의 상기 디플리션 영역들(DR)의 표면들에 경화 층들(DL)을 형성할 수 있다. 상기 경화 층들(DL)은 상기 금속간 절연 층(36) 보다 치밀해진 막질 구조를 가질 수 있다. 상기 경화 층들(DL)은 상기 하드 마스크(도 8a의 42)를 제거하면서 상기 식각 저지 막(30)을 식각하여 상기 콘택 구조체들(24, 25, 26)을 노출시키는 동안에 형성될 수 있다.
일 예에서, 상기 하드 마스크(도 8a의 42)를 제거하면서 상기 식각 저지 막(30)을 식각하여 상기 콘택 구조체들(24, 25, 26)을 노출시키는 것은 식각 공정을 진행하여 상기 하드 마스크(도 8a의 42) 및 상기 식각 저지 막(30)을 식각하고, 표면 처리 공정을 진행하는 것을 포함할 수 있다. 상기 표면 처리 공정은 상기 하드 마스크(도 8a의 42) 및 상기 식각 저지 막(30)을 식각하는 동안에 발생되어 상기 다마신 개구부들(63, 64, 65, 66)을 갖는 반도체 기판의 표면에 잔존하는 반응 부산물을 제거하는 공정을 포함할 수 있다. 이러한 표면 처리 공정은 플라즈마 처리 공정을 이용하여 진행할 수 있다. 상기 표면 처리 공정은 수소 원소 및 질소 원소를 포함하는 공정 가스, 예를 들어 N2 가스 및 H2 가스를 포함하는 공정 가스를 이용하는 플라즈마 처리 공정을 진행하는 것을 포함할 수 있다. 이러한 표면 처리 공정을 진행하면서 상기 경화 층들(DL)이 형성될 수 있다.
도 1, 도 10a 및 도 10b를 참조하면, 상기 경화 층들(도 9a 및 도 9b의 DL)을 제거하여 확장된 다마신 개구부들(63a, 64a, 65a, 66a)을 형성할 수 있다. 상기 확장된 다마신 개구부들(63a, 64a, 65a, 66a)은 상기 다마신 개구부들(도 9a 및 도 9b의 63, 64, 65, 66) 보다 상기 경화 층들(도 9a 및 도 9b의 DL)이 제거된 영역만큼 폭들이 증가할 수 있다.
일 예에서, 상기 경화 층들(도 9a 및 도 9b의 DL)을 식각 공정을 이용하여 제거하는 동안에 상기 캐핑 층(39)의 일부도 같이 식각될 수 있다.
일 예에서, 상기 경화 층들(도 9a 및 도 9b의 DL)을 식각하는 공정은 F(fluorine)-기반 화학 물질(F-based chemical material)을 이용할 수 있다. 상기 F-기반 화학 물질은 F2 가스, HF 가스, NH4F 가스 또는 NF3 가스 등을 포함할 수 있다.
상기 경화 층들(도 9a 및 도 9b의 DL)을 제거하면서 상기 식각 저지 층(30)은 식각되지 않을 수 있다. 상기 확장된 다마신 개구부들(63a, 64a, 65a, 66a)의 상기 비아 홀들(54a, 55a, 56)의 각각은 하부 폭(W1) 보다 상부 폭(W2)이 클 수 있다. 여기서, 상기 하부 폭(W1)은 상기 식각 저지 층(30)에 의해 정의되는 상기 비아 홀들(54a, 55a, 56a)의 폭일 수 있고, 상기 상부 폭(W2)은 상기 금속간 절연 층(36)에 의해 정의되는 상기 비아 홀들(54a, 55a, 56a)의 폭일 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 상기 디플리션 영역들(DR) 내에 "탄소(C)"을 주입할 수 있는 공정(69)을 진행할 수 있다. 따라서, 상기 금속간 절연 층(36)은 최초의 물질 상태를 유지하고 있는 제1 영역(36a) 및 상기 디플리션 영역들(DR) 내에 "C"이 주입되어 형성되는 제2 영역들(36b)을 포함할 수 있다. 상기 공정(69)을 진행하는 것은 상기 디플리션 영역들(DR) 내로 "C" 원소를 확산시키어 상기 디플리션 영역들(DR)을 상기 제2 영역들(36b)로 변형시키는 것을 포함할 수 있다. 상기 제2 영역들(36b)은 상기 제1 영역(36a) 보다 유전율이 큰 영역일 수 있으며, 상기 제1 영역(36a) 내의 공공들(도 2d의 37a) 보다 작은 크기의 공공들(도 2d의 37b)을 포함할 수 있다.
일 예에서, 상기 공정(69)을 진행하여 상기 제2 영역들(36b)을 형성하는 것은 상기 디플리션 영역들(DR) 내로 "C" 원소와 함께 다른 원소, 예를 들어 "Si" 원소를 확산시키어 상기 디플리션 영역들(DR)을 상기 제2 영역들(36b)로 변형시키는 것을 포함할 수 있다.
일 예에서, 상기 공정(69)은 "C" 원소와 함께 "Si" 원소를 상기 디플리션 영역들(DR) 내로 확산시키는 것을 포함할 수 있다.
일 예에서, 상기 공정(69)은 실레인 기반 화학 물질(silane based chemical meterial)을 이용하는 리모트 플라즈마 공정으로 진행될 수 있다. 상기 회복 공정(69)에서 이용되는 화학 물질은 메틸기(Methyl)를 포함할 수 있다. 예를 들어, 상기 공정(69)은 (CH3)xSiyLz 의 화학 물질을 이용하는 것을 포함할 수 있다. 여기서, "L" 은 N(CH3)2, H, OCH3, COOH, OH 또는 NH2일 수 있다.
일 예에서, 상기 공정(69)은 "C" 원소의 보다 안정된 확산을 위하여 상온 보다 높은 온도의 고온에서 진행될 수 있다. 예를 들어, 상기 공정(69)은 약 200℃ 내지 약 400℃ 의 온도 분위기에서 진행될 수 있다.
일 예에서, 상기 공정(69)은 "C" 원소의 보다 안정된 확산을 위하여 상기 확장된 다마신 개구부들(63a, 64a, 65a, 66a)을 갖는 반도체 기판의 표면에 자외선(UV)을 조사하면서 진행될 수 있다.
일 예에서, 상기 공정(69)은 약 200℃ 내지 약 400℃ 의 온도 분위기에서 상기 확장된 다마신 개구부들(63a, 64a, 65a, 66a)을 갖는 반도체 기판의 표면에 자외선(UV)을 조사하면서 진행될 수 있다.
일 예에서, 상기 공정(69)은 상기 디플리션 영역들(DR) 내로 "C" 원소를 공급하기 위한 소스 가스와 함께, 상기 콘택 구조체들(24, 25, 26)의 노출된 표면에 형성될 수 있는 금속 산화물을 금속으로 환원시킬 수 있는 환원 가스, 예를 들어 NH3 가스를 포함할 수 있다.
도 1, 도 12a 및 도 12b를 참조하면, 상기 회복 영역(72)을 갖는 반도체 기판 상에 제1 도전 층(75), 제2 도전 층(76) 및 씨드 층(77)을 차례로 콘포멀하게 형성하고, 상기 씨드 층 상(77)에 상기 확장된 다마신 개구부들(63a, 64a, 65a, 66a)을 채우는 제3 도전 층(78)을 형성하고, 상기 금속간 절연 층(36)이 노출될 때까지 상기 제1 내지 제3 도전 층들(75, 76, 78) 및 상기 씨드 층(77)을 평탄화하여 배선 구조체들(81, 82, 83, 84)을 형성할 수 있다.
상기 배선 구조체들(81, 82, 83, 84)의 각각은, 도 1, 도 2a, 도 2b, 도 2c 및 도 2d를 참조하여 설명한 것과 같이, 상기 플러그 부분(81a, 82a, 83a, 84a) 및 상기 플러그 부분(81a, 82a, 83a, 84a) 상에 배치되며 상기 플러그 부분(81a, 82a, 83a, 84a)과 일체로 연결되는 상기 배선 부분(81b, 82b, 83b, 84b)을 포함할 수 있다.
도 1, 도 2a, 도 2b, 도 2c 및 도 2d를 다시 참조하면, 상기 식각 저지 층(30), 상기 버퍼 층(33), 상기 금속간 절연 층(36) 및 상기 배선 구조체들(81, 82, 83, 84)은 제1 배선 영역(IR1)을 형성할 수 있다. 도 5a 및 도 5b에서 설명한 것과 같은 상기 식각 저지 층(30)을 형성하는 공정부터 도 12a 및 도 12b에서 설명한 것과 같은 상기 배선 구조체들(81, 82, 83, 84)을 형성하는 공정까지를 반복 진행하여 제2 배선 영역(IR2)을 형성할 수 있다.
도 13을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 형성하기 위한 공정 시스템의 일 예에 대하여 설명하기로 한다. 도 13은 공정 시스템(100a)을 개략적으로 나타낸 평면도이다.
도 13을 참조하면, 공정 시스템(100a)은 복수의 반도체 공정들을 진행할 수 있는 복수의 공정 챔버들(110, 120, 130, 140), 상기 복수의 공정 챔버들(110, 120, 130, 140) 사이에 배치되어 기판을 이송할 수 있는 로봇 시스템(106), 및 상기 공정 시스템(100a) 내/외부로 기판을 이송할 수 있는 이송 챔버(102, 104)를 포함할 수 있다. 상기 이송 챔버(102, 104)는 로드락 챔버로 대체될 수도 있다. 도 13에서, 상기 복수의 공정 챔버들(110, 120, 130, 140)이 4개가 있는 것처럼 도시하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 진행하고자 하는 반도체 공정의 수에 따라 상기 복수의 공정 챔버들(110, 120, 130, 140)의 수가 결정될 수 있다.
도 5a 내지 도 12b에서 설명한 반도체 공정들 중 적어도 두 개 이상의 공정들은 상기 공정 시스템(100a)에서 진공 단절 없이 수행될 수 있다. 예를 들어, 상기 복수의 공정 챔버들(110, 120, 130, 140) 중 어느 하나의 공정 챔버(110)에서, 도 10a 및 도 10b에서 설명한 것과 같은 상기 경화 층(도 9a 및 도 9b의 DL)을 제거하는 공정 및 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)을 차례로 수행할 수 있다.
상기 공정 시스템(100a)은 도 10a 및 도 10b에서 설명한 것과 같은 상기 경화 층(도 9a 및 도 9b의 DL)을 제거하는 공정에 필요한 물질, 예를 들어 F(fluorine)-기반 화학 물질(F-based chemical material)을 공급하기 위한 제1 물질 공급 장치(150a) 및 상기 제1 물질 공급 장치(150a)와 상기 공정 챔버(110)를 연결하는 제1 배관(150b)을 포함할 수 있다.
또한, 상기 공정 시스템(100a)은 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)에 필요한 물질, 예를 들어 실레인 기반 화학 물질(silane based chemical meterial)을 공급하기 위한 제2 물질 공급 장치(155a) 및 상기 제2 물질 공급 장치(155a)와 상기 공정 챔버(110)를 연결하는 제2 배관(155b)을 포함할 수 있다.
또한, 상기 공정 시스템(100a)은 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)을 진행하는 동안에 약 200℃ 내지 약 400℃의 온도 분위기를 형성하거나, 또는 상기 확장된 다마신 개구부들(도 11a 및 도 11b의 63a, 64a, 65a, 66a)을 갖는 반도체 기판의 표면에 자외선(UV)을 조사할 수 있는 장치(160)를 포함할 수 있으며, 이러한 장치(160)는 상기 공정 챔버(100)에 설치될 수 있다.
도 13에서 설명한 바와 같이, 도 10a 및 도 10b에서 설명한 것과 같은 상기 경화 층(도 9a 및 도 9b의 DL)을 제거하는 공정 및 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)은 어느 하나의 공정 챔버(110)에서 차례로 수행될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 도 10a 및 도 10b에서 설명한 것과 같은 상기 경화 층(도 9a 및 도 9b의 DL)을 제거하는 공정과, 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)을 별도의 공정 챔버들에서 진행할 수 있는 공정 시스템(100b)에 대하여 도 14를 참조하여 설명하기로 한다.
도 14를 참조하면, 공정 시스템(100b)은 복수의 공정 챔버들(120, 130, 140)과 함께 도 10a 및 도 10b에서 설명한 것과 같은 상기 경화 층(도 9a 및 도 9b의 DL)을 제거하는 공정을 진행할 수 있는 제1 챔버(110a)와 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)을 진행할 수 있는 제2 챔버(110b)를 포함할 수 있다.
상기 공정 시스템(100a)은 도 10a 및 도 10b에서 설명한 것과 같은 상기 경화 층(도 9a 및 도 9b의 DL)을 제거하는 공정에 필요한 물질, 예를 들어 F(fluorine)-기반 화학 물질(F-based chemical material)을 공급하기 위한 제1 물질 공급 장치(150a) 및 상기 제1 물질 공급 장치(150a)와 상기 제1 챔버(110a)를 연결하는 제1 배관(150b)을 포함할 수 있다. 또한, 상기 공정 시스템(100a)은 도 11a 및 도 11b에서 설명한 것과 같은 상기 공정(69)에 필요한 물질, 예를 들어 실레인 기반 화학 물질(silane based chemical meterial)을 공급하기 위한 제2 물질 공급 장치(155a) 및 상기 제2 물질 공급 장치(155a)와 상기 제2 챔버(110b)를 연결하는 제2 배관(155b)을 포함할 수 있다. 또한, 도 13에서 설명한 것과 같은 약 200℃ 내지 약 400℃ 의 온도 분위기를 형성하거나, 또는 자외선(UV)을 조사할 수 있는 상기 장치(160)는 상기 제2 챔버(110b)에 설치될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 6 : 아이솔레이션 영역
9, 10, 11 : 활성 영역 15, 16, 17 : 콘택 영역
21 : 층간 절연 층 24, 25, 26 : 콘택 구조체
30 : 식각 저지 층 33 : 버퍼 층
36 : 금속간 절연 층 36a : 제1 영역
36b : 제2 영역 37a : 제1 공공(first pore)
37b : 제2 공공(second pore) 39 : 캐핑 층
42 : 하드 마스크 45, 46, 47, 48 : 마스크 개구부
51 : 비아 마스크 54, 55, 56 : 예비 홀
54a, 55a, 56a : 비아 홀 57, 58, 59 : 배선 트렌치
63, 64, 65, 66 : 다마신 개구부 DR : 디플리션 영역(depletion region)
DL : 경화 층 69 : 공정
75 : 제1 도전 층 76 : 제2 도전 층
77 : 씨드 층 78 : 제3 도전 층
81, 82, 83, 84 : 제4 배선 구조체 81a, 82a, 83a, 84a : 플러그 부분
81b, 82b, 83a, 84b : 배선 부분 UR : 하부 구조물
IR1 : 제1 배선 영역 IR2 : 제2 배선 영역
100a, 100b : 공정 시스템

Claims (10)

  1. 콘택 구조체를 갖는 하부 구조물 상에 배치되는 식각 저지 층;
    상기 식각 저지 층 상에 배치되는 버퍼 층;
    상기 버퍼 층 상에 배치되며 저-유전체 물질로 형성되는 금속간 절연 층, 상기 금속간 절연 층은 서로 다른 유전율을 갖는 제1 영역 및 제2 영역을 포함하고; 및
    상기 콘택 구조체와 전기적으로 연결되는 플러그 부분 및 상기 플러그 부분 상의 배선 부분을 포함하는 배선 구조체를 포함하되,
    상기 플러그 부분은 상기 식각 저지 층을 관통하는 제1 부분 및 상기 금속간 절연 층 내에 배치되며 상기 제1 부분 보다 큰 폭을 갖는 제2 부분을 포함하고,
    상기 배선 부분은 상기 금속간 절연 층에 의해 둘러싸이는 측면을 갖는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속간 절연 층의 상기 제2 영역은 상기 금속간 절연 층의 상기 제1 영역과 상기 배선 구조체 사이에 배치되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 금속간 절연 층의 상기 제2 영역은 상기 금속간 절연 층의 상기 제1 영역 보다 유전율이 높은 영역인 반도체 소자.
  4. 제 1 항에 있어서,
    상기 배선 부분의 서로 대향하는 양 측면들은 상기 플러그 부분의 측면들과 수직하게 정렬되는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 금속간 절연 층의 상기 제1 영역은 제1 공공(pore)을 포함하고,
    상기 금속간 절연 층의 상기 제2 영역은 상기 제1 공공 보다 작은 크기의 제2 공공을 포함하는 반도체 소자.
  6. 하부 구조물 상에 배치되는 식각 저지 층;
    상기 식각 저지 층 상에 배치되며 저-유전체 물질로 형성되는 금속간 절연 층; 및
    서로 인접하는 제1 및 제2 배선 구조체들을 포함하되,
    상기 금속간 절연 층은 상기 제1 및 제2 배선 구조체들과 이격된 제1 영역 및 상기 제1 및 제2 배선 구조체들과 접촉하며 상기 제1 영역과 다른 유전율을 갖는 제2 영역을 포함하고,
    상기 제1 배선 구조체는 제1 플러그 부분 및 상기 제1 플러그 부분 상의 제1 배선 부분을 포함하고,
    상기 제2 배선 구조체는 제2 플러그 부분 및 상기 제2 플러그 부분 상의 제2 배선 구조체를 포함하고,
    상기 제1 및 제2 플러그 부분들은 상기 식각 저지 층과 접촉하는 하부 부분들 및 상기 금속간 절연 층과 접촉하는 상부 부분들을 포함하고,
    상기 제1 및 제2 플러그 부분들의 상기 하부 부분들 사이의 거리는 상기 제1 및 제2 플러그 부분들의 상기 상부 부분들 사이의 거리 보다 큰 반도체 소자.
  7. 제 6 항에 있어서,
    상기 금속간 절연 층과 상기 식각 저지 층 사이에 배치되며 상기 식각 저지 층 보다 두꺼운 버퍼 층을 더 포함하되,
    상기 버퍼 층은 상기 금속간 절연 층 보다 유전율이 높은 절연성 물질로 형성되는 반도체 소자.
  8. 제 6 항에 있어서,
    상기 금속간 절연 층의 상기 제2 영역은 상기 금속간 절연 층의 상기 제1 영역 보다 유전율이 높은 영역인 반도체 소자.
  9. 제 6 항에 있어서,
    상기 금속간 절연 층은 제1 공공들 및 상기 제1 공공들 보다 작은 크기를 가지며 상기 제1 공공들 보다 상기 제1 및 제2 배선 구조체들에 가까운 제2 공공들을 포함하는 반도체 소자.
  10. 제 6 항에 있어서,
    상기 하부 구조물은 층간 절연 층 및 상기 층간 절연 층을 관통하며 상기 제1 및 제2 플러그 부분들과 각각 접촉하는 콘택 구조체들을 포함하되,
    상기 제1 및 제2 플러그 부분들의 상기 하부 부분들은 상기 콘택 구조체들의 상부면들 보다 작은 폭을 갖는 반도체 소자.

KR1020160117172A 2016-09-12 2016-09-12 배선 구조체를 갖는 반도체 소자 KR20180030280A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160117172A KR20180030280A (ko) 2016-09-12 2016-09-12 배선 구조체를 갖는 반도체 소자
US15/480,055 US10096549B2 (en) 2016-09-12 2017-04-05 Semiconductor devices having interconnection structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160117172A KR20180030280A (ko) 2016-09-12 2016-09-12 배선 구조체를 갖는 반도체 소자

Publications (1)

Publication Number Publication Date
KR20180030280A true KR20180030280A (ko) 2018-03-22

Family

ID=61560958

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160117172A KR20180030280A (ko) 2016-09-12 2016-09-12 배선 구조체를 갖는 반도체 소자

Country Status (2)

Country Link
US (1) US10096549B2 (ko)
KR (1) KR20180030280A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11315828B2 (en) * 2018-08-15 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Metal oxide composite as etch stop layer
US11227794B2 (en) * 2019-12-19 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Method for making self-aligned barrier for metal vias In-Situ during a metal halide pre-clean and associated interconnect structure

Family Cites Families (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5494858A (en) * 1994-06-07 1996-02-27 Texas Instruments Incorporated Method for forming porous composites as a low dielectric constant layer with varying porosity distribution electronics applications
US6093649A (en) 1998-08-07 2000-07-25 Rodel Holdings, Inc. Polishing slurry compositions capable of providing multi-modal particle packing and methods relating thereto
US6316354B1 (en) 1999-10-26 2001-11-13 Lsi Logic Corporation Process for removing resist mask of integrated circuit structure which mitigates damage to underlying low dielectric constant silicon oxide dielectric layer
US6541863B1 (en) * 2000-01-05 2003-04-01 Advanced Micro Devices, Inc. Semiconductor device having a reduced signal processing time and a method of fabricating the same
US7135404B2 (en) * 2002-01-10 2006-11-14 Semitool, Inc. Method for applying metal features onto barrier layers using electrochemical deposition
US6346490B1 (en) 2000-04-05 2002-02-12 Lsi Logic Corporation Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps
US6713382B1 (en) 2001-01-31 2004-03-30 Advanced Micro Devices, Inc. Vapor treatment for repairing damage of low-k dielectric
US7541200B1 (en) 2002-01-24 2009-06-02 Novellus Systems, Inc. Treatment of low k films with a silylating agent for damage repair
US7083991B2 (en) 2002-01-24 2006-08-01 Novellus Systems, Inc. Method of in-situ treatment of low-k films with a silylating agent after exposure to oxidizing environments
US20030181034A1 (en) * 2002-03-19 2003-09-25 Ping Jiang Methods for forming vias and trenches with controlled SiC etch rate and selectivity
US6713402B2 (en) * 2002-05-31 2004-03-30 Texas Instruments Incorporated Methods for polymer removal following etch-stop layer etch
US6737345B1 (en) * 2002-09-10 2004-05-18 Taiwan Semiconductor Manufacturing Company Scheme to define laser fuse in dual damascene CU process
US7517790B2 (en) 2002-10-31 2009-04-14 International Business Machines Corporation Method and structure to enhance temperature/humidity/bias performance of semiconductor devices by surface modification
US7709371B2 (en) 2003-01-25 2010-05-04 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
EP1588411A4 (en) 2003-01-25 2008-10-01 Honeywell Int Inc REPAIR AND RESTORATION OF DAMAGED DIELECTRIC MATERIALS AND FILMS
US9236279B2 (en) 2003-06-27 2016-01-12 Lam Research Corporation Method of dielectric film treatment
US7223704B2 (en) 2004-08-27 2007-05-29 Infineon Technologies Ag Repair of carbon depletion in low-k dielectric films
JP2006086411A (ja) 2004-09-17 2006-03-30 Dainippon Screen Mfg Co Ltd 基板処理装置
US7387973B2 (en) 2004-09-30 2008-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method for improving low-K dielectrics by supercritical fluid treatments
US7163900B2 (en) 2004-11-01 2007-01-16 Infineon Technologies Ag Using polydentate ligands for sealing pores in low-k dielectrics
US7365026B2 (en) 2005-02-01 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. CxHy sacrificial layer for cu/low-k interconnects
US7135402B2 (en) 2005-02-01 2006-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sealing pores of low-k dielectrics using CxHy
US7253105B2 (en) 2005-02-22 2007-08-07 International Business Machines Corporation Reliable BEOL integration process with direct CMP of porous SiCOH dielectric
US8980769B1 (en) 2005-04-26 2015-03-17 Novellus Systems, Inc. Multi-station sequential curing of dielectric films
US7314828B2 (en) 2005-07-19 2008-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Repairing method for low-k dielectric materials
KR100703559B1 (ko) * 2005-12-28 2007-04-03 동부일렉트로닉스 주식회사 듀얼다마신 구조를 가지는 반도체 소자 및 그 제조방법
US7482265B2 (en) 2006-01-10 2009-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. UV curing of low-k porous dielectrics
US7807219B2 (en) 2006-06-27 2010-10-05 Lam Research Corporation Repairing and restoring strength of etch-damaged low-k dielectric materials
US7851232B2 (en) 2006-10-30 2010-12-14 Novellus Systems, Inc. UV treatment for carbon-containing low-k dielectric repair in semiconductor processing
US8465991B2 (en) 2006-10-30 2013-06-18 Novellus Systems, Inc. Carbon containing low-k dielectric constant recovery using UV treatment
US20100015731A1 (en) 2007-02-20 2010-01-21 Lam Research Corporation Method of low-k dielectric film repair
US7598169B2 (en) 2007-02-21 2009-10-06 International Business Machines Corporation Method to remove beol sacrificial materials and chemical residues by irradiation
JP5135905B2 (ja) * 2007-06-19 2013-02-06 富士通セミコンダクター株式会社 半導体装置の製造方法
US7741224B2 (en) 2007-07-11 2010-06-22 Texas Instruments Incorporated Plasma treatment and repair processes for reducing sidewall damage in low-k dielectrics
WO2009085098A1 (en) 2007-12-19 2009-07-09 Lam Research Corporation Vapor phase repair and pore sealing of low-k dielectric materials
WO2009099812A2 (en) 2008-02-01 2009-08-13 Lam Research Corporation Reducing damage to low-k materials during photoresist stripping
JP4708465B2 (ja) 2008-10-21 2011-06-22 東京エレクトロン株式会社 半導体装置の製造方法及び半導体装置の製造装置
JP5261291B2 (ja) 2009-06-01 2013-08-14 東京エレクトロン株式会社 処理方法および記憶媒体
US8358007B2 (en) 2009-06-11 2013-01-22 Globalfoundries Singapore Pte. Ltd. Integrated circuit system employing low-k dielectrics and method of manufacture thereof
US7981699B2 (en) 2009-10-22 2011-07-19 Lam Research Corporation Method for tunably repairing low-k dielectric damage
JP5544893B2 (ja) 2010-01-20 2014-07-09 東京エレクトロン株式会社 基板処理方法及び記憶媒体
DE102010040071B4 (de) * 2010-08-31 2013-02-07 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zur Wiederherstellung von Oberflächeneigenschaften empfindlicher Dielektrika mit kleinem ε in Mikrostrukturbauelementen unter Anwendung einer in-situ-Oberflächenmodifizierung
US8492170B2 (en) 2011-04-25 2013-07-23 Applied Materials, Inc. UV assisted silylation for recovery and pore sealing of damaged low K films
US8216861B1 (en) 2011-06-28 2012-07-10 Applied Materials, Inc. Dielectric recovery of plasma damaged low-k films by UV-assisted photochemical deposition
US8575041B2 (en) 2011-09-15 2013-11-05 Globalfoundries Inc. Repair of damaged surface areas of sensitive low-K dielectrics of microstructure devices after plasma processing by in situ treatment
US8946782B2 (en) 2012-04-19 2015-02-03 International Business Machines Corporation Method for keyhole repair in replacement metal gate integration through the use of a printable dielectric
TW201403711A (zh) 2012-07-02 2014-01-16 Applied Materials Inc 利用氣相化學暴露之低ｋ介電質損傷修復
US8623754B1 (en) 2012-07-27 2014-01-07 Globalfoundries Inc. Repairing anomalous stiff pillar bumps
US9236294B2 (en) 2014-01-13 2016-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US9793212B2 (en) * 2015-04-16 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of forming same

Also Published As

Publication number Publication date
US20180076140A1 (en) 2018-03-15
US10096549B2 (en) 2018-10-09

Similar Documents

Publication Publication Date Title
US10475703B2 (en) Structure and formation method of damascene structure
KR101476544B1 (ko) 개선된 비아 랜딩 프로파일을 위한 신규한 패터닝 방법
US6984892B2 (en) Semiconductor structure implementing low-K dielectric materials and supporting stubs
US9224643B2 (en) Structure and method for tunable interconnect scheme
US9607882B2 (en) Semiconductor device and manufacturing method thereof
US20090008750A1 (en) Seal ring for semiconductor device
US9373586B2 (en) Copper etching integration scheme
US9412651B2 (en) Air-gap formation in interconnect structures
US8728936B1 (en) Copper etching integration scheme
US7981762B2 (en) Method of forming pre-metal dielectric layer of semiconductor device
US8735278B2 (en) Copper etch scheme for copper interconnect structure
KR20180030280A (ko) 배선 구조체를 갖는 반도체 소자
US7687392B2 (en) Semiconductor device having metal wiring and method for fabricating the same
KR100818108B1 (ko) 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법
KR20030050951A (ko) 반도체 소자의 금속배선 형성방법
JP2006351732A (ja) 半導体装置の製造方法
US20230178379A1 (en) Film deposition for patterning process
KR100588665B1 (ko) 반도체 소자의 장벽금속층 형성 방법
US20240096796A1 (en) Integrated circuit device
KR100914976B1 (ko) 반도체 소자의 제조방법
KR20060038154A (ko) 응착력이 향상된 반도체 배선 제조 방법
KR101005740B1 (ko) 반도체 소자의 구리배선 형성방법
KR20040022568A (ko) 반도체 장치 및 그 제조 방법
KR20100001859A (ko) 반도체 소자의 금속배선 형성방법
KR20030089945A (ko) 반도체 소자의 금속 배선의 층간 절연막 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal