KR20020065641A - 감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그제조 방법 - Google Patents

감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그제조 방법 Download PDF

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Abstract

부분적으로 다공성 물질로 형성된 절연층(108)을 포함하는 반도체 디바이스 및 그 제조 방법이 개시된다. 인접하는 배선 라인들의 스트레이 캐패시턴스는 물질의 양을 줄임으로써, 즉 금속층의 절연층(108) 내의 다공성 물질을 이용함으로써 상당히 감소된다. 일 실시예에서, 다공성층(108)은 다른 기판 상에 개별적으로 제조된 다음, 다른 기판과 제품 웨이퍼가 서로 적절하게 정렬되는 동안 상기 제품 웨이퍼로 옮겨진다. 이러한 방식으로, MOS 구조를 갖는 제품 웨이퍼와 동시에 또는 사전에, 감소된 유전 상수를 갖는 완전한 금속층들을 제조할 수 있다. 금속층의 배선 라인들의 감소된 캐패시턴스로 인하여, 집적 회로의 신호 성능 및/또는 파워 소모가 개선된다.

Description

감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그 제조 방법{A SEMICONDUCTOR DEVICE HAVING A REDUCED SIGNAL PROCESSING TIME AND A METHOD OF FABRICATING THE SAME}
반도체 제조 분야에서는, 집적 회로 내의 반도체 디바이스들의 치수들을 줄이고자 하는 경향이 있다. 동시에, CPU와 같은 디지털 회로의 클럭 주파수는 한 설계 발생에서 이후의 설계 발생까지 일상적으로 증가된다.
그러나, 클럭 주파수가 증가할수록, 집적 회로 내의 많은 금속층들의 전기적인 특징들은 끊임없이 중요해지고 있다. 반도체 디바이스들을 연결하는 배선 라인들 및 컨택들의 높은 저항성 뿐 아니라, 이러한 컨택들 및 라인들로부터 비롯되는 높은 캐패시턴스는 집적 회로 내에서 전송되는 전기 신호들의 하강 및 상승 횟수들을 증가시킴으로써, 디바이스의 성능을 손상시킨다.
이러한 점에서, 인접하는 컨택들과 배선 라인들의 스트레이 캐패시턴스들을 고려하는 것이 또한 중요하다. 인접하는 컨덕터들 간에 캐패시턴스가 증가하게 되면, 컨택터들을 따른 신호 전파를 지연시키고, 이러한 캐패시턴스가 각 동작 주기동안 충전되어야만 하는 이유로 집적 회로 디바이스에 의한 파워 소모를 증가시키기 때문에, 인접하는 컨덕터들 간에 캐패시턴스가 증가하게 되는 것은 바람직하지 않다. 두 개의 컨덕터들의 캐패시턴스가 컨덕터들 간의 거리에 반비례하기 때문에, 디바이스의 치수들을 감소시키게 되면 당연히 인접하는 컨덕터들의 스트레이 캐패시턴스가 증가하게 된다. 또한, 다수의 금속층들이 형성되는 초대규모 집적(VLSI) 회로들에서, 인접하는 층들 간의 캐패시턴스를 줄이기 위하여 층들 간의 수직 거리를 마음대로 늘릴 수는 없는데, 이는 최대 수직 거리가 두 개의 인접하는 금속층들을 연결하는 비아홀들의 애스펙스비에 의해 결정되기 때문이다. 그러나, 비아의 낮은 전기 저항성을 보장하기 위해 비아들의 충분한 두께를 위하여, 그리고 감소된 회로 치수들을 위하여 비아들의 좁은 간격을 유지하기 위해서는, 비아홀들의 치수를 정확히 제어할 필요가 있다.
본 발명은 상기 설명된 하나 또는 그 이상의 문제들을 해결하거나, 또는 적어도 그 영향을 줄이는 것이다.
본 발명은 집적 회로 디바이스들의 제조에 관한 것으로서, 특히 감소된 신호 처리 시간을 나타내는 금속층들의 형성에 관한 것이다.
도 1은 종래 기술에 따른 반도체 디바이스의 개략적인 단면도이다.
도 2A 내지 2E는 본 발명의 예시적인 일 실시예에 따른 반도체 디바이스의 개략적인 단면도로서, 반도체 디바이스를 제공하는 연속적인 절차적인 단계들을 나타낸다.
본 발명은 다양한 변경들 및 대안적인 형태들을 가질 수 있음에도 불구하고, 본원 및 도면들에서는 특정 실시예들을 예시적으로 설명한다. 그러나, 이러한 특정 실시예들은 본 발명을 개시된 특정한 형태들로 한정하지 않으며, 본 발명은 첨부된 청구항들에 의해 규정되는 본 발명의 정신 및 범위 내에 있는 모든 변경들, 등가물들, 및 대안들을 포함한다는 것을 알 수 있을 것이다.
본 발명은 감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그 제조 방법을 제공한다. 본 발명의 예시적인 일 실시예에서는, 다공성 물질이 제조되는 밀도의 약 20-80% 범위의 밀도를 갖는 다공성 물질층과, 그리고 상기 다공성 물질층 내에 형성되는 다수의 전도성 상호연결부들로 구성되는 디바이스가 제공된다.
본 발명의 예시적인 일 실시예에서는, 최초 밀도를 갖는 물질층을 제공하는 단계와, 상기 물질층의 밀도를 시작 물질이 제조되는 최초 밀도의 약 20-80%로 감소시키는 단계와, 감소된 밀도를 상기 층 내에 적어도 하나의 개구부를 형성하는 단계와; 그리고 상기 개구부 내에 전도성 상호연결부들을 형성하는 단계를 포함하는 방법이 제공된다.
본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명백해질 것이다. 도면들에서, 동일한 부호들은 동일한 요소들을 나타낸다.
이하, 본 발명의 예시적인 실시예들을 설명한다. 명확성을 위하여, 실제 실행의 모든 특징들을 다 설명하지는 않는다. 물론, 어떠한 실제 실시예의 전개에 있어서, 가령 실행마다 변하게 되는 시스템 관련 및 사업에 관련된 제약들과의 호환성과 같은 개발자의 특정한 목표들을 달성하기 위해서는 많은 실행 지정 결정들이이루어져야 한다는 것을 알 수 있을 것이다. 또한, 이러한 전개 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이익을 갖는 당업자에게 있어서는 일상적인 일이라는 것을 알 수 있을 것이다.
이제, 도 2A 내지 2E를 참조하여 본 발명을 상세히 설명한다. 도면들에서는, 반도체 디바이스의 많은 영역들 및 구조들은 매우 정확하고 뚜렷하게 도시되었지만, 당업자라면 이러한 영역들이 및 구조들이 실제로는 도면들에 나타낸 것 처럼 정확하지 않다는 것을 알 수 있을 것이다. 또한, 도면들에 도시된 다양한 특징부들의 상대적인 크기들은 제조되는 디바이스들 상에서의 이러한 특징부들의 크기와 비교하여 과장 또는 감소될 수 있다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예들을 묘사하고 설명하기 위하여 포함된 것이다.
일반적으로, 본 발명은 감소된 신호 처리 시간을 갖는 반도체 디바이스 및 그 제조 방법을 제공한다. 당업자에게 있어서 본원을 완전히 읽게 되면 명백해지는 바와 같이, 본 발명은 많은 기술들, 예를 들어 NMOS, PMOS, COMS 등에 적용될 수 있으며, 한정하는 것은 아니지만 논리 디바이스들, 메모리 디바이스들 등을 포함하는 많은 디바이스들에 용이하게 적용될 수 있다.
도 1은 전형적인 종래 기술의 공정을 이용하여 반도체 기판(11) 상에 제조되는 예시적인 반도체 디바이스, 예를 들어 MOS 트랜지스터의 개략적인 단면도를 도시한다. 상호연결 유전 물질층(1) 내에는, 국부적인 상호연결 금속 개구부들(14)이 형성된 다음, 알루미늄, 코발트, 텅스텐 등과 같은 금속으로 채워져 국부적인 상호연결 금속 플러그들(2)을 형성한다. 국부적인 상호연결 금속 플러그들(2)은, 예를들어 코발트 실리사이드와 같은 금속 실리사이드로 구성될 수 있는 전극들(3)에 연결된다. 전극들(3)은 MOS 구조의 소스 및 드레인 영역들을 나타내는 아래의 액티브 접합들(4)에 대한 전기적인 컨택을 제공한다. 또한, 대개 실리콘 산화막으로 이루어지는 게이트 산화막(5), 및 대개 폴리실리콘으로 이루어지는 게이트 전극(6)이 기판(11) 상에 형성된다.
유전층(7)이 유전 물질층(1)의 평탄화된 표면(17) 상에 형성된다. 예시적인 일 실시예에서는, 컨택 개구부들(12) 및 배선 개구부들(13)이 유전층(7) 내에 형성된 다음, 알루미늄, 텅스텐, 또는 구리와 같은 전기적으로 전도성인 물질로 채워져, 전도성 컨택들(8) 및 전도성 라인들(9)을 형성한다. 유전층(7)과, 컨택 개구부들(12) 및 배선 개구부들(13) 내의 전도성 물질은 장벽층(10)에 의해 분리되는 바, 이 장벽층(10)은 티타늄층 및 니타늄 나이트라이드층으로 제조될 수 있다.
예시적인 일 실시예에서, 개구부들(12, 13)은 종래의 이중 대머신(damascene) 공정을 이용하여 구리로 채워진다. 이 공정에서, 유전층(7)은 예를 들어 CVD(화학 기상 증착) 공정을 이용하여 하부의 MOS 구조 전체 상에 형성된다. 이후, 유전층(7)은 공지된 포토리소그래피 및 식각 공정들에 의해 패턴화되어 컨택 개구부들(12) 및 배선 개구부들(13)을 형성한다. 이 컨택 개구부들(12) 및 배선 개구부들(13)의 측면 치수들이 다르기 때문에, 패터닝 단계는 두번 수행된다(이중 대머신 공정). 다음으로, 두 개의 서로 다른 층들로 이루어질 수 있는 장벽층(10)이 형성된다. 이후, 컨택 개구부들(12) 및 배선 개구부들(13)에는 알루미늄, 구리, 텅스텐 등과 같은 전기적으로 전도성인 물질이 채워져, 전도성컨택들(8) 및 전도성 라인들(9)을 형성한다. 최종 단계에서, 과잉 금속 및 장벽 물질이 유전층(7)의 표면(15)에 대하여 연마되어 제거된다.
동작시, 도 1에 도시된 반도체 디바이스의 전기적인 특성들은 MOS 트랜지스터 구조의 설계에 의해 결정될 뿐 아니라, 전도성 컨택들(8) 및 전도성 라인들(9)로 구성되어 유전층(7) 내에 형성되는 금속층의 특성들에 의해 큰 영향을 받을 수 있다. 특히, 컨택들(8) 및 라인들(9)의 스트레이 캐패시턴스는 종래의 구조에 있어서 신호 성능을 저하시키는데, 이는 캐패시턴스가 증가함에 따라 신호들의 하강 및 상승 횟수가 증가하고, 신호를 처리하는 동안 스트레이 캐패시턴스를 충전 및 방전시키는 데에 더 큰 파워가 소모되기 때문이다.
도 2A는 국부적인 상호연결 공정이 완료된 후, 본 발명에 따른 예시적인 일 실시예에 따른 웨이퍼 제품(130)의 단면도를 제시한다. 제 1 유전층(101) 내에서, 국부적인 상호연결 개구부들(120)이 형성된 다음 국부적인 상호연결 금속 플러그들(102)로 채워진다. 국부적인 상호연결 금속 플러그들(102)은, 예를 들어 코발트 실리사이드와 같은 금속 실리사이드로 된 전극들(103)과 컨택된다. 전극들(103)은 MOS 트랜지스터의 드레인 및 소스 영역들을 형성하는 액티브 접합들(104)과 전기적으로 컨택된다. 게이트 전극(106)은 게이트 산화막층(105)에 의해 액티브 접합들(104)과 전기적으로 분리된다.
이제, 도 2A에 도시된 MOS 구조의 부분들을 제조하는 전형적인 공정에 대해 설명한다. 종래의 실리사이드 공정에 의해 코발트 실리사이드층이 형성된 후, 약 70nm의 실리콘 나이트라이드 식각 중지층(미도시)이 예시된 트랜지스터를 덮는 기판의 표면 위에 형성된다. 이후, 유전체 스택이 형성되는 바, 이 유전체 스택은 LPCVD 또는 PECVD 공정에 의해 테트라에톡시레인(tetraethoxysilane)(TEOS)로부터 형성되는 실리콘 산화막으로 이루어질 수 있고, 도핑되거나 또는 도핑되지 않으며, 그리고 약 700-800nm의 전형적인 두께를 갖는 비반사 코팅을 포함할 수도 있다. 유전체 스택을 증착하고, 유전층(101)의 표면(131) 상에서 화학 기계적인 연마 단계를 완료한 후, 리소그래피 단계가 수행되는데, 여기에서는 특징부의 크기에 따라 광학 근접 교정(optical proximity correction)이 이용될 수 있다. 다음으로, 유전층(101)을 식각함으로써 국부적인 상호연결 개구부들(120)이 형성되는 바, 여기서 식각 공정은 식각 중지층(미도시) 상에서 중지된다. 이후 단계에서는, 선택 식각에 의해, 식각 중지층이 개구부들(120)에 의해 정의되는 표면으로부터 제거된다. 식각 중지층을 식각하고 제거한 후에는, 포토레지스트가 제거되고 웨이퍼가 세정된다. 전형적으로 티타늄/티타늄 나이트라이드로 이루어진 장벽층(미도시)은, 예를 들어 CVD 공정에 의해 개구부들(120) 내에 형성된다. 이후, 개구부들(120)은, 예를 들어 화학 기상 증착 공정에 의해 텅스텐과 같은 전도성 물질로 채워진다. 마지막 단계에서는, 상부 표면(131) 상에 있는 과잉 텅스텐 및 장벽층이 화학 기계적인 연마 동작에 의해 제거된다.
도 2B는 도 2A에 도시된 국부적인 상호연결 공정 이후의, 본 발명의 예시적인 일 실시예의 원리들에 따라 제조되는 반도체 디바이스의 개략적인 단면도이다. 도 2B에서, 도 2A에 도시된 것들과 동일한 부분들은 동일한 도면 부호들로 표시되는 바, 도면 부호들(101-106)이 나타내는 부분들에 대한 설명은 상기에서 이미 설명되었으므로, 이후의 모든 도면들에서는 생략한다.
도 2B에 도시된 예시적인 구조에서는, 접착층(107)이 유전층(101) 상에 형성된다. 이 접착층(107)은 한정하는 것은 아니지만 실리콘 산화막, 실리콘 옥시나이트라이드, 실리콘 나이트라이드 등을 포함하는 많은 물질들로 이루어지며, 그리고 약 50-1000Å 범위의 두께를 갖는다. 또한, 접착층(107)은 예를 들어 증착과 같은 많은 기술들에 의해 유전층(101) 상에 형성될 수 있다. 예시적인 일 실시예에서, 접착층(107)은 약 5-100nm(50-1000Å) 범위의 두께를 갖는 실리콘 산화막으로 된 증착층으로 이루어질 수 있다.
다음으로, 다공성 물질층(108) 및 접착층(109)이 제공된다. 궁극적으로, 다공성 물질층(108)은 유전층(101) 상에 접착될 것이다. 본 발명의 예시적인 일 실시예에서, 이는 이러한 접착층들이 요구되지 않을 수도 있음에도 불구하고, 접착층(107)에 접착층(109)을 접착시킴으로써 이루어질 수 있다. 접착층(109)은 한정하는 것은 아니지만 실리콘 산화막, 실리콘 옥시나이트라이드, 실리콘 나이트라이드 등을 포함하는 많은 물질들로 이루어지며, 그리고 약 5-100nm(약 50-1000Å) 범위의 두께를 갖는다. 또한, 접착층(109)은 예를 들어 증착과 같은 많은 기술들에 의해 다공성 물질층(108) 상에 형성될 수 있다. 예시적인 일 실시예에서, 접착층(109)은 약 5-100nm(50-1000Å) 범위의 두께를 갖는 실리콘 산화막으로 된 증착층으로 이루어질 수 있다.
상기 다공성 물질층(108)은 실리콘, 유전 산화막들, 유리, 석영, 구형 폴리머들, 플루오르화된 TEOS, HSQ, 다른 반도체들, 나이트라이드와 같은 반도체들의유전 화합물 등과 같은 많은 물질들로 이루어질 수 있다. 이 다공성 물질층(108)은 약 500-1500nm(5000-15000Å) 범위의 두께를 갖는다. 예시적인 일 실시예에서, 상기 다공성 물질층(108)은 약 500-1500nm(5000-15000Å) 범위의 두께를 갖는 다공성 실리콘으로 이루어진다. 본 실시예에서, 다공성 물질층(108), 및 MOS 구조를 갖는 제품 웨이퍼(130)는 개별적으로 공정된다.
상기 다공성 물질층(108)은, 예를 들어 양극 반응 공정(annodic reaction process)과 같은 공지된 많은 기술들중 어느 것에 의해 다공성으로 제조될 수 있다. 예를 들어, 다공성 물질층(108)은 최초 시작 물질을 선택하고, 이 시작 물질의 밀도를 20-80%로 줄임으로써 형성될 수 있다. 다공성 물질층(108)이 실리콘으로 된 예에서, 도핑되지 않은 실리콘 웨이퍼는 불화수소산으로 습식 식각되어 다공성 물질층(108)을 형성한다. 습식 식각 공정을 제어하기 위하여, 비활성 전극이 실리콘 웨이퍼의 표면에 부착되며, 웨이퍼가 산에 노출되는 동안 전류가 인가될 수 있다. 다공성 물질층(108)이 실리콘으로 된 실시예에서, 전체 도핑되지 않은 실리콘 웨이퍼는 주석으로 도금되며, 동시에 다공성으로 된다. 또한, 요구되는 두께를 갖는 다공성층을 얻도록, 그리고 제품 웨이퍼(130)로 전송할 때 다공성 물질층(108)의 용이한 분리를 위해 깊은 수소(H2) 주입 공정을 수행하도록, 실리콘 웨이퍼를 처리할 수 있다.
다공성 물질층(108)의 다공성의 정도는 인가된 전류 및 공정 시간에 의해 제어될 수 있는데, 이는 당업자들에게 공지되어 있다. 이러한 다공성의 정도의 제어는 또한 웨이퍼가 불화수소산에 의해 식각되는 동안, 웨이퍼 상으로 향하는 자외선광의 세기에 의해 제어될 수 있다. 그러나, 이러한 경우, 제어의 정도는 공급되는 전류의 변화에 의해 얻어지는 제어 효과 만큼 높지는 않다.
전형적으로, 다공성 물질층(108)은 이 다공성 물질층(108)을 형성하기 위하여 이용되는 최초 물질의 밀도를 약 20-80%로 줄이도록 형성될 것이다. 예를 들어, 약 2.328g/cm3의 밀도를 갖는 실리콘이 시작 물질로서 이용되는 예에서, 다공성 물질층(108)은 약 0.4656 내지 1.8625g/cm3의 밀도를 갖도록 형성된다. 실리콘으로 된 g/cm3의 전기적인 저항성은 고체 실리콘의 것보다 실질적으로 더 크다. 즉, 접착층(109)은 다공성 물질층(108) 상에 블랭킷 증착되어 이후의 저온 웨이퍼 접착 단계를 용이하게 하는 바, 이에 대해서는 하기에서 좀 더 설명된다.
누설 전류에 관련된 디바이스의 성능을 개선하기 위하여, 다공성 물질층(108)은 또한, 예를 들어 저온 산화 공정에 의해 패시베이션된다. 즉, 다공성 물질층(108)에는 산소 환경에서 약 800 내지 1100℃ 범위의 온도로 열 공정이 수행된다. 다공성 물질층(108)이 약 500-1500nm(5000-15000Å) 범위의 두께를 갖는 실리콘으로 된 예시적인 실시예에서, 다공성 물질층(108)에는 산소 환경에서 약 30 내지 180분 동안 약 800 내지 1100℃ 범위의 온도로 열 공정이 수행된다. 이 공정을 통하여, 실리콘으로 된 다공성 물질층(108)의 전부가 아닌 일부분들은 실리콘 산화막으로 변한다.
도 2C는 저온의 직접적인 웨이퍼 접착에 의해 다공성 물질층(108)이 제품 웨이퍼(130)에 결합된 후의 반도체 디바이스를 도시하는 바, 여기에서 제품 웨이퍼(130) 상의 접착층들(107, 109)과 다공성 물질층(108)은 각각 서로 부착된다. 도 2C에 도시된 바와 같이, 다수의 개구부들(110)이 또한, 예를 들어 종래의 식각 타입 공정들에 의해 다공성 물질층(108) 내에 형성된다. 개구부들(110)은 국부적인 상호연결 금속 플러그들(102)과 정렬되도록 형성되며, 공지된 어떠한 방법을 이용하여 형성될 수 있다. 예를 들어, 개구부들(110, 111)은 종래의 이중 대머신 공정에 따라 이중 리소그래피 및 식각 공정에 의해 형성될 수 있다. 또한, 개구부들(110, 111)을 형성하기 전에, 보호층(112)이 다공성 물질층(108) 상에 형성된다. 이 보호층(112)은 다공성 물질층(108)이 이후의 공정 동작들에 반응하기 때문에 제공된다. 예시적인 일 실시예에서, 보호층(112)은 5-100nm(50-1000Å) 범위의 두께를 갖는 실리콘 산화막으로 이루어진다.
다공성 물질층(108)의 두께, 및 이에 따른 제 1 금속층의 두께는 설계 및 공정 요건들에 의해 결정된다. 다공성 물질층(108)의 두께는 충분한 체적을 갖는 배선 라인들의 형성이, 배선 라인의 바람직한 최소의 전기 저항을 보장하도록 전기적으로 전도성인 물질을 충분히 수용할 수 있을 정도로 충분히 커야 한다. 반면, 컨택 및 배선 라인 개구부들(110, 111)의 애스펙트비, 및 이에 따라 다공성 물질층(108)의 두께는 이중 대머신 공정 동안 선택적인 식각 공정의 제한에 의해 제한된다. 따라서, 인접하는 금속층들 간의 수직 거리는 스트레이 캐패시턴스를 줄이기 위하여 마음대로 증가될 수 없다.
본원에서 설명되는 본 발명의 일 실시예에 따르면, 다공성층(108)이 제품 웨이퍼(130)에 접착된 후, 컨택 개구부들(110) 및 배선 라인 개구부들(111)을 형성하기 위한 이중 대머신 공정이 수행된다. 하지만, 웨이퍼로부터 완전히 분리된, 예를 들어 다공성 물질층(108), 개구부들(110, 111), 및/또는 층들(107, 109)로 이루어진 금속층을 형성하고, 그리고 다공성 물질층(108)의 형성이 완료된 후 다공성 물질층(108)과 제품 웨이퍼(130)를 연결하는 것이 또한 가능하다. 따라서, 제조 공정을 분리하게 되면, 다공성 물질층(108) 및 제품 웨이퍼(130)가 동시에 제조될 수 있기 때문에 제조 시간을 절약할 수 있게 된다.
도 2D는 본 발명의 예시적인 일 실시예에 따라 반도체 디바이스를 제조시 이후의 단계를 도시한다. 도 2C에 도시된 바와 같이 구조 상에 장벽층(113)이 증착될 수 있다. 따라서, 개구부들(110)의 표면들 및 개구부들(111)의 표면들은 장벽층(113)으로 덮여진다. 이 장벽층(113)은 개구부들(110, 111) 내에 채워질 컨택 금속과, 실리콘으로 된 다공성 물질층(108) 간에 어떠한 화학 반응이 일어나는 것을 막을 수 있는 높은 화학적인 안정성을 갖는, 예를 들어 티타늄 나이트라이드 또는 탄탈 나이트라이드와 같은 화합물 또는 전도성 세라믹, 금속으로 이루어질 수 있다.
도 2E는 본 발명의 예시적인 일 실시예에 따라 다공성 물질층(108) 및 예시적인 MOS 구조를 포함하는 반도체 디바이스의 단면도이다. 도 2E에서, 개구부들(110, 111)은 금속, 예를 들어 구리, 알루미늄, 또는 텅스텐과 같은 전도성 물질로 채워져, 전도성 컨택들(131) 및 전도성 배선 라인들(133)을 형성한다. 금속은 CVD 공정, 도금, 스퍼터링과 이후의 금속 리플로우의 결합 등을 포함하는많은 방법들에 의해 증착된다. 증착 공정 이후, 과잉 금속 및 장벽층ㄹ(113)은 평면 표면(143)을 얻기 위하여 연마되어 제거되며, 이로써 배선 라인들(113)의 분리가 이루어지게 된다. 금속층의 평면 표면(143)은 이후의 금속층들에 대한 기초를 형성한다.
상기에서 이미 설명한 바와 같이, 본 발명의 일 실시예에 따르면, 다공성 물질층(108)은 이들이 특정한 설계 요건들에 따라 적층되고 연결될 수 있도록, 개별적으로 그리고 가능하게는 사전에 제조될 수도 있다. 또한, 본 발명의 예시적인 일 실시예에 따르면, MOS 구조와 이에 대응하는 컨택들(131) 및 배선 라인들(1333)을 분리하는, 즉 유전층(101)과 다공성 물질층(108)을 분리하는 전체 유전 물질의 상당 부분은 낮은 유전 상수를 갖는 물질로 이루어진다. 본 실시예에서, 예를 들어 실리콘으로 된 다공성 물질층(108)의 다공성은 유전 상수가 공기의 유전 상수, 즉 1과 동일하게 되도록 조정됨으로써, 종래의 금속층과 비교하여 금속층 내의 절연 물질의 유전 상수를 약 50% 만큼 감소시킨다. 배선 라인들(133)의 간격, 거리 및 두꺼에 대하여, 캐패시턴스는 유전 상수에 비례하기 때문에 배선 라인들(133)의 스트레이 캐패시턴스를 약 50% 만큼 줄일 수 있게 된다. 스트레이 캐패시턴스를 줄임으로써, 스트레이 캐패시턴스를 충전 및 방전시키는 데에 필요한 전류가 감소되기 때문에 집적 회로의 전체 파워 소모 또한 감소된다. 또한, 본 발명에 따르면, 금속층의 RC 시상수가 감소되기 때문에 신호 상승 및 하강 횟수들이 더 짧아지게 된다.
결과적으로, 본 발명은 금속층의 절연 영역의 일부가 일반적인 디바이스들 내의 금속층들 보다 더 낮은 유전 상수를 나타내는 반도체 디바이스를 제공한다.이는, 유전 상수 및 공정 처리 특성들에 대하여 적절한 어떠한 타입의 반도체 물질, 유전체들(유리, 반도체 산화막 등)과 같은 물질들로 이루어진 다공성 물질층(108)을 제공함으로써 달성될 수 있다. 예를 들어, 다공성 물질층(108)의 다공성 정도를 제어함으로써, 층의 유전 상수는 공기의 유전 상수와 가깝게 조정될 수 있다. 따라서, 금속층의 스트레이 캐패시턴스는 감소되며, 이로써 디바이스의 전기적인 특성들이 개선된다.
또한, 본 발명은 상기 설명된 특징들을 갖는 반도체 디바이스를 제조하는 방법을 제공한다. 상기 설명된 방법의 예시적인 일 실시예에 따르면, 금속층 내에 다공성 물질층(108)을 형성하는 것은 제 2 기판 상에 웨이퍼 제품(130)을 형성하는 것과 별개로 수행된다. 또한, 본 발명은 다공성 물질층(108)이 제품 웨이퍼(130) 상에 형성된 후, 다공성 물질층(108)이 제품 웨이퍼(130)로 옮겨가거나, 또는 완료될 때 이후 제품 웨이퍼(130)로 옮겨가는 다공성 물질층(108) 내에 개별적으로 형성된 후, 어느 제품 웨이퍼(130) 상에 표준 공정 기술들을 이용하여 금속층, 즉 컨택들 및 배선 라인들에 대한 개구부들을 형성할 수 있다.
개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 이득을 갖는 당업자들에게 명백한, 다르지만 동등한 방법들로 변형 및 실행될 수 있다. 또한, 본 발명은 본원에 개시된 구조 또는 설계의 세부사항들에 한정되지 않으며, 하기의 청구범위들에 의해서만 한정된다. 따라서, 상기 설명된 특정 실시예들은 변형될 수 있으며, 이러한 모든 변형들은 본 발명의 범위 및 정신 내에 있는 것으로 간주된다. 따라서, 본 발명은 청구범위들에 의해 규정된다.

Claims (20)

  1. 최초 밀도를 갖는 시작 물질로부터 형성된 다공성 물질층(108)과, 여기서 상기 다공성 물질층은 상기 다공성 물질의 상기 시작 물질의 최초 밀도의 약 20-80% 범위의 밀도를 가지며; 그리고
    상기 다공성 물질층 내에 형성되는 다수의 전도성 상호연결부들(131, 133)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 다공성 물질층(108)은 실리콘, 실리콘 산화막, 플루오르화된 실리콘 산화막중 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서, 상기 다공성 물질층(108)은 약 0.4656-1.8625g/cm3범위의 밀도를 갖는 실리콘으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 다수의 전도성 상호연결부들은 다수의 전도성 라인들로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 다수의 상호연결부들은 다수의 전도성 금속 플러그들로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서, 상기 다수의 상호연결부들은 다수의 전도성 라인들 및 다수의 금속 플러그들로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서, 상기 다공성 물질층(108)에 접착된 실리콘 산화막층(109)을 더 포함하며, 상기 실리콘 산화막층(109)은 다른 구조 상의 다른 실리콘 산화막층(107)에 접착되는 것을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서, 상기 다공성 물질층의 위 및 아래에 형성된 실리콘 산화막층(112, 109)을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 약 0.4656-1.8625g/cm3범위의 밀도를 갖는 다공성 실리콘층(108)과;
    상기 다공성 실리콘층(108) 상에 형성된 제 1 접착층(109)과;
    한 구조 상에 형성된 제 2 접착층(107)과, 여기서 상기 구조에 있어서, 상기 다공성 실리콘층(108)은 서로 접착된 상기 제 1 접착층(109) 및 제 2 접착층(107) 상에 부착되며; 그리고
    상기 다공성 실리콘층(108) 내에 형성된 다수의 전도성 상호연결부들(131, 133)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 16 항에 있어서, 상기 제 1 접착층(109)은 실리콘 산화막, 실리콘 옥시나이트라이드, 및 실리콘 나이트라이드중 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  11. 제 16 항에 있어서, 상기 제 1 접착층(107)은 실리콘 산화막, 실리콘 옥시나이트라이드, 및 실리콘 나이트라이드중 적어도 하나로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  12. 제 16 항에 있어서, 상기 구조는 상기 기판 상에 형성되는 유전층으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  13. 제 16 항에 있어서, 상기 구조는 집적 회로 디바이스 상에 형성되는 금속층으로 이루어지는 것을 특징으로 하는 반도체 디바이스.
  14. 최초 밀도를 갖는 물질층을 제공하는 단계와;
    상기 물질층(108)의 밀도를 상기 물질층의 상기 최초 밀도의 약 20-80%로 감소시키는 단계와;
    상기 감소된 밀도를 갖는 상기 물질층(108) 내에 적어도 하나의 개구부(112, 110)를 형성하는 단계와; 그리고
    상기 적어도 하나의 개구부 내에 전도성 상호연결부들(131,133)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 26 항에 있어서, 상기 최초 밀도를 갖는 물질층을 제공하는 단계는, 상기 최초 밀도를 갖는 실리콘층을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 26 항에 있어서, 상기 최초 밀도를 갖는 물질층을 제공하는 단계는 약 2.328g/cm3의 최초 밀도를 갖는 실리콘층을 제공하는 단계를 포함하며, 그리고
    상기 물질층(108)의 밀도를 상기 물질층(108)의 상기 최초 밀도의 약 20-80%로 감소시키는 단계는 상기 실리콘층의 밀도를 약 0.4656-1.8625g/cm3으로 감소시키는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제 26 항에 있어서, 상기 물질층의 밀도를 상기 물질층의 상기 최초 밀도의 약 20-80%로 감소시키는 단계는, 상기 물질층(108)의 밀도를 상기 물질층의 상기 최초 밀도의 약 20-80%로 줄이기 위하여 양극 반응 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 26 항에 있어서, 상기 적어도 하나의 개구부 내에 상기 전도성 상호연결부들(131,133)을 형성하는 단계는, 상기 적어도 하나의 개구부 내에 전도성라인(133) 및 전도성 플러그(132)로 이루어진 전도성 상호연결부를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제 26 항에 있어서,
    상기 감소된 밀도를 갖는 상기 물질층(108) 상에 제 1 접착층(109)을 형성하는 단계와;
    부분적으로 형성된 반도체 디바이스 상에 제 2 접착층(107)을 형성하는 단계와;
    상기 부분적으로 형성된 반도체 디바이스 상에 상기 감소된 밀도를 갖는 상기 층(108)을 위치시키는 단계와; 그리고
    상기 제 1, 2 접착층들(109, 107)을 함께 접착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 26 항에 있어서, 상기 감소된 밀도를 갖는 상기 층(108)을 산소의 존재하에서 약 800-1100℃의 범위의 온도로 열처리하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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