KR20020074216A - 반도체 디바이스들 내에 구리 상호연결부들을 제조하는 방법 - Google Patents

반도체 디바이스들 내에 구리 상호연결부들을 제조하는 방법 Download PDF

Info

Publication number
KR20020074216A
KR20020074216A KR1020027009687A KR20027009687A KR20020074216A KR 20020074216 A KR20020074216 A KR 20020074216A KR 1020027009687 A KR1020027009687 A KR 1020027009687A KR 20027009687 A KR20027009687 A KR 20027009687A KR 20020074216 A KR20020074216 A KR 20020074216A
Authority
KR
South Korea
Prior art keywords
forming
copper
dielectric layer
layer
dielectric
Prior art date
Application number
KR1020027009687A
Other languages
English (en)
Other versions
KR100670227B1 (ko
Inventor
박스테판키타이
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20020074216A publication Critical patent/KR20020074216A/ko
Application granted granted Critical
Publication of KR100670227B1 publication Critical patent/KR100670227B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/7688—Filling of holes, grooves or trenches, e.g. vias, with conductive material by deposition over sacrificial masking layer, e.g. lift-off
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 구리 상호연결부(1645) 형성 방법을 개시한다. 이 방법은 구조층(1100) 상에 제 1 유전층(1105)을 형성하는 단계와; 상기 제 1 유전층(1105) 내에 제 1 개구부를 형성하는 단계와; 그리고 상기 제 1 개구부 내에 제 1 구리 구조(1125)를 형성하는 단계를 포함하는 구리 상호연결부 형성 방법이 제공된다. 이 방법은 상기 제 1 유전층(1105) 및 상기 제 1 구리 구조(1125) 상에 희생 유전층을 형성하는 단계와; 상기 제 1 구리 구조(1125)의 적어도 일부 상의 상기 희생 유전층 내에 제 2 개구부를 형성하는 단계와; 그리고 상기 제 2 개구부 내에, 상기 제 1 구리 구조(1125)의 적어도 일부와 접촉하는 제 2 구리 구조(1440)를 형성하는 단계를 더 포함한다. 이 방법은 상기 제 1 유전층(1105) 상의, 그리고 상기 제 2 구리 구조(1440)에 인접하는 상기 희생 유전층을 제거하는 단계와; 그리고 상기 제 2 구리 구조(1440)와 상기 제 1 구리 구조(1225)를 어닐함으로써 구리 상호연결부(1645)를 형성하는 단계를 더 포함한다.

Description

반도체 디바이스들 내에 구리 상호연결부들을 제조하는 방법{METHOD OF FABRICATING COPPER INTERCONNECTIONS IN SEMICONDUCTOR DEVICES}
반도체 산업에서는, 예를 들어 마이크로프로세서들, 메모리 디바이스들 등과 같은 집적 회로 디바이스들의 동작 속도의 증가가 끊임없이 요구되고 있다. 이는 소비자들이 컴퓨터들 및 전자 장치들이 훨씬 더 빠른 속도로 동작하기를 원하기 때문이다. 이와 같은 속도 증가에 대한 요구는 예를 들어 트랜지스터들과 같은 반도체 디바이스들의 크기를 계속해서 감소시켜왔다. 즉, 전형적인 전계 효과 트랜지스터(FET)의 많은 구성요소들, 예를 들어 채널 길이, 접합 깊이, 게이트 유전체 두께 등이 감소되었다. 예를 들어, 이와 동등한 다른 모든 것들에 있어서, FET의 채널 길이가 작아질수록, 트랜지스터가 더 빠르게 동작한다. 따라서, 트랜지스터의 전체 속도를 증가시키기 위하여 전형적인 트랜지스터의 구성요소들 뿐 아니라, 이러한 트랜지스터들을 통합하는 집적 회로 디바이스들의 크기 또는 규모를 감소시키고자 끊임없이 시도되고 있다. 또한, 전형적인 트랜지스터의 구성요소들의 크기 또는 규모를 감소시키게 되면, 주어진 양의 실제 웨이퍼 영역 상에서의 트랜지스터들의 밀도 및 수가 증가되어, 트랜지스터당 전체 비용 뿐 아니라 이러한 트랜지스터들을 통합하는 집적 회로 디바이스들의 비용을 낮출 수 있게 된다.
그러나, 전형적인 트랜지스터의 구성요소들의 크기 또는 규모를 감소시키는 것은 또한, N+(P+) 소스/드레인 영역들 및 도핑된 폴리결정 실리콘(도핑된 폴리실리콘 또는 도핑된 폴리) 게이트 전도체 등과 같은 액티브 영역들에 대한 접촉부들의 전기적인 상호연결부들의 크기 및 단면 치수들을 감소시킬 것을 요구한다. 전기적인 상호연결부들의 크기 및 단면 치수들이 작아짐에 따라, 저항 및 전자 이동이 증가하게 된다. 저항 및 전자 이동의 증가는 많은 이유로 바람직하지 않다. 예를 들어, 저항이 증가하게 되면 디바이스 구동 전류 및 디바이스의 소스/드레인 전류를 감소시킬 수 있으며, 트랜지스터의 전체 속도 및 동작에 악영향을 미칠 수 있다. 또한, 전기적인 전류가 전류와 함께 Al 원자들을 전달함으로써 전자 이동을 야기시키는 알루미늄(Al) 상호연결부들에 있어서의 전자 이동 효과는, Al 상호연결부들의 질을 저하시킬 수 있고, 또한 저항을 증가시키며, 심지어는 Al 상호연결부들의 단절 및/또는 갈라짐(delamination)을 야기시킬 수 있다.
반도체 회로에 대한 이상적인 상호연결 도체는 저비용이고, 패터닝이 용이하며, 낮은 저항을 갖고, 부식, 전자 이동 및 스트레스 이동에 대한 큰 저항력을 가질 것이다. 최근의 반도체 제조 공정들의 상호연결부들에서는 주로 알루미늄(Al)이 가장 빈번하게 이용되는데, 이는 Al이 예를 들어 구리(Cu) 보다 식각이 용이하고싸기 때문이다. 그러나, Al은 불충분한 전자 이동 특성을 갖고 스트레스 이동에 민감하기 때문에, Al을 다른 금속들과 합금하는 것이 일반적이다.
상기 설명한 바와 같이, 반도체 디바이스의 기하구조들이 작아지고 클럭 속도가 증가됨에 따라, 회로 금속화의 저항을 감소시키는 것이 더욱 바람직하게 되었다. 상호연결부들에 Al을 이용함으로써 가장 심각하게 절충되는 한 기준은 전도성에 대한 것이다. 이는 더 낮은 저항들(Al은 20℃에서 2.824×10-6Ω-cm의 저항을 갖는다)을 갖는 세 개의 금속들, 즉 (20℃에서) 1.59×10-6Ω-cm의 저항을 갖는 은(Ag), (20℃에서) 1.73×10-6Ω-cm의 저항을 갖는 구리(Cu), 및 (20℃에서) 2.44×10-6Ω-cm의 저항을 갖는 금(Au)이 다른 중요한 기준에서 불충분하기 때문이다. 예를 들어, 은은 상대적으로 값이 비싸고 쉽게 부식되며, 금은 매우 비싸고 식각이 어렵다. 은과 거의 같은 저항, 전자 이동의 면역성, (반도체 칩 내에서 서로 다른 물질들의 다른 팽창 속도에 의해 발생되는 기계적인 스트레스에 대한 높은 면역성을 제공하는) 유연성 및 높은 용융점(Cu는 1083℃, Al은 660℃)을 갖는 구리가 대부분의 기준을 우수하게 만족시킨다. 그러나, Cu는 반도체 환경에서 식각하기가 어렵다. Cu는 식각하기가 어렵기 때문에, 비아들 및 금속 라인들을 형성하는 대안적인 방안이 이용되어야 한다. 라인들 및 비아들을 위한 유전체 내의 트렌치들과 같은 개구부들의 식각 및 표면에 박아넣은(in laid) 금속 패턴들의 형성으로 이루어지는 대머신(damascene) 방법이 서브-0.25 미크론(서브-0.25μ) 디자인 룰의 Cu-금속화된 회로들의 제조에 선도적이다.
더 높은 디바이스 밀도로 결합되고, 이에 따라 Cu 상호연결들 간의 거리가 감소된 Cu 상호연결들의 더 낮은 저항 및 더 높은 전도성때문에, Cu 상호연결들 간의 캐패시턴스를 증가시킬 수 있다. 이렇게 Cu 상호연결들 간의 캐패시턴스가 증가하게 되면, 반도체 디바이스 회로 내에서의 RC 시간 지연을 증가시키고 과도 붕괴(transient decay) 시간을 더 길게 함으로써, 반도체 디바이스들의 전체 동작 속도들을 감소시킨다.
Cu 상호연결들 간의 증가된 캐패시턴스 문제에 대한 종래의 한 해결책은 "낮은 유전 상수" 또는 "낮은 K" 유전 물질들을 이용하는 것으로서, 여기서 K는 대머신 기술들을 이용하여 Cu 상호연결들이 형성되는 층간 유전층들(ILD's)에 대하여 약 4 이하이다. 그러나, 낮은 K 유전 물질들은 대머신 기술들과 함께 이용하기는 어려운 물질들이다. 예를 들어, 낮은 K 유전 물질들은 대머신 기술들에서 이용되는 식각 및 이후의 공정 단계들 동안 손상되기 쉽다. 또한, 낮은 K 유전 물질들은, 두 개의 Cu 상호연결부들이 함께 연결될 때 Cu 전자 이동을 줄이기 위하여 Cu 어닐이 이용될 때에, Cu를 압박하고 스트레스를 줄 수 있다.
본 발명의 목적은 상기 설명된 하나 이상의 문제들을 없애거나, 또는 적어도 줄이는 것이다.
본 발명은 일반적으로 반도체 제조 기술에 관한 것으로서, 특히 구리로 접촉 개구들 및 비아들을 충진하여, 구리 상호연결부들 및 라인들을 생성하는 기술들에 관한 것이다.
도 1 내지 8은 본 발명의 다양한 실시예들에 따른 단일-대머신 구리 상호연결 공정 흐름을 개략적으로 도시한다.
도 9는 본 발명의 다양한 실시예에 따른 구리 상호연결들의 다수의 층들을 개략적으로 도시한다.
도 10은 MOS 트랜지스터의 소스/드레인 영역들을 연결하는 본 발명의 다양한 실시예들에 따른 구리 상호연결들을 개략적으로 도시한다.
도 11 내지 18은 본 발명의 다양한 실시예에 따른 이중-대머신 구리 상호연결 공정 흐름을 개략적으로 도시한다.
도 19는 본 발명의 다양한 실시예에 따른 구리 상호연결들의 다수의 층들을 개략적으로 도시한다.
도 20은 MOS 트랜지스터의 소스/드레인 영역들을 연결하는 본 발명의 다양한 실시예들에 따른 구리 상호연결들을 개략적으로 도시한다.
본 발명은 많은 변형들 및 대안적인 형태들을 가질 수 있지만, 도면들에서는 특정한 실시예들이 예시적으로 도시되었으며, 상세한 설명에서도 이들에 대해 상세히 설명한다. 그러나, 이러한 특정 실시예들에 대한 설명은 본 발명을 개시된 형태들로 한정하지 않으며, 본 발명은 첨부된 청구범위에 의해 규정되는 본 발명의 원리 및 범위 내에 있는 모든 변형들, 등가물들 및 대안들을 포함한다는 것을 알 수 있을 것이다.
본 발명의 일 양상에서는, 구조층 상에 제 1 유전층을 형성하는 단계와; 상기 제 1 유전층 내에 제 1 개구부를 형성하는 단계와; 그리고 상기 제 1 개구부 내에 제 1 구리 구조를 형성하는 단계를 포함하는 구리 상호연결부 형성 방법이 제공된다. 이 방법은 상기 제 1 유전층 및 상기 제 1 구리 구조 상에 희생 유전층을 형성하는 단계와; 상기 제 1 구리 구조의 적어도 일부 상의 상기 희생 유전층 내에 제 2 개구부를 형성하는 단계와; 그리고 상기 제 2 개구부 내에, 상기 제 1 구리 구조의 적어도 일부와 접촉하는 제 2 구리 구조를 형성하는 단계를 더 포함한다. 이 방법은 상기 제 1 유전층 상의, 그리고 상기 제 2 구리 구조에 인접하는 상기 희생 유전층을 제거하는 단계와; 그리고 상기 제 2 구리 구조와 상기 제 1 구리 구조를 어닐함으로써 구리 상호연결부를 형성하는 단계를 더 포함한다.
본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로부터 좀 더 명확해질 것이며, 도면에서 참조 부호(들) 내의 가장 왼쪽의 숫자(들)은 각 참조 부호들이 나오는 첫 번째 도면을 나타낸다.
이하, 본 발명의 예시적인 실시예들을 설명한다. 명확성을 위하여, 실제 실행의 모든 특징들을 다 설명하지는 않는다. 물론, 어떠한 실제 실시예의 전개에 있어서, 가령 실행마다 변하게 되는 시스템 관련 및 사업에 관련된 제약들과의 호환성과 같은 개발자의 특정한 목표들을 달성하기 위해서는 많은 실행 지정 결정들이 이루어져야 한다는 것을 알 수 있을 것이다. 또한, 이러한 전개 노력은 복잡하고 시간 소모적이지만, 그럼에도 불구하고 본원의 개시의 이익을 갖는 당업자에게 있어서는 일상적인 일이라는 것을 알 수 있을 것이다.
도 1 내지 20은 본 발명에 따른 반도체 디바이스 제조 방법의 예시적인 실시예들을 도시한다. 도면들에서 반도체 디바이스의 많은 영역들 및 구조들이 매우 정확하고, 뚜렷한 구성들 및 프로파일들을 갖는 것으로 도시되기는 하였지만, 당업자라면 이러한 영역들 및 구조들은 실제로 도면들에 표시된 것 처럼 정확하지 않다는 것을 알 수 있을 것이다. 그럼에도 불구하고, 첨부 도면들은 본 발명의 예시적인 예들을 제공하기 위하여 첨부된 것이다.
일반적으로, 본 발명은 반도체 디바이스의 제조에 관련된 것이다. 당업자라면 본 발명을 완전히 숙독한 후, 본 발명의 방법이 예를 들어 NMOS, PMOS, CMOS 등과 같은 많은 기술들에 적용될 수 있으며, 그리고 한정하는 것은 아니지만 논리 디바이스들, 메모리 디바이스들 등을 포함하는 많은 디바이스들에 용이하게 적용될 수 있다는 것을 알 수 있을 것이다.
도 1에 도시된 바와 같이, 제 1 유전층(120) 및 (구리 금속간 비아 연결부와 같은) 제 1 구리 구조(140)가 반도체 기판과 같은 구조(100) 상에 형성된다. 그러나, 본 발명은 예를 들어 실리콘 웨이퍼와 같은 반도체 기판의 표면 상에서의 Cu 기반 상호연결의 형성에 한정되지 않는다. 그렇다기 보다는, 본 발명의 내용을 숙지할 때 당업자에게 명백해지는 바와 같이, 본 발명에 따라 형성되는 Cu 기반 상호연결은 이전에 형성된 반도체 디바이스들 및/또는 공정층, 예를 들어 트랜지스터들 또는 다른 유사한 구조 상에 형성될 수 있다. 실제로, 본 발명은 이전에 형성된 공정층들의 상부에 공정층들을 형성하는 데에 이용될 수 있다. 구조(100)는 실리콘 기판 또는 웨이퍼와 같은 반도체 물질의 하부층이 될 수 있으며, 대안적으로는 금속 산화막 반도체 전계 효과 트랜지스터들(MOSFETs)의 층 등과 같은 반도체 디바이스들(예를 들어, 도 10 참조)의 하부층, 및/또는 금속 상호연결층 또는 층들(예를들어, 도 9 참조) 및/또는 층간 유전(ILD)층 또는 층들 등이 될 수 있다.
도 1 내지 8에 도시된 본 발명에 따른 다양한 실시예들에 따른 단일-대머신 구리 공정 흐름에서, 제 1 유전층(120)이 구조(100) 상에, 그리고 제 1 구리 구조(140)에 인접하게 형성된다. 희생 유전층(130)이 제 1 유전층(120) 및 제 1 구리 구조(140) 상에 형성된다. 제 1 유전층(120)은 그 내에 배열된 제 1 구리 구조(140)를 갖는다. 제 1 유전층(120)은 제 1 유전층(120)과 희생 유전층(130)의 사이에, 그리고 제 1 구리 구조(140)에 인접하여, 제 1 유전층(120) 상에 형성되어 패터닝된 (전형적으로 실리콘 질화막, Si3N4, 또는 짧게는 SiN으로 형성된) 식각 중지층(ESL)(110) 갖는다. 필요한 경우, 희생 유전층(130)은 기계 화학적인 평탄화(CMP)를 이용하여 평탄화될 수 있다.
제 1 유전층(120)은 많은 "낮은 유전 상수" 또는 "낮은 K"(여기서 K는 약 4 이하이다) 유전 물질들로부터 형성될 수 있다. 낮은 K의 제 1 유전층(120)은 이러한 층들을 형성하는 공지된 많은 기술들, 예를 들어 화학 기상 증착(CVD), 스핀온 글래스 등에 의해 형성될 수 있으며, 약 1000Å 내지 5000Å 범위의 두께를 갖는다.
낮은 K의 제 1 유전층(120)은 많은 낮은 K 유전 물질들로부터 형성될 수 있는 바, 여기서 K는 약 4 이하이다. 이러한 물질들의 예로는 적용 물질의 블랙 다이아몬드(Applied Material's Black Diamond), 노벨러스 코랄(Novellus's Coral), 얼라이드 신호의 나노글래스(Allied Sigal's Nanoglass), JSR'sLKD5104 등이 있다. 예시적인 일 실시예에서, 낮은 K의 제 1 유전층(120)은 약 2500Å의 두께를 갖는 메틸렌 실리콘 수산화물로 이루어지며, 생산량을 높이기 위하여 플라즈마-엔헨스드 CVD (PECVD) 공정에 의해 블랭킷 증착된다.
희생 유전층(130)은 이러한 층들을 형성하는 공지된 많은 기술들, 예를 들어, 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장 등에 의해 형성될 수 있다. 희생 유전층(130)은 약 1000-5000Å 범위의 두께를 갖는다. 예시적인 일 실시예에서, 희생 유전층(130)은 더 높은 처리량을 위하여 LPCVD 공정에 의해 블랭킷 증착되며 약 1000Å의 두께를 갖는 실리콘 산화막(SiO2)으로 이루어질 수 있다.
희생 유전층(130)은 많은 유전 물질들로부터 형성될 수 있으며, 예를 들어 산화막(예를 들어, Ge 산화막), 옥시나이트라이드(예를 들어, GaP 옥시나이트라이드), 실리콘 산화막(SiO2), 질소-함유 산화막(예를 들어, 질소-함유 SiO2), 질소-도핑된 산화막(예를 들어, N2-임플란트된 SiO2), 실리콘 옥시나이트라이드(SixOyNz) 등이 될 수 있다. 희생 유전층(130)은 또한 티타늄 산화막(TixOy, 예를 들어 TiO2), 탄탈 산화막(TaxOy, 예를 들어 Ta2O5), 바륨 스트론튬 티탄산염(BST, BaTiO3/SrTiO3) 등과 같은 어떠한 적절한 "높은 유전 상수" 또는 "높은 K" 물질로 형성될 수 있는 바, 여기서 K는 약 8 이상이다.
이후, 도 2에 도시된 바와 같이, 패터닝된 포토마스크(150) 및 포토리소그래피를 이용하여 금속화 패턴이 형성된다. 예를 들어, 전도성 금속 라인들, 접촉홀들, 비아홀들 등을 위한 (제 1 구리 구조(140)의 적어도 일부 상에 형성되는 트렌치(220)와 같은) 개구부들이 희생 유전층(130)(도 2) 내에 식각된다. 개구부(220)는, 예를 들어 식각 가스들로서 수소 브롬화물(BHr) 및 아르곤(Ar)을 이용하는 반응성 이온 식각(RIE)과 같은 공지된 많은 이방성 식각 기술들을 이용하여 형성될 수 있다. 대안적으로, 예를 들어 식각 가스들로서 CHF3및 Ar을 이용하는 RIE 공정이 이용될 수 있다. 많은 예시적인 실시예들에서는, 건식 식각이 또한 이용될 수 있다. 식각은 ESL(110) 및 제 1 구리 구조(140)에서 중지한다.
도 3에 도시된 바와 같이, 패터닝된 포토마스크(150)가 벗겨진 다음, 얇은 탄탈(Ta) 장벽 금속층(325A) 및 구리 씨드층(325B)이 기상 증착을 이용하여 전체 표면에 형성된다(도 3). 도 3에 도시된 바와 같이, Ta 장벽 금속층(325A) 및 Cu 씨드층(325B)은 희생 유전층(130)의 상부 전체 표면(330) 뿐 아니라 트렌치(220)의 측면(340) 및 바닥 표면들(350)에 블랭킷 증착되어 전도성 표면(335)을 형성한다.
장벽 금속층(325A)은 탄탈 또는 탄탈 나이트라이드 등과 같은 적어도 하나의 장벽 금속 물질층으로 형성될 수 있다. 예를 들어, 장벽 금속층(325A)은 또한 티타늄 나이트라이드, 티타늄-텅스텐, 질화된 타타늄-텅스텐, 마그네슘 또는 다른 적절한 장벽 물질로 형성될 수 있다. 구리 씨드층(325B)은, 예를 들어 물리 기상 증착(PVD) 또는 화학 기상 증착(CVD)에 의해 하나 이상의 장벽 금속층들(325A)의 상부에 형성될 수 있다.
대부분의 구리 트렌치 충진은 종종 전기 도금 기술을 이용하여 이루어지는 바, 여기서 전도성 표면(335)은 전극(미도시)에 기계적으로 고정되어 전기적인 접촉을 형성하고, 구조(100)는 이후 Cu 이온들을 포함하는 전해질 용액 내에 담궈진다. 이후, 전류는 웨이퍼 전해질 시스템을 통과하여, 전도성 표면(335) 상에서의 Cu의 환원(reduction) 및 증착을 야기시킨다. 또한, 증착된 Cu 필름의 자기 평탄화 방법으로서 웨이퍼 전해질 시스템의 교류 바이어스가 고려되는데, 이는 고밀도 플라즈마(HDP) 테트라에틸 오쏘실리케이트(TEOS) 유전체 증착에서 이용되는 증착 식각 순환(deposit-etch cycling)과 유사하다.
도 4에 도시된 바와 같이, 이러한 공정은 전형적으로 전체 전도성 표면(335)에 걸쳐서 실질적으로 일정한 두께를 갖는 컨포멀한(conformal) Cu 코팅(640)을 형성한다. 도 5에 도시된 바와 같이, 일단 충분히 두꺼운 Cu층(440)이 증착되면, Cu층(440)은 화학 기계적인 연마(CMP) 기술들을 이용하여 평탄화된다. CMP를 이용한 평탄화는 희생 유전층(130)의 전체 상부 표면(330)으로부터 모든 Cu 및 Ta 장벽 금속을 제거함으로써, 도 5에 도시된 바와 같이 각각 하나 또는 그 이상의 장벽 금속층들(325A 및 325B)(도 3 및 4)의 나머지 부분들(525A 및 525B)에 인접하는 Cu-충진된 트렌치와 같은 제 2 구리 구조 내에만 Cu(440)를 남긴다.
도 6에 도시된 바와 같이, 희생 유전층(130)은, 예를 들어 습식 식각을 이용하여 제거됨으로써, 남아있는 Cu-충진된 트렌치(545)(도 5) 내에 있었던 Cu(440)는 희생 유전층(130)에 의해 구속되지 않고, 이에 의해 스트레스를 받지 않게 된다. 습식 식각은 식각 중지층(ESL)(110)에서 중지된다. 많은 예시적인 실시예들에서는,건식 식각 및/또는 플라즈마 식각이 또한 이용될 수 있다. 희생 유전층(130)은, 예를 들어 희석된 불화수소산(HF)을 이용한 스트리핑에 의해 선택적으로 제거될 수 있다.
제 1 구리 구조(140)에 대하여, 하나 이상의 장벽 금속층들(325A) 및 구리 씨드층(325B)(도 3 및 4)의 나머지 부분들(525A 및 525B)에 인접하는 Cu(440)를 어닐링함으로써 Cu-상호연결부(645)가 형성된다. 이러한 어닐 공정은 분자 질소(N2)-함유 환경에서 약 10-30분 동안 약 200-400℃의 온도로 전형적인 튜브 노에서 수행될 수 있다. 대안적으로, 이러한 어닐 공정은 분자 질소(N2)-함유 환경에서 약 1-60초 동안 약 200-400℃의 온도로 수행되는 급속 열 어닐(RTA) 공정이 될 수 있다.
어닐 이전에 희생 유전층(130)을 제거함으로써, Cu-상호연결부(645)는 제 2 Cu 구조(440)가 희생 유전층(130)에 의해 구속되지 않고 스트레스를 받지 않는 동안, 제 1, 2 Cu 구조들(140 및 440)을 함께 어닐하여 형성될 수 있다. 이는 또한 Cu-상호연결부(645)를 형성한 후 Cu 전자 이동을 감소시킬 수 있다.
도 7에 도시된 바와 같이, "낮은 유전 상수" 또는 "낮은 K"(여기서 K는 약 4 이하)의 유전층(700)이 Cu-상호연결부(645)에 인접하게, 그리고 ESL(110) 상에 형성된다. 낮은 K 유전층(700)은 이러한 층들을 형성하는 공지된 많은 기술들, 예를 들어 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장 등에 의해 형성될 수 있으며, 예를 들어 약 2000-5000Å 범위의 두께를 갖는다.
낮은 K 유전층(700)은 많은 낮은 K 유전 물질들로부터 형성될 수 있으며, 여기서 K는 약 4 이하이다. 이러한 물질들의 예로는 적용 물질의 블랙 다이아몬드, 노벨러스 코랄, 얼라이드 신호의 나노글래스, JSR's LKD5104 등이 있다. 예시적인 일 실시예에서, 낮은 K 유전층(700)은 약 2000-6000Å의 두께를 갖는 메틸렌 실리콘 수산화물로 이루어지며, 생산량을 높이기 위하여 LPCVD 공정에 의해 블랭킷 증착된다.
도 8에 도시된 바와 같이, 낮은 K 유전층(700)은 CMP 기술들을 이용하여 평탄화되어, 평탄화된 낮은 K 유전층(810)을 형성한다. 이러한 평탄화는 Cu-상호연결부(645)에 인접하는, 그리고 ESL(110) 상에만 낮은 K 유전층(810)을 남김으로써, Cu-상호연결층(800)을 형성한다. 이 Cu-상호연결층(800)은 평탄화된 낮은 K 유전층(810)에 인접하는 Cu-상호연결부(645)를 포함한다. Cu-상호연결층(800)은 또한 ESL(110)을 포함한다. 도 8에 도시된 바와 같이, Cu-상호연결층(800)은 또한 ("하드 마스크"로서 공지되어 있으며, 전형적으로 실리콘 나이트라이드, Si3N4, 또는 짧게는 SiN으로 형성된) ESL(820)을 포함하는 바, 이 ESL(820)은 평탄화된 낮은 K 유전층(810) 상에, 그리고 Cu-상호연결부(645)의 적어도 일부 상에 형성되고 패터닝된다.
도 9에 도시된 바와 같이, Cu-상호연결층(800)은 Cu-상호연결층(900)에 대한 (구조(100)와 유사한) 하부 구조층이 될 수 있다. Cu-상호연결층(900)은, 각각 평탄화된 낮은 K 유전층들(905 및 925)에 인접하는 Cu-충진된 트렌치(940) 및 금속간비아 연결부(910)를 포함한다. 금속간 비아 연결부(910)는 제 1 Cu 구조(140)와 유사한 Cu 구조가 될 수 있으며, Cu-상호연결부(645)(도 6)의 형성과 관련하여 상기 설명된 바 있는 구속받지 않고 스트레스받지 않는 어닐과 유사한 방식으로 제 2 Cu 구조(440)에 대하여 어닐된다. 상기 Cu-상호연결층(900)은 또한 ("하드 마스크들"로서 공지되어 있으며, 전형적으로 실리콘 나이트라이드, Si3N4, 또는 짧게는 SiN으로 형성된) ESL(820) 및/또는 ESL(915) 및/또는 ESL(920)을 포함하는 바, 이들은 각각 평탄화된 낮은 K 유전층들(925 및/또는 905) 상에 형성되고 패터닝된다. ESL(920)은 또한 Cu-충진된 트렌치(940)의 적어도 일부 상에 형성된다.
도 10에 도시된 바와 같이, MOS 트랜지스터(1010)가 Cu-상호연결층(1000)에 대한 하부 구조층(구조(1100)와 유사)이 될 수 있다. Cu-상호연결층(1000)은 평탄화된 낮은 K의 유전층(1040)에 인접하는 Cu-충진된 트렌치들(1020) 및 구리 금속간 비아 연결부들(1030)을 포함한다. 구리 금속간 비아 연결부들(1030)은 제 1 Cu 구조(140)와 유사한 Cu 구조들이 될 수 있으며, Cu-상호연결부(645)(도 6)의 형성과 관련하여 상기 설명된 바 있는 구속받지 않고 스트레스받지 않는 어닐과 유사한 방식으로 제 2 Cu 구조들(1020)에 대하여 어닐된다.
도 11에 도시된 바와 같이, 제 1 유전층(1105) 및 (구리 금속간 비아 연결부와 같은) 제 1 구리 구조(1125)가 반도체 기판과 같은 구조(1100) 상에 형성된다. 그러나, 본 발명은 예를 들어 실리콘 웨이퍼와 같은 반도체 기판의 표면 상에서의 Cu 기반 상호연결부의 형성에 한정되지 않는다. 그렇다기 보다는, 본 발명의 내용을 숙독할 때 당업자에게 명백해지는 바와 같이, 본 발명에 따라 형성된 Cu 기반 상호연결부는 이전에 형성된 반도체 디바이스들 및/또는 공정층, 예를 들어 트랜지터들 또는 다른 유사한 구조 상에 형성될 수 있다. 실제로, 본 발명은 이전에 형성된 공정층들의 상부에 공정층들을 형성하는 데에 이용될 수 있다. 상기 구조(1100)는 실리콘 기판 또는 웨이퍼와 같은 반도체 물질의 하부층이 될 수 있으며, 대안적으로는 금속 산화막 반도체 전계 효과 트랜지스터들(MOSFETs)의 층 등, 및/또는 금속 상호연결층 또는 층들(예를 들어, 도 19 참조) 및/또는 층간 유전(ILD)층 또는 층들 등과 같은 반도체 디바이스들(예를 들어, 도 20 참조)의 하부층이 될 수 있다.
도 11 내지 18에 도시된 본 발명에 따른 다양한 실시예들에 따른 이중 대머신 구리 공정 흐름에서, 제 1 희생 유전층(1120)이 제 1 유전층(1105) 및 제 1 구리 구조(1125) 상에 형성된다. 제 2 희생 유전층(1130)이 제 1 희생 유전층(1120) 및 ("하드 마스크"로 공지되어 있으며, 전형적으로, 실리콘 나이트라이드, Si3N4, 또는 짧게는 SiN으로 형성된) 제 1 식각 중지층(ESL)(1110) 상에 형성된다. 도 12를 참조하여 하기에서 좀 더 상세히 설명되는 바와 같이, 제 1 ESL(1110) 및 제 2 ESL(1115)은 이중 대머신 구리 공정 흐름에서 형성된 구리 상호연결부의 하위 (비아) 부분을 규정한다. 제 1 희생 유전층(1120)은, 제 1 유전층(1105)와 제 1 희생 유전층(1120)의 사이에 있으며, 제 2 유전층(1120) 상에 형성되고 패터닝된 제 1 ESL(1110)을 갖는다. 유사하게, 제 1 희생 유전층(1120)은, 제 1 희생유전층(1120)과 제 2 희생 유전층(1130)의 사이에 있으며, 제 2 유전층(1120) 상에 형성되고 패터닝된 (전형적으로 SiN으로 형성된) 제 2 ESL(1115)을 갖는다. 필요한 경우, 제 2 희생 유전층(1130)은 화학 기계적인 평탄화(CMP)를 이용하여 평탄화된다.
제 1 유전층(1105)은 많은 "낮은 유전 상수" 또는 "낮은 K"(여기서 K는 약 4 이하임) 유전 물질들로부터 형성된다. 낮은 K의 제 1 유전층(1105)은 이러한 층들을 형성하는 공지된 많은 기술들, 예를 들어 화학 기상 증착(CVD), 스핀온 글래스 등에 의해 형성될 수 있으며, 약 1000Å 내지 5000Å 범위의 두께를 갖는다.
낮은 K의 제 1 유전층(1105)은 많은 낮은 K 유전 물질들로부터 형성될 수 있는 바, 여기서 K는 약 4 이하이다. 이러한 물질들의 예로는 적용 물질의 블랙 다이아몬드(Applied Material's Black Diamond), 노벨러스 코랄(Novellus's Coral), 얼라이드 신호의 나노글래스(Allied Sigal's Nanoglass), JSR's LKD5104 등이 있다. 예시적인 일 실시예에서, 낮은 K의 제 1 유전층(1105)은 약 2500Å의 두께를 갖는 메틸렌 실리콘 수산화물로 이루어지며, 생산량을 높이기 위하여 플라즈마-엔헨스드 CVD (PECVD) 공정에 의해 블랭킷 증착된다.
제 1, 2 희생 유전층들(1120 및 1130)은 많은 유전 물질들로부터 형성될 수 있으며, 예를 들어 산화막(예를 들어, Ge 산화막), 옥시나이트라이드(예를 들어, GaP 옥시나이트라이드), 실리콘 산화막(SiO2), 질소-함유 산화막(예를 들어, 질소-함유 SiO2), 질소-도핑된 산화막(예를 들어, N2-임플란트된 SiO2), 실리콘 옥시나이트라이드(SixOyNz) 등이 될 수 있다. 제 1, 2 희생 유전층들(1120 및 1130)은 또한 티타늄 산화막(TixOy, 예를 들어 TiO2), 탄탈 산화막(TaxOy, 예를 들어 Ta2O5), 바륨 스트론튬 티탄산염(BST, BaTiO3/SrTiO3) 등과 같은 어떠한 적절한 "높은 유전 상수" 또는 "높은 K" 물질로 형성될 수 있는 바, 여기서 K는 약 8 이상이다.
제 1, 2 희생 유전층들(1120 및 1130)은 이러한 층들을 형성하는 공지된 많은 기술들, 예를 들어, 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장 등에 의해 형성될 수 있다. 제 1, 2 희생 유전층들(1120 및 1130)은 각각 약 1000-2500Å 범위의 두께를 갖는다. 예시적인 일 실시예에서, 제 1, 2 희생 유전층들(1120 및 1130)은 더 높은 처리량을 위하여 LPCVD 공정에 의해 블랭킷 증착되며 약 1000Å의 두께를 갖는 실리콘 산화막(SiO2)으로 이루어질 수 있다.
이후, 도 12에 도시된 바와 같이, 패터닝된 포토마스크(1150)(도 11 및 12) 및 포토리소그래피를 이용하여 금속화 패턴이 형성된다. 예를 들어, 전도성 금속 라인들, 접촉홀들, 비아홀들 등을 위한, 비아(1120) 및 트렌치(1230)와 같은 제 1, 2 개구부들이 각각 제 1, 2 희생 유전층들(1120 및 1230) 내로 식각된다(도 12). 제 1, 2 개구부들(1120 및 1130)은, 예를 들어 식각 가스들로서 수소 브롬화물(BHr) 및 아르곤(Ar)을 이용하는 반응성 이온 식각(RIE)과 같은 공지된 많은 이방성 식각 기술들을 이용하여 형성될 수 있다. 대안적으로, 예를 들어 식각가스들로서 CHF3및 Ar을 이용하는 RIE 공정이 이용될 수 있다. 많은 예시적인 실시예들에서는, 건식 식각이 또한 이용될 수 있다.
도 13에 도시된 바와 같이, 패터닝된 포토마스크(1150)가 벗겨진 다음, 얇은 탄탈(Ta) 장벽 금속층(1325A) 및 구리 씨드층(1325B)이 기상 증착을 이용하여 전체 표면에 형성된다(도 13). 도 13에 도시된 바와 같이, Ta 장벽 금속층(1325A) 및 Cu 씨드층(1325B)은 제 2 희생 유전층(1130)의 상부 전체 표면(1330) 뿐 아니라 제 1, 2 개구부들(1220 및 1230)의 바닥 표면들(1350)에 블랭킷 증착되어, 전도성 표면(1335)을 형성한다.
장벽 금속층(1325A)은 탄탈 또는 탄탈 나이트라이드 등과 같은 적어도 하나의 장벽 금속 물질층으로 형성될 수 있다. 예를 들어, 장벽 금속층(1325A)은 또한 티타늄 나이트라이드, 티타늄-텅스텐, 질화된 타타늄-텅스텐, 마그네슘 또는 다른 적절한 장벽 물질로 등가적으로 형성될 수 있다. 구리 씨드층(1325B)은, 예를 들어 물리 기상 증착(PVD) 또는 화학 기상 증착(CVD)에 의해 하나 이상의 장벽 금속층들(1325A)의 상부에 형성될 수 있다.
대부분의 구리 트렌치-충진은 종종 전기 도금 기술을 이용하여 이루어지는 바, 여기서 전도성 표면(1335)은 전극(미도시)에 기계적으로 고정되어 전기적인 접촉을 형성하고, 구조(1100)는 이후 Cu 이온들을 포함하는 전해질 용액 내에 담궈진다. 이후, 전류는 웨이퍼 전해질 시스템을 통과하여, 전도성 표면(1335) 상에서의 Cu의 환원 및 증착을 야기시킨다. 또한, 증착된 Cu 필름의 자기 평탄화 방법으로서웨이퍼 전해질 시스템의 교류 바이어스가 고려되는데, 이는 고밀도 플라즈마(HDP) 테트라에틸 오쏘실리케이트(TEOS) 유전체 증착에서 이용되는 증착 식각 순환과 유사하다.
도 14에 도시된 바와 같이, 이러한 공정은 전형적으로 전체 전도성 표면(1335)에 걸쳐서 실질적으로 일정한 두께를 갖는 컨포멀한 Cu 코팅(1440)을 형성한다. 도 15에 도시된 바와 같이, 일단 충분히 두꺼운 Cu층(1440)이 증착되면, Cu층(1440)은 화학 기계적인 연마(CMP) 기술들을 이용하여 평탄화된다. CMP를 이용한 평탄화는 제 2 희생 유전층(1130)의 전체 상부 표면(1330)으로부터 모든 Cu 및 Ta 장벽 금속을 제거함으로써, 도 15에 도시된 바와 같이 각각 하나 또는 그 이상의 장벽 금속층들(1325A 및 1325B)(도 13 및 14)의 나머지 부분들(1525A 및 1525B)에 인접하는, Cu-충진된 트렌치 및 비아(1545) 내에만 Cu(1440)를 남긴다.
도 16에 도시된 바와 같이, 제 1, 2 희생 유전층(1120 및 1130) 및 제 2 식각 중지층(ESL)(1115)은, 예를 들어 습식 식각을 이용하여 제거됨으로써, Cu 상호연결부(1645)를 남긴다. 습식 식각은 식각 중지층(ESL)(1110)에서 중지된다. 많은 예시적인 실시예들에서는, 건식 식각 및/또는 플라즈마 식각이 또한 이용될 수 있다. 제 1, 2 희생 유전층(1120 및 1130) 및 제 2 ESL(1115)은 또한, 예를 들어 강한 인산(H3PO4)을 이용한 스트리핑에 의해 선택적으로 제거될 수 있다.
제 1 구리 구조(1125)에 대하여, 하나 이상의 장벽 금속층들(1325A) 및 구리 씨드층(1325B)(도 13 및 14)의 나머지 부분들(1525A 및 1525B)에 인접하는Cu(1440)를 어닐링함으로써 Cu-상호연결부(1645)가 형성된다. 이러한 어닐 공정은 분자 질소(N2)-함유 환경에서 약 10-30분 동안 약 200-400℃의 온도로 전형적인 튜브 노에서 수행될 수 있다. 대안적으로, 이러한 어닐 공정은 분자 질소(N2)-함유 환경에서 약 1-60초 동안 약 200-400℃의 온도로 수행되는 급속 열 어닐(RTA) 공정이 될 수 있다.
어닐 이전에 제 1, 2 희생 유전층들(1120 및 1130)을 제거함으로써, Cu-상호연결부(1645)는 제 2 Cu 구조(1440)가 제 1, 2 희생 유전층들(1120 및 1130)에 의해 압박되지 않고 이에 의해 스트레스를 받지 않는 동안, 제 1, 2 Cu 구조들(1125 및 1440)을 함께 어닐하여 형성될 수 있다. 이는 또한 Cu-상호연결부(1645)를 형성한 후 Cu 전자 이동을 감소시킬 수 있다.
도 17에 도시된 바와 같이, "낮은 유전 상수" 또는 "낮은 K"(여기서 K는 약 4 이하)의 유전층(1700)이 Cu-상호연결부(645)에 인접하게, 그리고 제 1 ESL(1110) 상에 형성된다. 낮은 K 유전층(1700)은 이러한 층들을 형성하는 공지된 많은 기술들, 예를 들어 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장 등에 의해 형성될 수 있으며, 예를 들어 약 2000-5000Å 범위의 두께를 갖는다.
낮은 K 유전층(1700)은 많은 낮은 K 유전 물질들로부터 형성될 수 있으며, 여기서 K는 약 4 이하이다. 이러한 물질들의 예로는 적용 물질의 블랙 다이아몬드, 노벨러스 코랄, 얼라이드 신호의 나노글래스, JSR's LKD5104 등이 있다. 예시적인 일 실시예에서, 낮은 K 유전층(1700)은 약 2000-6000Å의 두께를 갖는 메틸렌 실리콘 수산화물로 이루어지며, 생산량을 높이기 위하여 LPCVD 공정에 의해 블랭킷 증착된다.
도 18에 도시된 바와 같이, 낮은 K 유전층(1700)은 CMP 기술들을 이용하여 평탄화되어, 평탄화된 낮은 K 유전층(1810)을 형성한다. 이러한 평탄화는 Cu-상호연결부(1645)에 인접하는, 그리고 제 1 ESL(1110) 상에만 낮은 K 유전층(1810)을 남김으로써, Cu-상호연결층(1800)을 형성한다. 이 Cu-상호연결층(1800)은 평탄화된 낮은 K 유전층(1810)에 인접하는 Cu-상호연결부(1645)를 포함한다. Cu-상호연결층(1800)은 또한 제 1 ESL(1110)을 포함한다. 도 18에 도시된 바와 같이, Cu-상호연결층(1800)은 또한 ("하드 마스크"로서 공지되어 있으며, 전형적으로 실리콘 나이트라이드, Si3N4, 또는 짧게는 SiN으로 형성된) 제 3 ESL(1820)을 포함하는 바, 이 제 3 ESL(1820)은 평탄화된 낮은 K 유전층(1810) 상에, 그리고 Cu-상호연결부(1645)의 적어도 일부 상에 형성되고 패터닝된다.
도 19에 도시된 바와 같이, Cu-상호연결층(1800)은 Cu-상호연결층(1900)에 대한 (구조(1100)와 유사한) 하부 구조층이 될 수 있다. 예시적인 많은 실시예들에서, Cu-상호연결층(1900)은 평탄화된 낮은 K 유전층(1905)에 인접하는 Cu-충진된 트렌치(1940)와, 평탄화된 낮은 K 유전층(1925)에 인접하는 금속간 비아 연결부(1910)와, 그리고 낮은 K 유전층들(1905 및 1925) 간의 제 4 ESL(915)을 포함한다. 금속간 비아 연결부(1910)는 제 1 Cu 구조(1125)와 유사한 Cu 구조가 될수 있으며, Cu-상호연결부(645)(도 6)의 형성과 관련하여 상기 설명된 바 있는 구속받지 않고 스트레스받지 않는 어닐과 유사한 방식으로 제 2 Cu 구조(1940)에 대하여 어닐된다. 상기 Cu-상호연결층(1900)은 또한 제 3 ESL(1820) 및/또는 제 5 ESL(1920)을 포함하는 바, 이들은 평탄화된 낮은 K 유전층(1905) 상에, 그리고 Cu-충진된 트렌치(1940)의 적어도 일부 상에 형성되고 패터닝된다.
많은 예시적인 실시예들에서, Cu-상호연결층(1900)은 Cu-상호연결층(1800)과 유사하며, 그리고 Cu-상호연결층(1900) 내에는, 예를 들어 Cu-상호연결부(1645)와 유사한 Cu-상호연결부(미도시)가 배열되어 있다. 상기 Cu-상호연결층(1900) 내에 배열된 Cu-상호연결부는 Cu-상호연결부(1645)(도 16)의 형성과 관련하여 상기 설명된 바 있는 구속받지 않고 스트레스받지 않는 어닐과 유사한 방식으로 Cu-상호연결층(1800) 내에 배열된 Cu-상호연결부(1645)에 대하여 어닐된다.
도 20에 도시된 바와 같이, MOS 트랜지스터(2010)가 Cu-상호연결층(1000)에 대한 (구조(1100)와 유사한) 하부 구조층이 될 수 있다. Cu-상호연결층(1000)은 평탄화된 낮은 K 유전층(2040)에 인접하는 Cu-충진된 트렌치들 및 비아들(2020)을 포함한다. 이 Cu-충진된 트렌치들 및 비아들(2020)은 Cu-상호연결부(1645)(도 16)의 형성과 관련하여 상기 설명된 바 있는 구속받지 않고 스트레스받지 않는 어닐과 유사한 방식으로 MOS 트랜지스터(2010)에 대하여 어닐된다.
도 11 내지 18에 도시된 본 발명의 다양한 실시예들에 따른 이중 대머신 구리 공정 흐름은, 장벽 금속층 및 Cu 씨드층을 형성하기 전에, 그리고 Cu 트렌치를 충진하기 전에, 좀 더 복잡한 패턴을 식각함으로써, Cu 트렌치 충진과 금속간 비아연결부의 형성을 결합시킨다. 트렌치 식각은 (도 12의 제 1 개구부(1220)와 같은) 비아홀이 식각될 때 까지 게속된다. 도 13 내지 18에 도시된 본 발명의 다양한 실시예에 따른 이중 대머신 구리 공정 흐름의 나머지 부분은, 도 3 내지 8에 도시된 본 발명의 많은 실시예에 따른 대응하는 단일 대머신 구리 공정 흐름과 본질적으로 같다. 그러나, 전체적으로, 본 발명의 다양한 실시예에 따른 이중 대머신 공정 흐름은 공정 단계들의 수를 상당히 감소시키며, 바람직한 Cu 금속화 방법이다.
상기 설명된 구리 상호연결 형성 방법의 어떠한 실시예는, 전형적으로 종래의 대머신 기술들에서 이용되는 일반적인 낮은 K 물질들 보다 훨씬 더 강력한 희생 유전 물질들과 함께 종래의 대머신 공정 기술들을 이용하여 구리 상호연결부가 형성될 수 있게 한다. 이러한 희생 유전 물질들은 종래의 낮은 K 물질들 보다, 종래의 대머신 기술들의 식각 및 이후의 공정 단계들 동안 손상을 훨씬 덜 받는다. 구리 상호연결부가 형성된 후 희생 유전 물질들을 제거한 다음, 구리 상호연결부에 인접하는 낮은 K 유전층을 형성함으로써, 종래의 대머신 공정 동안 낮은 K 유전층을 이용하여 구리 상호연결부를 형성하는 어떠한 어려움도 없이, 인접하는 구리 상호연결부들 간의 캐패시턴스 및 RC 지연을 줄이기 위하여 낮은 K 유전층을 이용하는 모든 장점들이 유지된다.
상기 개시된 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이익을 갖는 당업자에게 다르지만 명백한 방법들로 변형 및 실행될 수 있다. 또한, 본 발명은 본원에 개시된 구조 또는 설계의 세부적인 사항들에 한정되지 않으며, 하기의 청구범위에 의해서만 규정된다. 따라서, 상기 개시된 특정 실시예들은 본 발명의 범위 및 원리 내에서 변형 또는 수정될 수 있다. 그러므로, 본원에서 보호받고자 하는 권리는 하기의 청구범위들에서 규정된다.

Claims (10)

  1. 구리 상호연결부(1645) 형성 방법으로서,
    구조층(1100) 상에 제 1 유전층(1105)을 형성하는 단계와;
    상기 제 1 유전층(1105) 내에 제 1 구리 구조(1125)를 형성하는 단계와;
    상기 제 1 유전층(1105) 및 상기 제 1 구리 구조(1125) 상에 희생 유전층들(1120, 1130)을 형성하는 단계와;
    상기 제 1 구리 구조(1125)의 적어도 일부 상의 상기 희생 유전층들(1120, 1130) 내에 개구부들(1220, 1230)을 형성하는 단계와;
    상기 개구부들(1220, 1230) 내에 상기 제 1 구리 구조(1125)의 적어도 일부와 접촉하는 제 2 구리 구조(1545)를 형성하는 단계와;
    상기 제 1 유전층(1105) 상의, 그리고 상기 제 2 구리 구조(1545)에 인접하는 상기 희생 유전층들(1120, 1130)을 제거하는 단계와; 그리고
    상기 제 2 구리 구조(1545) 및 상기 제 1 구리 구조(1125)를 어닐함으로써 상기 구리 상호연결부(1645)를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 상기 제 1 유전층(1105) 상에, 그리고 상기 구리 상호연결부(1645)에 인접하게 제 2 유전층(1700)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 2 항에 있어서, 상기 제 2 유전층(1700)을 평탄화는 단계(1810)를 더 포함하며, 상기 제 2 유전층(1700)을 형성하는 단계는 최대 약 4의 유전 상수 K를 갖는 낮은 유전 상수(낮은 K)의 유전 물질로부터 상기 제 2 유전층(1700)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 제 1 유전층(1105)을 형성하는 단계는 최대 약 4의 유전 상수 K를 갖는 낮은 유전 상수(낮은 K)의 유전 물질로부터 상기 제 1 유전층(1105)을 형성하는 단계와, 그리고 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 스핀온 글래스중 하나를 이용하여 상기 제 1 유전층(1105)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 희생 유전층들(1120, 1130)을 형성하는 단계는 산화막, 옥시나이트라이드, 실리콘 산화막, 질소-함유 산화막, 질소-도핑된 산화막, 실리콘 옥시나이트라이드, 및 높은 유전 상수(높은 K)의 티타늄 산화막, 탄탈 산화막, 바륨 스트론튬 티탄산염중 하나로부터 상기 희생 유전층들(1120, 1130)을 형성하는 단계와, 여기서 상기 K는 적어도 약 8이며, 그리고 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장중 하나를 이용하여 상기 희생 유전층들(1120, 1130)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 구리 상호연결부(645) 형성 방법으로서,
    구조층(100) 상에 제 1 유전층(120)을 형성하는 단계와;
    상기 제 1 유전층(120) 내에 제 1 구리 구조(140)를 형성하는 단계와;
    상기 제 1 유전층(120) 및 상기 제 1 구리 구조(140) 상에 희생 유전층(130)을 형성하는 단계와;
    상기 제 1 구리 구조(140)의 적어도 일부 상의 상기 희생 유전층(130) 내에 개구부(220)를 형성하는 단계와;
    상기 희생 유전층(130) 상에, 그리고 상기 개구부(220) 내에 구리층(440)을 형성하는 단계와, 여기서 상기 구리층(440)은 상기 제 1 구리 구조(140)의 적어도 일부와 접촉하며;
    상기 희생 유전층(130) 상의 상기 구리층(440)의 일부분을 제거함으로써 상기 개구부(220) 내에 있는 제 2 구리 구조(545)를 형성하는 단계와;
    상기 제 1 유전층(120) 상의, 그리고 상기 제 2 구리 구조(545)에 인접하는 상기 희생 유전층(130)을 제거하는 단계와; 그리고
    상기 제 1 구리 구조(140) 및 상기 제 2 구리 구조(545)를 어닐함으로써 상기 구리 상호연결부(645)를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제 6 항에 있어서, 상기 제 1 유전층(120) 상에, 그리고 상기 구리 상호연결부(645)에 인접하게 제 2 유전층(700)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 상기 제 2 유전층(700)을 평탄화는 단계(810)를 더 포함하며, 상기 제 2 유전층(700)을 형성하는 단계는 최대 약 4의 유전 상수 K를 갖는 낮은 유전 상수(낮은 K)의 유전 물질로부터 상기 제 2 유전층(700)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 6 항에 있어서, 상기 희생 유전층(130)을 형성하는 단계는 산화막, 옥시나이트라이드, 실리콘 산화막, 질소-함유 산화막, 질소-도핑된 산화막, 실리콘 옥시나이트라이드, 및 높은 유전 상수(높은 K)의 티타늄 산화막, 탄탈 산화막, 바륨 스트론튬 티탄산염중 하나로부터 상기 희생 유전층(130)을 형성하는 단계와, 여기서 상기 K는 적어도 약 8이며, 그리고 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장중 하나를 이용하여 상기 희생 유전층(130)을 형성하는 단계를 포함하며; 그리고
    상기 구리층(440)을 형성하는 단계는 전자 화학적인 구리 증착을 이용하여 상기 구리층(440)을 형성하는 단계와, 전자 화학적으로 구리를 증착하기 전에 상기 개구부(220) 내에 적어도 하나의 장벽층(325A) 및 구리 씨드층(325B)을 형성하는 단계와, 그리고 상기 전자 화학적인 구리 증착 이후 화학 기계적인 연마를 이용하여 상기 구리를 평탄화하는 것을 포함하여 상기 구리층(440)의 일부분을 제거하는단계를 포함하는 것을 특징으로 하는 방법.
  10. 구리 상호연결부(1645)를 형성하는 방법으로서,
    구조층(1100) 상에 제 1 유전층(1105)을 형성하는 단계와;
    상기 제 1 유전층(1105) 상에 구리 비아(1125)를 형성하는 단계와;
    상기 제 1 유전층(1105) 및 상기 구리 비아(1125) 상에 희생 유전층들(1120, 1130)을 형성하는 단계와;
    상기 구리 비아(1125)의 적어도 일부 상의 상기 희생 유전층들(1120, 1130) 내에 개구부들(1220, 1230)을 형성하는 단계와;
    상기 개구부들(1220, 1230) 내에 상기 구리 비아(1125)의 적어도 일부와 접촉하는 구리 라인(1545)을 형성하는 단계와;
    상기 제 1 유전층(1105) 상의, 그리고 상기 구리 라인(1545)에 인접하는 상기 희생 유전층들(1120, 1130)을 제거하는 단계와;
    상기 구리 라인(1545) 및 상기 구리 비아(1125)를 어닐함으로써 상기 구리 상호연결부(1645)를 형성하는 단계와;
    상기 제 1 유전층(1105) 상에, 그리고 상기 구리 상호연결부(1645)에 인접하게 제 2 유전층(1700)을 형성하는 단계와;
    상기 제 2 유전층(1700)을 평탄화는 단계(1810)로서, 최대 약 4의 유전 상수 K를 갖는 낮은 유전 상수(낮은 K)의 유전 물질로부터 상기 제 2 유전층(1700)을 형성하는 단계와; 그리고
    상기 구리 상호연결부(1645)의 적어도 일부 상에 마스크층 개구부를 얻기 위하여, 상기 평탄화된 제 2 유전층(1810) 상에 마스크층(1820)을 형성하고 패터닝하는 단계를 포함하며;
    상기 제 1 유전층(1105)을 형성하는 단계는 최대 약 4의 유전 상수를 갖는 낮은 유전 상수(낮은 K)의 유전 물질로부터 상기 제 1 유전층(1105)을 형성하는 단계와, 그리고 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 스핀온 글래스중 하나를 이용하여 상기 제 1 유전층(1105)을 형성하는 단계를 포함하고,
    상기 희생 유전층들(1120, 1130)을 형성하는 단계는 산화막, 옥시나이트라이드, 실리콘 산화막, 질소-함유 산화막, 질소-도핑된 산화막, 실리콘 옥시나이트라이드, 및 높은 유전 상수(높은 K)의 티타늄 산화막, 탄탈 산화막, 바륨 스트론튬 티탄산염중 하나로부터 상기 희생 유전층들(1120, 1130)을 형성하는 단계와, 여기서 상기 K는 적어도 약 8이며, 그리고 화학 기상 증착(CVD), 저압 CVD (LPCVD), 플라즈마-엔헨스드 CVD (PECVD), 스퍼터링, 물리 기상 증착(PVD), 열 성장중 하나를 이용하여 상기 희생 유전층들(1120, 1130)을 형성하는 단계를 포함하며,
    상기 희생 유전층들(1120, 1130) 내에 상기 개구부들(1220, 1230)을 형성하는 단계는 포토레지스트 마스크(1150) 및 식각 중지층(1115)중 하나를 이용하여 상기 희생 유전층들(1120, 1130) 내에 상기 개구부들(1220, 1230)을 형성하는 단계를 포함하며, 여기서 상기 포토레지스트 마스크(1150) 및 식각 중지층(1115)중 적어도 하나는 상기 희생 유전층들(1120, 1130) 상에 형성되고 패터닝되고, 그리고
    상기 구리 라인(1545)을 형성하는 단계는 전자 화학적인 구리 증착을 이용하여 상기 구리 라인(1545)을 형성하는 단계와, 상기 전자 화학적인 구리 증착 이전에 상기 개구부들(1220, 1230) 내에 적어도 하나의 장벽층(1325A) 및 구리 씨드층(1325B)을 형성하는 단계와, 그리고 상기 전자 화학적인 구리 증착 이후 화학 기계적인 연마를 이용하여 상기 구리를 평탄화는 단계를 포함하는 것을 특징으로 하는 방법.
KR1020027009687A 2000-01-28 2000-09-20 반도체 디바이스에 구리 배선을 제조하는 방법 KR100670227B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/493,320 2000-01-28
US09/493,320 US6303486B1 (en) 2000-01-28 2000-01-28 Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer and an unconstrained copper anneal

Publications (2)

Publication Number Publication Date
KR20020074216A true KR20020074216A (ko) 2002-09-28
KR100670227B1 KR100670227B1 (ko) 2007-01-17

Family

ID=23959740

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027009687A KR100670227B1 (ko) 2000-01-28 2000-09-20 반도체 디바이스에 구리 배선을 제조하는 방법

Country Status (5)

Country Link
US (1) US6303486B1 (ko)
EP (1) EP1250715A1 (ko)
JP (1) JP2003521123A (ko)
KR (1) KR100670227B1 (ko)
WO (1) WO2001056077A1 (ko)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6332900B1 (en) * 1999-02-08 2001-12-25 Wilson Greatbatch Ltd. Physical vapor deposited electrode component and method of manufacture
US6355555B1 (en) * 2000-01-28 2002-03-12 Advanced Micro Devices, Inc. Method of fabricating copper-based semiconductor devices using a sacrificial dielectric layer
US6858937B2 (en) * 2000-03-02 2005-02-22 Micron Technology, Inc. Backend metallization method and device obtained therefrom
US6635564B1 (en) * 2000-09-14 2003-10-21 Infineon Technologies Ag Semiconductor structure and method of fabrication including forming aluminum columns
US6373135B1 (en) * 2000-09-14 2002-04-16 Infineon Technologies Ag Semiconductor structure and method of fabrication
US6429118B1 (en) * 2000-09-18 2002-08-06 Taiwan Semiconductor Manufacturing Company Elimination of electrochemical deposition copper line damage for damascene processing
US6689684B1 (en) * 2001-02-15 2004-02-10 Advanced Micro Devices, Inc. Cu damascene interconnections using barrier/capping layer
US6506668B1 (en) * 2001-06-22 2003-01-14 Advanced Micro Devices, Inc. Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
US6686273B2 (en) * 2001-09-26 2004-02-03 Sharp Laboratories Of America, Inc. Method of fabricating copper interconnects with very low-k inter-level insulator
US20080121343A1 (en) 2003-12-31 2008-05-29 Microfabrica Inc. Electrochemical Fabrication Methods Incorporating Dielectric Materials and/or Using Dielectric Substrates
US20050202667A1 (en) * 2001-12-03 2005-09-15 University Of Southern California Electrochemical fabrication methods incorporating dielectric materials and/or using dielectric substrates
US6706629B1 (en) 2003-01-07 2004-03-16 Taiwan Semiconductor Manufacturing Company Barrier-free copper interconnect
KR100539444B1 (ko) * 2003-07-11 2005-12-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
FR2859822B1 (fr) * 2003-09-16 2006-05-05 Commissariat Energie Atomique Structure d'interconnexion a faible constante dielectrique
KR100538379B1 (ko) * 2003-11-11 2005-12-21 주식회사 하이닉스반도체 반도체 소자의 금속배선 형성 방법
US20050130407A1 (en) * 2003-12-12 2005-06-16 Jui-Neng Tu Dual damascene process for forming a multi-layer low-k dielectric interconnect
US7169659B2 (en) * 2004-08-31 2007-01-30 Texas Instruments Incorporated Method to selectively recess ETCH regions on a wafer surface using capoly as a mask
US7312146B2 (en) * 2004-09-21 2007-12-25 Applied Materials, Inc. Semiconductor device interconnect fabricating techniques
US7172936B2 (en) * 2004-09-24 2007-02-06 Texas Instruments Incorporated Method to selectively strain NMOS devices using a cap poly layer
US7129127B2 (en) * 2004-09-24 2006-10-31 Texas Instruments Incorporated Integration scheme to improve NMOS with poly cap while mitigating PMOS degradation
KR100613346B1 (ko) * 2004-12-15 2006-08-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
US7422975B2 (en) * 2005-08-18 2008-09-09 Sony Corporation Composite inter-level dielectric structure for an integrated circuit
US20070194450A1 (en) * 2006-02-21 2007-08-23 Tyberg Christy S BEOL compatible FET structure
US8785238B2 (en) 2010-07-01 2014-07-22 Panasonic Corporation Nonvolatile memory element and method for manufacturing same
CN103460383B (zh) * 2011-04-14 2016-01-06 松下电器产业株式会社 非易失性存储元件及其制造方法
US9613852B2 (en) 2014-03-21 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method making the same
US10629478B2 (en) 2017-08-22 2020-04-21 International Business Machines Corporation Dual-damascene formation with dielectric spacer and thin liner
US10903111B2 (en) * 2019-03-20 2021-01-26 International Business Machines Corporation Semiconductor device with linerless contacts
US11177170B2 (en) 2020-01-16 2021-11-16 International Business Machines Corporation Removal of barrier and liner layers from a bottom of a via
US11177166B2 (en) * 2020-04-17 2021-11-16 International Business Machines Corporation Etch stop layer removal for capacitance reduction in damascene top via integration

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810332A (en) * 1988-07-21 1989-03-07 Microelectronics And Computer Technology Corporation Method of making an electrical multilayer copper interconnect
US5177567A (en) * 1991-07-19 1993-01-05 Energy Conversion Devices, Inc. Thin-film structure for chalcogenide electrical switching devices and process therefor
US5262354A (en) * 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5413962A (en) * 1994-07-15 1995-05-09 United Microelectronics Corporation Multi-level conductor process in VLSI fabrication utilizing an air bridge
US5567982A (en) * 1994-09-30 1996-10-22 Bartelink; Dirk J. Air-dielectric transmission lines for integrated circuits
US5559055A (en) 1994-12-21 1996-09-24 Advanced Micro Devices, Inc. Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5789764A (en) * 1995-04-14 1998-08-04 Actel Corporation Antifuse with improved antifuse material
US5877087A (en) * 1995-11-21 1999-03-02 Applied Materials, Inc. Low temperature integrated metallization process and apparatus
US6057224A (en) 1996-03-29 2000-05-02 Vlsi Technology, Inc. Methods for making semiconductor devices having air dielectric interconnect structures
US5602053A (en) * 1996-04-08 1997-02-11 Chartered Semidconductor Manufacturing Pte, Ltd. Method of making a dual damascene antifuse structure
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
US5693563A (en) * 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
US5880018A (en) * 1996-10-07 1999-03-09 Motorola Inc. Method for manufacturing a low dielectric constant inter-level integrated circuit structure
US6124189A (en) * 1997-03-14 2000-09-26 Kabushiki Kaisha Toshiba Metallization structure and method for a semiconductor device
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US5989623A (en) 1997-08-19 1999-11-23 Applied Materials, Inc. Dual damascene metallization
JP2971454B2 (ja) * 1997-08-21 1999-11-08 松下電子工業株式会社 半導体装置とその製造方法
US5969425A (en) * 1997-09-05 1999-10-19 Advanced Micro Devices, Inc. Borderless vias with CVD barrier layer
US6117760A (en) * 1997-11-12 2000-09-12 Advanced Micro Devices, Inc. Method of making a high density interconnect formation
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6147000A (en) * 1998-08-11 2000-11-14 Advanced Micro Devices, Inc. Method for forming low dielectric passivation of copper interconnects
US6057583A (en) * 1999-01-06 2000-05-02 Advanced Micro Devices, Inc. Transistor with low resistance metal source and drain vertically displaced from the channel
US6146986A (en) * 1999-01-08 2000-11-14 Lam Research Corporation Lithographic method for creating damascene metallization layers
US6157081A (en) * 1999-03-10 2000-12-05 Advanced Micro Devices, Inc. High-reliability damascene interconnect formation for semiconductor fabrication
US6107188A (en) * 1999-08-16 2000-08-22 Taiwan Semiconductor Manufacturing Company Passivation method for copper process
US6110817A (en) * 1999-08-19 2000-08-29 Taiwan Semiconductor Manufacturing Company Method for improvement of electromigration of copper by carbon doping

Also Published As

Publication number Publication date
WO2001056077A1 (en) 2001-08-02
US6303486B1 (en) 2001-10-16
JP2003521123A (ja) 2003-07-08
EP1250715A1 (en) 2002-10-23
KR100670227B1 (ko) 2007-01-17

Similar Documents

Publication Publication Date Title
KR100670227B1 (ko) 반도체 디바이스에 구리 배선을 제조하는 방법
KR100708427B1 (ko) 희생 유전층을 이용하여 구리 배선을 제조하는 방법
US6368967B1 (en) Method to control mechanical stress of copper interconnect line using post-plating copper anneal
KR20020070344A (ko) 식각된 낮은 유전 상수 물질들의 다공성을 막기 위한유전체 형성 방법
US6972254B1 (en) Manufacturing a conformal atomic liner layer in an integrated circuit interconnect
US6989604B1 (en) Conformal barrier liner in an integrated circuit interconnect
KR100482180B1 (ko) 반도체 소자 제조방법
KR100860133B1 (ko) 이온 주입에 의한 측벽 밀도의 국부적 증가
US7018878B2 (en) Metal structures for integrated circuits and methods for making the same
EP1330842B1 (en) Low temperature hillock suppression method in integrated circuit interconnects
US6498112B1 (en) Graded oxide caps on low dielectric constant (low K) chemical vapor deposition (CVD) films
US6514844B1 (en) Sidewall treatment for low dielectric constant (low K) materials by ion implantation
KR100482179B1 (ko) 반도체 소자 제조방법
WO1991010261A1 (en) Semiconductor interconnect structure utilizing a polyimide insulator
US6518648B1 (en) Superconductor barrier layer for integrated circuit interconnects
US6881665B1 (en) Depth of focus (DOF) for trench-first-via-last (TFVL) damascene processing with hard mask and low viscosity photoresist
US6649511B1 (en) Method of manufacturing a seed layer with annealed region for integrated circuit interconnects
US20020127849A1 (en) Method of manufacturing dual damascene structure
KR100688758B1 (ko) 반도체 소자의 금속 배선용 갭필 형성 방법
US6388330B1 (en) Low dielectric constant etch stop layers in integrated circuit interconnects
US20010053596A1 (en) Method of fabricating vias
KR20020054641A (ko) 반도체소자의 제조방법
KR20040002011A (ko) 반도체 소자의 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121226

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131219

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161220

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee