KR20000053435A - 집적회로용 다마스커스 캐패시터 - Google Patents

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Abstract

본 발명은 멀티레벨 집적회로 구조에 사용되는 마스킹 방법 및 전도성 플러그 캐패시터에 관한 것이다. 일 실시예에서, 텅스텐 플러그는 유전층의 윈도우에 형성되고 그 후, 캐비티가 상기 플러그에 형성된다. 상기 플러그의 캐비티는 캐패시터용 하부 전극으로서 작용하며, 상기 캐비티에는 유전층이 증착되고, 상기 유전층에는 상부 금속 전극이 증착되어 있다.
다른 실시예는 상기 텅스텐 플러그의 캐비티의 내부 캐비티 표면 뿐만아니라 텅스텐 플러그의 외측벽에도 적용된다. 이를 위해, 형성된 캐비티를 헤딩하는 텅스텐 플러그의 형성후에는, 텅스텐 플러그가 형성된 유전층의 부분 에치백이 효과적이다. 상기 캐패시터 유전체가 텅스텐 플러그의 캐비티의 측벽, 상부면 및 내부에 증착되므로, 영역이 증가되어 과용량이 된다.

Description

집적회로용 다마스커스 캐패시터{DAMASCENE CAPACITORS FOR INTEGRATED CIRCUIT}
본 발명은 캐패시터 구조 및, 집적회로에 사용되는 캐패시터의 제조방법에 관한 것이다.
다이나믹 램(DRAM;dynamic random access memory)은 주기간격으로 판독 및 리프레시(refresh)되기 전에 제한된 시간 동안만 정보를 유지할수 있는 셀로 이루어진 전자 장치와 관련되어 있다. 일반적인 DRAM 셀은 하나이상의 트랜지스터와 기억 캐패시터로 이루어진다. 일반적으로, DRAM에 사용되는 집적회로는 금속 산화막 반도체(MOS) 특히, 트랜지스터 성분 같은 상보형 MOS 구조(CMOS)로 구성된다. 최근에, 이러한 DRAM 구조의 정전용량은 1 메가비트에서 거의 1 기가비트의 범위까지를 포함하고 있다. 이러한 메모리의 증가는 0.25 마이크론 이하로 내려가는 1.25 마이크론의 게이트 크기의 개방을 필요로 한다. 상기 DRAM 캐비티 요구가 증가함에 따라, 캐패시터상에서의 요구가 증가된다. 증가된 정전용량 및 증가된 정전용량 밀도에 대한 필요조건이 부각되었다. 따라서, 이러한 필요성에 부합되는 재료 및 구조에 대한 개발에 초점이 맞쳐져 왔다. 고가의 칩 에어리어의 사용을 최대화하고 상호 접속 저항을 최소화 하기 위하여, VLSI 및 ULSI 논리 직접 반도체 회로는 장치내의 영역을 상호 접속하고 집적회로 내의 하나 이상의 장치를 상호 접속하기 위한 멀티 레벨 배선 라인 구조를 이용한다. 멀티 레벨 금속화는 회로설계에 보다 큰 적응성과 다이 크기의 감소를 제공함으로써 칩 단가를 감소시킨다. 이러한 구조의 제조에 있어서, 종래에는 하위 레벨의 배선 라인(또는 상호 접속 구조)을 형성한 다음, 제 1 레벨 배선 라인과 상호 접속하는 하나 이상의 상위 레벨을 형성한다. 제 1 레벨 상호 접속 구조는 직접 회로 장치의 기판내의 도프된 영역(예, 일반적인 MOSFET 의 소스 또는 드레인)과 접촉한다. 하나이상의 상호 접속는 일반적으로, 제 1 레벨 상호 접속부와 집적회로 장치 사이 또는 집적회로 장치의 외부 구조에 형성된다. 이는 배선 라인의 제 2 및 그 이후의 레벨을 통해 실행된다. 종래의 VLSI 및 ULSI 구조에 사용된 다층 상호 접속 구조의 예를 도 1 에 도시하였다. 101 로 표기한 도전 비어(vias)는 하나의 레벨로부터 다른 레벨로의 접속을 위해 사용된다. 도 1 에 도시된 바와같이, 제 1 레벨에서의 금속층(M-1)은 집적회로의 기판 층에 형성된 소스(S)에 접속되어 있다. 상기 금속층(M-1)은 도시된 비어 구조를 사용해 하나의 레벨 뿐만아니라 보다 높은 레벨에서의 전기적인 접속을 위해 사용된다.
매입형 DRAM 구조는 고밀도 메모리 셀을 회로에 부가하도록 논리 트랜지스터에 직접 캐패시터를 부가한다. 이들 직접 캐패시터는 메모리 셀을 형성하도록 MOS 장치의 소스 금속부에 에 접속될 수 있다. 종래의 DRAM 캐패시터는 종종, 바닥 전극으로서 폴리실리콘 층, 절연체로서 실리콘 디옥사이드 또는 실리콘 니트라이 층, 상부 전극을 형성하는 상부 금속 층을 갖는다. 이러한 구조는 일반적으로, 폴리-Si 캐패시터의 부가된 복잡성 및 실리콘 옥사이스/나이트라이드 층을 성장하는데 필요한 고온으로 인해, 매입된 기술과 양립할 수 없다. 예를 들면, 다층 구조의 상호접속용으로서 사용된 알루미늄 금속층은 폴리실리콘의 증착에 사용된 비교적 고온에 의해 악영향을 받을수 있다. 더나아가, 전극으로서 폴리실리콘의 사용은 장치의 전기적 특성에 해로운 영향을 미칠수 있다. 탄탈륨 펜트옥사이드가 실리콘 디옥사이드 또는 실리콘 나이트라이드와 비교하여 보다 높은 유전상수를 가지므로, 캐패시터의 유전체로서 사용되는 것은 공지된 사실이다. CVD 법을 탄탈륨 펜트옥사이드를 형성하는데 사용되는 동안, 실리콘 디옥사이드의 층은 일반적으로 폴리실리콘 층과 탄탈륨 펜트옥사이드 층 사이에 형성된다. 실리콘 디옥사이드 층은 캐패시터의 정전용량에 악영향을 주는 경향이 있기 때문에, 요망되지 않는다. 따라서, 폴리실리콘 전극을 사용하지 않는 DRAM의 캐패시터 구조가 요구된다.
도 2 는 본 발명에서 참조로 하고 있는 라도시비치 등에 허여된 미국 특허 제 5,576,240 호에 개시된 캐패시터 구조를 도시한다. 도 2 에 도시된 구조에 있어서, 캐패시터는 도시된 트랜치 구조의 상부판(203)과 유전체층(202)을 가진 하부판(201)을 갖고 있다. 도 2 에 도시된 구조가 평면형 기억 캐패시터와 비교하여 장점을 갖지만, 이러한 구조는 다층 감소 크기의 ULSI 제조 기술에 적합하지 않을 수 있다고 인식된다. 특히, 평면화는 다층 집적회로의 제조에서의 중요한 역활을 한다. 이를 위해서, 회로 제조 공정중에, 절연 및 도전 층을 형성하기 위해 사용된 다양한 성장 및 증착기술이 2 개의 주요 문제가 있는 점진적인 비평면 구조를 초래할 수 있다. 첫 번째 문제점은 미세한 라인 구조의 연속성에 대한 파손없이 단계 범위를 유지한다는 점이다. 두번째 문제점은 광학 레졸루션의 감소로 웨이퍼 구조상의 화상 미세 라인 패턴에 대한 능력이 감소된다는 점이다. 따라서, 폴리싱 기술은 멀티 레벨 구조의 각 레벨에서 평면성을 유지하도록 사용된다. 평면화를 위해 넓게 사용되는 하나의 기술로 화학 기계적 폴리싱(CMP)이 있다. 이러한 폴리싱 단계는 평면화 토폴로지(planar topology)를 유지하기 위해, 도 2 에 도시된 캐패시터의 제조후에, 활용된다. 캐패시터(204)의 제조 후에, CMP 또는 다른 평면화 단계가 활용되고, 멀티 레벨 구조의 다음 레벨를 위한 금속 및 유전체 층의 연속적인 증착이 실행된다. 그러나, 캐패시터의 층을 형성하는 층(201,202,203)은 비교적 박막이다. 화학 기계적 폴리싱은 층(201,203)을 단축화한다. 그래서, 다층 집적회로의 제조에 명확하게 요망되는 화학-기계적 폴리싱 기술은 도 2 에 도시된 바와같이, 캐패시터 구조와 호환될 수 없다.
그러므로, 표준/저 온도 프로세싱 및 평면화 기술에 쉽게 적용될수 있으면서, 정전용량을 향상시키는 캐패시터 구조가 요구되었다.
본 발명은 도전형 플러그 캐패시터와, 멀티 레벨 회로 구조에 사용되는 그 제조 방법에 관한 것이다. 도시된 실시예에서, 도전형 플러그는 유전체 층의 윈도우에 형성되고, 그 다음 캐비티가 플러그에 형성된다. 상기 캐비티는 캐패시터의 하부판으로서 작용하고, 캐비티에 증착된 유전체 층과 그 위에 증착된 상부 도전층은 상부판으로서 작용한다. 캐패시터의 제조 중에, 화학 기계적 폴리싱은 도전 플러그의 형성후에 종결된다. 그 후, 캐비티는 이어지는 유전 및 상부판의 증착으로 플러그에 에칭된다. CMP 공정은 실질적으로 평면화된 유전 및 텅스텐 플러그를 형성하고, 그에 의해, 다층 제조 기술과 양립할 수 있는 캐패시터 제조 시퀸스가 만들어진다.
도 1 은 종래의 다층 IC 구조의 단면도.
도 2 는 종래의 캐패시터 구조의 단면도.
도 3 은 본 발명의 실시예의 단면도.
도 4 는 본 발명의 다른 실시예의 단면도.
도 5 내지 도 10 은 본 발명을 제조하는데 사용되는 프로세스 시퀸스의 단면도.
※도면의 주요 부분에 대한 부호의 설명※
301: 전도성 플러그 303: 캐패시터
308: 캐비티 504: 금속층
706: 윈도우 801: 텅스텐 플러그
도 3 에 도시된 실시예에서, 양호하게는 텅스텐 또는 다른 금속 재료의 도전 플러그(301)는 캐비티(308)를 갖는다. 상기 플러그는 금속-1 층(304)와 전기 접촉하여 도전 비어(305)(양호하게는 텅스텐)에 접속되어 있다. 상술한 바와같이, 상기 도전 비어는 도 3 에 도시되지 않은 전계효과 트랜지스터의 소스 또는 드레인과 최종적으로 접촉한다. 도 3 에 도시된 실시예의 캐패시터는 캐비티(309)의 측벽, 캐비티(310)의 하부면 및 플러그(300)의 상부면에 의해 형성된 하부판을 갖는다. 또한, 상기 전극은 캐비티의 표면상에 증착된 단일 또는 다층 도전형 스택이다. 캐패시터의 유전체(302)는 그 위에 증착된 캐패시터(303)의 상부판을 갖는다. 도 3 의 단면도로 부터 알수 있는 바와같이, 정전용량 밀도 및 전체 정정용량은 본 실시예의 구조에 의해 증가된다. 캐패시터용의 유전재료로서 선택된 재료는 양호하게는 탄탈륨 펜트옥사이드(302)이다. 상기 재료는 높은 유전상수를 가지므로, 실리콘 디옥사이드 같은 미리 사용된 재료와 비교할 때 보다 높은 정전용량 밀도를 갖는다. 또한, 티타늄 옥사이드, 실리콘 옥사이드, 바륨 스트론듐 티타네이트 또는 리드 지로코늄 티타네이트가 유전체로서 사용될 수 있다. 더나아가, 도 3 에 도시된 구조는 캐비티 표면(309,310)과 상부면(300)의 사용을 통해 보다 큰 전극 에어리어를 가능하게 한다. 부가적으로, 도 3 에 도시된 캐패시터 구조는 약 1.0 마이크론의 직경을 가진 유전체(D2)에 형성된 개구의 텅스텐 플러그(301)를 포함한다. 텅스텐 플러그에 형성된 텅스텐 플러그의 캐비티(308)는 약 0.2 내지 0.5 마이크론 범위의 에칭 깊이와 0.5 마이크론의 직경을 갖는다. 명확하게는, 이러한 구조는 약 0.25 마이크론의 크기를 가진 일반적인 캐패시터의 판 에어리어와 비교할때, 캐패시터를 형성하는 에어리어를 보다 크게할 수 있다.
다른 실시예는 도 4 에 도시되어 있으며, 캐패시터의 이용가능한 표면 에어리어보다 휠씬 증가되는 장점을 갖는다. 도 4 에 도시된 실시예에서, 유전체층(D2)은 텅스템 플러그(409)의 외측벽을 드러내도록 뒤로 부분 에칭된다. 도 4 에 도시된 바와같이, 층(302,303)의 형성 및 제 2 유전체층(D2)의 에치백을 제외하고는, 도 3 및 도 4 의 실시예를 위해 사용된 기본 프로세싱 단계와 동일하다.
지금부터, 제조 단계에 대해 설명한다. 도 5 에 도시된 바와같이, 알루미늄 층(504)은 유전체층(D1)상에 증착되며, 화학-기계적 폴리싱으로 평면화되어, 평면화의 장점을 실현한다. 도전 비어(305)는 표준기술에 의해 증착된다. 그 다음, 금속층(504)은 패턴형성되고, 하위레벨(도시생략)에서 트랜지스터에 상호접속부(304)를 형성하도록 유전체층(D1)의 상부에 에칭된다. 알루미늄이 전형적인 인터커넥트이며, 다른 전도성 인터커넥트 재료(예,금속)와 금속 스택이 상기 캐패시터에 사용될 수 있다. 도 6 에 도시된 바와같이, 제 2 유전체층(D2)은 금속 인터커넥트(304)에 증착되고, PECVD(plasma-enhanced chemical vapor deposition)에 의해 형성된다. 상기 층(D2)은 양호하게는 SiO2이다. 본 기술분야의 기술자의 한계범위내에서 상기 층의 다른 제조 기술 및 재료가 사용될 수 있다. 유전체층(D2)의 증착에 이어서, 윈도우(706)(도 7 참조)가 포토레지스트, 마스킹 및 연속적인 에칭 같은 종래의 패터닝 방법에 의해 개방되어 있다. 유전체층(D2)의 윈도우(706)의 개방은 1 마이크론의 직경을 갖는다. 텅스텐 플러그 및 도전 비어의 형성에 사용된 CVD법 이전에, 비어(305)와 도전 플러그(301)가 형성된 윈도우의 측벽 및 하부면상에 TiN 시드 층(도시생략)을 제공하는 것이 통상적이다. 도 8 에 도시된 바와같이, 윈도우(706)는 텅스템 또는 구리 같은 도전재료(801)의 층으로 표준기술에 의해 후방충진된다.
텅스텐 플러그(801)의 형성후에, 평면화 단계가 실행된다. 이 단계는 양호하게는, 화학 기계적 폴리싱(CMP)에 의해 실행되고, 유전체층(D2)의 상부면과 거의 동일평면인 플러그의 상부면이 형성된다. 도 8 및 도 9 로부터 알수 있는 바와같이, 화학 기계적 폴리싱은 유전체(D1)의 증착후(그러나, 금속-1(340)의 형성전) 그리고 유전체층(D2)의 증착 및 텅스텐 플러그(801)의 형성후, 실행된다. 상술한 바와같이, 상기 CMP 단계는 집적회로 및 그 제조방법에서의 평면화를 유지하는데 중요하며, 본 발명의 프로세스와 쉽게 호환될 수 있다. 다시말해서, 다층 구조의 형성은 다음의 층에 형성된 유전체층의 토포그래피에서의 중요한 릴리프의 양을 발생시킨다. 상기 릴리프가 감소될수 있을지라도, 이러한 릴리프는 "애디티브(additive)"이고, 다음의 프로세스에 악영향을 미친다. 상술한 바와같이, 금속 얼라인먼트와 광 패터닝에 따른 다음의 포토리소그래픽 프로세싱은 평면화의 수용할수 없는 양에 의해 악영향을 미칠수 있다. 대조적으로, 본 발명에서 설명한 프로세서 시퀸스에서의 프로세싱 단계는 평면화된 유전체 표면 및 평면화된 텅스텐 플러그(901)를 형성하여, 달성된 평면화에 의해 다음의 프로세싱을 촉진시킨다.
평면화 단계이후, 도 9 에 도시된 최종구조는 반응 이온 에칭(RIE)를 받는다. 패턴화된 레지스트 층(도시생략)은 플러그(901)과 유전체(D2)상에 형성된다. 그래서, 0.5㎛ 의 직경 및 0.2㎛ 내지 0.5㎛ 의 깊이를 가진 개구를 갖는 도 10 에 도시된 캐비티(308)가 형성된다. 상기 깊이는 RIE 단계에 의해 제어되고, 에어리어는 레지스트의 개구에 의해 제어되므로, 다른 칫수는 효과적일 수 있다. 표면(300)과 캐비티(308)의 표면은 캐패시터의 하부판을 형성한다. 그 후, 높은 유전상수(εr)재료의 층(302)은 종래의 기술에 의해 증착된다. 양호하게는, 상기 재료는 CVD법에 의해 증착된 탄탈륨 펜트옥사이드이다. 다른 재료는 실리콘 옥사이드, 티타늄 옥사이드 또는 바륨 스트론듐 타타네이트 같은 유전재료로서 사용될 수 있다. 마지막으로, 티타늄 나이트라이드, 탄탈륨 나이트라이드 또는 텅스텐 나이트라이드 같은 도전 재료의 상부 캐패시터 판은 PVD법에 의해 증착된다.
도 4 에 도시된 다른 실시예는 도 3 에 도시된 실시예와 동일한 방법으로 제조되지만, 후술하는 차이점이 있다. 도 10 에 도시된 바와같은 구조가 제조된 후, 유전체층(D2)의 표준 에치백이 전도된다. 이는 포토레지스트, 마스킹 및 에칭에 의한 것과 같은 종래의 패터닝에 의해 이루어진다. 최종 구조는 부분 노출된 플러그이다. 상부 전극(403)과 유전재료(302)의 증착은 도 3 의 정전용량을 형성하도록 사용된 동일한 방법에 의해 실행된다. 여기에서 간략히 언급한 바와같이, 이러한 구조는 캐패시터를 형성하는데 이용가능한 에어리어를 증가시키고, 최종구조는 증가된 정전용량을 갖는다.
따라서, 본 발명은 종래의 구조와 비교할 때, 향상된 정전용량을 제공한다. 폴리실리콘 대신에 하부전극(또는 판)으로서 도전 플러그를 사용하는 것은 비소망의 SiO2의 형성을 회피하면서, 향상된 정전용량 밀도를 제공한다. 또한, 캐패시터를 제조하는데 이용될수 있는 에어리어는 에칭된 구멍을 가진 텅스텐 플러그에 의해 증가된다. 그래서, DRAM 집적회로의 제조시에, 메모리 셀 캐패시터의 총 정전용량과 정전용량 밀도는 설명된 구조에 의해 증가된다. 마지막으로, 상술한 설명으로 부터 알수 있는 바와같이, 본 발명의 제조기술은 많은 ULSI 구조, 재료 및 프로세스와 호환가능하다. CMP 에 부가하여, 캐패시터의 제조에 사용된 유전체 형성은 또한, VLSI 및 ULSI 구조와 호환가능하다. 도 3 및 도 4 의 실시예에 도시된 캐패시터의 형성은 예를들어, 고 유전상수 재료로서 탄탈륨 펜트옥사이드를 사용한다. 탄탈륨 펜트옥사이드 같은 금속 호환가능 유전체의 사용은 증착기술이 약 500℃ 의 저온도 증착이기 때문에, 특별한 것이다. 이러한 증착 및 텅스텐 플러그의 형성에 사용된 비교적 저온도의 증착 기술은 매입된 기술과 비교하여 뚜렷한 장점을 제공한다.
본 발명이 양호한 프로세스 단계 및 프로세스 단계 시퀸스 및 재료에 대해 상세히 설명하였지만, 본 기술분야의 기술자에 의해 본 발명의 정신 및 범위내에서 다른 개조가 가능하다.

Claims (40)

  1. 측면 및 하부면을 가진 캐비티와, 최상면을 포함하는 도전 플러그,
    하부면, 측면, 최상면의 일부상에 놓인 유전체 재료의 층 및,
    유전체층상에 놓인 도전층을 구비하는 집적회로.
  2. 제 1 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 펜트옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 이루어진 그룹에서 선택되는 집적회로.
  3. 제 1 항에 있어서, 상기 플러그는 텅스텐 인 집적회로.
  4. 제 1 항에 있어서, 상기 플러그는 상부면을 가진 유전체층에 위치되고, 유전체층의 상부면과 동일평면인 최상면을 갖는 집적회로.
  5. 최상면, 하부면과 측면을 가진 캐비티 및 하나이상의 외면을 가진 도전 플러그,
    하부면, 상기 측면, 최상면의 일부 및 외면의 일부상에 놓인 유전체 재료의 층 및,
    상기 유전체층에 놓인 도전층을 포함하는 집적회로.
  6. 제 4 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 이루어진 그룹에서 선택되는 집적회로.
  7. 제 4 항에 있어서, 상기 플러그는 텅스텐인 집적회로.
  8. 제 4 항에 있어서, 상기 플러그는 유전체층에 부분 증착된 집적회로.
  9. 최상면과, 측면을 가진 캐비티를 가지며, 집적회로의 유전체층에 놓인 도전 플러그,
    최상면의 일부 및 캐비티의 측면상에 놓인 유전체 재료의 층 및,
    상기 유전체층에 증착된 도전층을 포함하는 집적회로.
  10. 제 9 항에 있어서, 상기 캐비티는 하부면을 가지며, 상기 유전체 재료의 층과 도전층은 상기 하부면에 부가로 위치되는 집적회로.
  11. 제 9 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 이루어진 그룹에서 선택되는 집적회로.
  12. 제 9 항에 있어서, 상기 도전 플러그는 적어도 하나의 외면을 부가로 포함하고, 상기 유전체 재료의 층은 적어도 하나의 외면의 일부상에 부가로 위치되는 집적회로.
  13. 제 9 항에 있어서, 상기 도전 플러그는 적어도 하나의 외면을 부가로 포함하고, 상기 유전체 재료의 층은 적어도 하나의 외면의 일부상에 부가로 위치되는 집적회로.
  14. 제 9 항에 있어서, 상기 플러그는 텅스텐인 집적회로.
  15. 측면과 적어도 하나의 외면을 가진 캐비티와 최상면을 가진 도전 플러그,
    캐비티의 측면, 플러그의 적어도 하나의 외면의 일부 및 최상면의 적어도 일부 상에 놓인 유전체 재료의 층 및,
    상기 유전체 재료의 층에 놓인 도전층을 포함하는 집적회로.
  16. 제 15 항에 있어서, 상기 캐비티는 하부면을 가지며, 상기 유전체 재료의 층과 도전층은 하부면상에 부가로 위치되는 집적회로.
  17. 제 15 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 이루어진 그룹에서 선택되는 집적회로.
  18. 제 15 항에 있어서, 상기 플러그는 텅스텐인 집적회로.
  19. 제 9 항에 있어서, 상기 도전층은 티타늄 나이트라이드, 탄탈륨 나이트라이드 및 텅스텐 나이트라이드로 이루어진 그룹에서 선택되는 집적회로.
  20. 제 15 항에 있어서, 상기 도전층은 티타늄 나이트라이드, 탄탈륨 나이트라이드 및 텅스텐 나이트라이드로 이루어진 그룹에서 선택되는 집적회로.
  21. 제 15 항에 있어서, 상기 플러그는 상부면을 가진 유전체층에 놓이고, 플러그의 최상면은 유전체층의 상부면과 실질적으로 동일평면인 집적회로.
  22. 집적회로 캐패시터를 제조하는 제조방법에 있어서,
    유전체 층의 윈도우에 플러그를 위치시키는 단계,
    실제로 평면화 표면을 형성하도록 유전체 층과 플러그를 폴리싱하는 단계,
    상기 플러그에 캐비티를 형성하는 단계 및,
    실제로 평면화 표면의 일부 및 캐비티에 캐패시터를 형성하는 단계를 포함하는 집적회로 캐패시터 제조방법.
  23. 제 22 항에 있어서, 상기 폴리싱은 화학-기계적 폴리싱(CMP)에 의해 실행되는 집적회로 캐패시터 제조방법.
  24. 제 22 항에 있어서, 상기 캐패시터 형성단계는 상기 표면의 적어도 일부 및 캐비티에 유전체 재료의 층을 위치시키는 단계와, 유전체 재료의 층상에 도전 재료의 층을 위치시키는 단계를 부가로 포함하는 집적회로 캐패시터 제조방법.
  25. 제 24 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 펜트옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 이루어진 그룹에서 선택되는 집적회로 캐패시터 제조방법.
  26. 제 22 항에 있어서, 상기 플러그는 금속인 집적회로 캐패시터 제조방법.
  27. 제 24 항에 있어서, 상기 도전재료의 층은 티타늄 나이트라이드, 탄탈륨 나이트라이드 및 텅스텐 나이트라이드로 이루어진 그룹에서 선택된 집적회로 캐패시터 제조방법.
  28. 유전체층의 윈도우에 플러그를 위치시키는 단계,
    실질적으로 평면화 표면을 형성하도록 유전체층과 플러그를 폴리싱하는 단계,
    플러그에 캐비티를 형성하는 단계,
    플러그의 적어도 하나의 외벽을 드러내도록 유전체층의 일부를 제거하는 단계 및,
    상기 캐비티, 최상면의 적어도 일부분 및 외벽의 적어도 일부분에 캐패시터를 형성하는 단계를 포함하는 집적회로 제조방법.
  29. 제 28 항에 있어서, 상기 폴리싱 단계는 화학-기계적 폴리싱(CMP)에 의해 실행되는 집적회로 제조방법.
  30. 제 28 항에 있어서, 상기 캐패시터 형성단계는 상기 외면의 적어도 일부 및 상기 실질적인 평면화 표면의 일부에 유전체 재료의 층을 위치시키는 단계와, 유전체 재료의 층상에 도전 재료의 층을 위치시키는 단계를 부가로 포함하는 집적회로 제조방법.
  31. 제 30 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 펜트옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 이루어진 그룹에서 선택되는 집적회로 제조방법.
  32. 제 28 항에 있어서, 상기 플러그는 금속인 집적회로 제조방법.
  33. 제 24 항에 있어서, 상기 도전재료의 층은 티타늄 나이트라이드, 탄탈륨 나이트라이드 및 텅스텐 나이트라이드로 이루어진 그룹에서 선택된 집적회로 제조방법.
  34. 제 28 항에 있어서, 상기 유전체 재료의 층이 증착되는 집적회로 제조방법.
  35. 제 22 항에 있어서, 상기 유전체 재료의 층이 증착되는 집적회로 캐패시터 제조 방법.
  36. 도전 플러그 및 윈도우를 유전체층에 위치시키는 단계,
    실질적인 평면화 표면을 형성하기 위해 상기 유전체층의 플러그를 폴리싱하는 단계,
    측면과 하부면을 가진 캐비티를 플러그에서 에칭하는 단계,
    유전체 재료의 층을 실질적인 평면화 표면의 적어도 일부와 캐비티에 위치시키는 단계 및,
    유전체 재료의 층상에 도전재료의 층을 위치시키는 단계를 포함하며;
    상기 캐비티의 측벽 및 바닥면, 유전체 재료의 층 및 도전 재료의 층은 캐패시터를 형성하는 집적회로 캐패시터 제조방법.
  37. 제 36 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 펜트옥사이드, 실리콘 옥사이드, 티타늄 옥사이드 및 바륨 스트론듐 티타네이트로 구성된 그룹에서 선택되는 집적회로 캐패시터 제조방법.
  38. 제 36 항에 있어서, 상기 플러그는 금속인 집적회로 캐패시터 제조방법.
  39. 제 36 항에 있어서, 상기 유전체 재료의 층은 탄탈륨 옥사이드, 티타늄 나이트라이드, 바륨 스트론듐 티타네이트 및 리드 지르코늄 티타네이트로 구성된 그룹에서 선택된 집적회로 캐패시터 제조방법.
  40. 제 36 항에 있어서, 상기 플러그의 적어도 하나의 외벽을 드러내도록 유전체층의 일부를 제거하는 단계, 상기 측면, 실질적으로 평면인 하부면 및, 플러그의 적어도 하나의 외면상에 유전체 재료의 층을 위치시키는 단계와, 유전체 재료의 층에 도전재료의 층을 위치시키는 단계를 포함하며, 상기 플러그의 표면, 유전체 재료의 층 및 도전재료의 층이 캐패시터를 형성하는 집적회로 캐패시터 제조방법.
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