KR20030053550A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 MIM(Metal Insulator Metal) 구조의 캐패시터를 이용하여 충분한 충전 용량을 얻을 수 있는 반도체 소자의 캐패시터 제조방법에 관해 개시한다.
개시된 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체기판 상에 서로 다른 크기의 제 1 및 제 2트렌치를 형성하는 단계와, 제 1 및 제 2트렌치 내에 동일 크기의 제 1 및 제 2비아홀을 형성하는 단계와, 제 1 및 제 2비아홀을 포함한 기판을 덮는 제 1도전막, 산화막 및 제 2도전막을 차례로 형성하는 단계와, 제 1및 제 2트렌치 상단 부분이 노출되는 시점까지 상기 제 2도전막, 산화막 및 제 1도전막을 식각하여 하부 금속배선, 캐패시터의 하부 전극, 축전산화막 및 상부 전극을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 MIM(Metal Insulator Metal) 구조의 캐패시터(capacitor)를 이용하여 누설전류를 억제하고 충분한 충전 용량(capacitance)을 얻을 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.
최근 반도체 제조 기술의 발달과 더불어, 메모리 소자의 수요가 급증하고 있다. 데이터 저장 수단으로 이용되는 캐패시터는 전극의 면적과 전극간의 거리와 전극 사이에 삽입되는 유전막의 유전율에 따라 그 정전용량이 달라진다. 그런데, 반도체 장치가 고집적화됨에 따라 반도체 장치에서 캐패시터 형성영역이 줄어들고 그 결과 캐패시터의 전극면적이 작아져서 캐패시터의 정전용량이 감소된다.
이에따라, 현재 금속막 - 절연막 - 실리콘 구조(이하, MIS)의 고유전률을 갖는 TaON 박막으로 구성된 캐패시터를 사용하고 있는데, 상기 TaON 박막 상부의 상부 전극으로 계면 특성을 향상시키기 위해 TiN막을 증착한 다음 그 상부에 폴리 실리콘막의 적층구조를 사용하여 상부 전극을 형성한다.
도 1a 내지 도 1f는 종래 기술에 따른 캐패시터의 형성과정을 보인 공정단면도이다.
종래 기술에 따른 반도체 소자의 캐패시터 제조방법은, 도 1a에 도시된 바와 같이, 반도체기판(100) 상에 스퍼터링(suttering) 방법에 의해 제 1금속막(102), 제 1알루미늄층(Al)(104) 및 제 2금속막(106)을 차례로 형성한다. 이때, 제 1 및 제 2금속막(102)(106)은 Ti/TiN막으로 구성되며, 상기 제 1금속막(102)의 Ti/TiN막 중에서, Ti막은 기판(100)과 알루미늄층(104) 간의 접착력을 강화시키는 역할을 하고, TiN막은 제 1알루미늄층(104)의 알루미늄 성분이 기판 하부로 확산되는 것을방지하기 위한 확산방지층의 역할을 한다. 또한, 제 2금속막(106) 상의 Ti/TiN막 중에서, Ti막은 제 1금속막과 동일하게 접착력을 강화시키는 역할을 하며, TiN막은 이 후의 공정에서 감광막 도포하고 패터닝할 경우 빛을 흡수함으로써 감광막으로부터 빛이 반사되는 것을 방지시키는 역할을 한다.
상기 제 1알루미늄층(104)은 알루미늄 성분이 저항이 낮기 때문에 주로 전기 신호를 전달하는 전극 또는 배선 등의 재료로 사용된다.
상기 반도체기판(100)에는 소오스/드레인 및 게이트를 포함한 트랜지스터(미도시)가 형성되어져 있으며, 상기 트랜지스터는 층간절연막(미도시)으로 덮여져 있다.
이어서, 상기 제 2금속막(106) 상에 화학기상증착 공정에 의해 실리콘 질화막(108)을 증착한 다음, 상기 실리콘 산화막(108) 상에 스퍼터링 공정에 의해 제 2알루미늄층(110)을 차례로 증착한다. 이때, 상기 제 2알루미늄층(110)은 Al 대신 W(tungsten), Ti(titanium) 또는 TiN 등을 이용할 수도 있다.
그 다음, 상기 제 2알루미늄층(110) 상에 감광막을 도포한 후, 노광 및 현상하여 제 1감광막 패턴(120)을 형성한다.
이 후, 도 1b에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하고, 상기 제 2알루미늄층 및 실리콘 질화막을 차례로 건식 식각하여 축전산화막(109) 및 상부 전극(111)을 형성한다. 이때, 상기 건식 식각 공정은 먼저, Cl2/BCl3/N2의 혼합가스를 활성화시킨 플라즈마를 공급하여 제 2알루미늄층을 식각하며, 계속적으로 'C' 및 'F' 성분을 포함한 가스를 활성화시킨 플라즈마를 공급하여 실리콘 산화막을 식각한다. 또한, 실리콘 산화막 식각 공정 시에 O2, Ar, CHF3가스를 추가하기도 한다. 상기 건식 식각 공정에서, 실리콘 산화막을 과도하게 식각되면, 상부 전극 하부가 식각될 수 있으며 이런 경우 상부 전극과 이 후에 형성될 하부 전극 간의 쇼트(short)가 발생될 수 있다.
상기 축전 산화막의 재질로는 유전상수가 높은 산화물을 사용하며, 상기 실리콘 질화막 대신 재질로는 PECVD(Plasma Enhanced Chemical Vapor Deposition)방법에 의해 증착된 산화막 등이 이용된다.
이어서, 제 1감광막 패턴을 제거한 다음, 상부 전극(111)이 형성된 기판 상에 하부 금속배선 형성영역 및 캐패시터의 하부 전극 형성영역이 정의된 제 2감광막 패턴(122)을 형성한다.
이 후, 도 1c에 도시된 바와 같이, 상기 제 2감광막 패턴을 마스크로 하고 상기 제 2금속막, 제 1알루미늄층 및 제 1금속막을 차례로 식각하여 하부 전극(136) 및 하부 금속배선(136)을 형성한다.
이어서, 상기 결과물을 덮도록 제 1층간절연막(130)을 증착한 후, 상기 제 1층간절연막(130) 상에 다시 제 2층간절연막(132)을 증착하고 화학적-기계적 연마 공정을 진행함으로써 단차진 제 1층간절연막(130)의 표면을 평탄화시킨다. 이때, 상기 제 1 및 제 2층간절연막(134){(130),(132)}으로는 실리콘 산화막(SiO2), SOG (Spin On Glass) 또는 IMD(Inter Metal Dielectric)산화막 등을 이용한다.
그 다음, 도 1d에 도시된 바와 같이, 제 2층간절연막(132) 상에 하부 금속배선(137) 및 하부 전극(136)을 노출시키는 제 3감광막 패턴(124)을 형성한다.
이 후, 도 1e에 도시된 바와 같이, 상기 제 3감광막 패턴을 마스크로 하고 제 1 및 제 2층간절연막(132)(130)을 식각하여 각각의 제 1 및 제 2비아홀(via hole)(114)(115)을 형성한다.
이어서, 상기 제 2층간절연막(132) 상에 스퍼터링 방법에 의해 텅스텐막(또는 구리막)을 증착한 후, 상기 텅스텐막을 화학적-기계적 연마 공정 또는 플라즈마를 이용한 블랭킷 에치(blanket etch) 공정에 의해 식각하여 제 1 및 제 2비아홀 (114)(115)을 매립시키는 제 1 및 제 2도전 플러그(116)(117)를 형성한다.
그 다음, 도 1f에 도시된 바와 같이, 상기 제 2층간절연막(132) 상에 제 3금속막, 제 3알루미늄층 및 제 4금속막을 차례로 형성한 후, 포토리소그라피 공정에 의해 건식 식각하여 상부 전극(118) 및 상부 금속배선(119)을 형성한다. 이때, 상기 제 3 및 제 4금속막은 상기 제 1 및 제 2금속막과 동일한 Ti/TiN막으로 구성된다.
그러나, 종래 기술에서는 층간절연막 표면으로부터 하부 금속배선 및 상부 전극 간의 깊이가 다르기 때문에 하부 금속배선 및 상부 전극의 일부를 노출시키는 각각의 비아홀의 깊이가 각각 다르게 나타나게 되고 층간절연막의 평탄화가 수월하지 못하였다.
따라서, 하부 금속배선을 노출시키는 비아홀의 깊이에 맞춰 식각 공정을 진행하게 되면, 캐패시터의 상부 전극을 노출시키는 비아홀에서는 상부 전극을 과도식각되며 심한 경우에는 하부 전극이 노출되어 하부전극과 상부전극 간에 전기적 단락(short)이 발생되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 하부 금속배선과 상부 금속배선 간의 거리 및 하부 전극과 상부 전극 간의 거리를 일정하게 유지시킴으로써, 동일 깊이의 비아홀을 형성할 수 있는 캐패시터 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1f는 종래 기술에 따른 캐패시터의 형성과정을 보인 공정단면도.
도 2a 내지 도 2e는 본 발명에 따른 캐패시터의 형성과정을 보인 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202, 203. 트렌치
204, 205. 비아홀 205a. 하부전극
205b.하부 금속배선 206, 210. 도전막
209. 축전산화막 211. 상부전극
212. 층간절연막 218. 상부 금속배선
220, 222. 감광막 패턴
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터 제조방법은 반도체기판 상에 서로 다른 크기의 제 1 및 제 2트렌치를 형성하는 단계와, 제 1 및 제 2트렌치 내에 동일 크기의 제 1 및 제 2비아홀을 형성하는 단계와, 제 1 및 제 2비아홀을 포함한 기판을 덮는 제 1도전막, 산화막 및 제 2도전막을 차례로 형성하는 단계와, 제 1및 제 2트렌치 상단 부분이 노출되는 시점까지 상기 제 2도전막, 산화막 및 제 1도전막을 식각하여 하부 금속배선, 캐패시터의 하부 전극, 축전산화막 및 상부 전극을 형성하는 단계를 포함한 것을 특징으로 한다.
도 2a 내지 도 2e는 본 발명에 따른 캐패시터의 형성과정을 보인 공정단면도이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 반도체 소자의 캐패시터 제조방법은, 도 2a에 도시된 바와 같이,먼저, 반도체기판(200) 상에 감광막을 도포하고 노광 및 현상하여 하부 금속배선 형성영역과 캐패시터의 하부 전극 형성영역이 정의된 제 1감광막 패턴(220)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 제 1감광막 패턴을 이용하여 상기 기판의 소정깊이를 건식 식각하여 각각의 제 1 및 제 2트렌치(202)(203)를 형성한다. 이때, 상기 제 1트렌치(202)는 제 2트렌치(203)의 것(W1)보다 크되, 이 후의 공정을 거쳐 형성될 캐패시터의 하부 전극과 동일한 크기(W2)로 제조된다. 또한, h1은 제 1 및 제 2트렌치(202)(203) 두께로, 이 후에 형성될 금속배선층의 두께를 의미하며, 제 2트렌치(202) 크기(W1)보다 크거나 같고, 제 1트렌치(203) 크기(W2)보다 작은 범위를 가진다.(W1≤h<W2)
그 다음, 상기 제 1 및 제 2트렌치(202)(203)를 포함한 기판 상에 소정영역(W0)을 개구시키는 제 2감광막 패턴(222)을 형성한다.
이 후, 도 2c에 도시된 바와 같이, 제 2감광막 패턴(222)을 마스크로 하고 상기 제 1 및 제 2트렌치(202)(203)를 소정 두께까지 건식 식각하여 각각의 제 1 및 제 2비아홀(204)(205)을 형성한다. 이때, 상기 제 1비아홀(204)은 제 1트렌치(202)에 형성되며, 제 2비아홀(205)는 제 2트렌치(203)에 형성된다. 또한, 상기 건식 식각 공정은 CXFY(CH4, CHF3, C2F6, C4H8또는 C5F8)를 주성분으로 하는 활성화된 플라즈마를 이용하며, O2,Ar, N2,H2가스 또는 이들의 조합으로 된 가스를 추가할 수도 있다.
이어서, 제 1및 제 2비아홀(204)(205)을 포함한 기판 상에 제 1도전막(206), 실리콘 산화막(208) 및 제 2도전막(210)을 차례로 형성한다. 이때, 상기 제 1도전막(206) 또는 제 2도전막(210)으로 텅스텐, 구리 또는 알루미늄을 주로 사용하며, 상기 금속들의 공통점은 증착방식의 특성이 상, 하부층 표면으로부터 일정한 방향 및 일정한 속도로 증착이 진행되는 것이다. 특히, 상기 제 1도전막(206) 또는 제 2도전막(210)으로 먼저 구리 씨드(seed)를 증착한 후, 상기 구리 씨드에전기분해 반응시키어 구리막을 형성할 수도 있다.
또한, 상기 제 1 및 제 2도전막(206)(210)은 W0 크기를 가진 1 및 제 2비아홀(204)(205)부터 먼저 채워진 후, 제 2트렌치(W1)(203)와 제 1트렌치(W2)(202) 순으로 채워진다. 상기 제 1도전막(206)의 두께는 트렌치 두께(h1)의 2배 가량된다.(h1≒h2<W)(W0<W1≤h<W2)
그 다음, 도 2d에 도시된 바와 같이, 상기 제 2도전막(210), 화학적-기계적 연마 공정에 의해 제 1 및 제 2트렌치((202)(203) 상단 부분이 노출되는 시점까지 제 2도전막(210), 실리콘 산화막(208) 및 제 1도전막(206)을 식각한다. 이때, 잔류된 제 1도전막은 하부 금속배선(205b) 및 캐패시터의 하부 전극(205a)이 되며, 잔류된 실리콘 산화막은 축전산화막(209)이 되며, 잔류된 제 2도전막은 상부 전극(211)이 된다.
이 후, 도 2e에 도시된 바와 같이, 상기 결과물 상에 층간절연막(212)을 형성한 후, 상기 층간절연막(212)을 건식 식각하여 하부 금속배선(205b), 하부 전극 (205a)및 상부 전극(211)의 일부를 노출시키는 비아홀(214)을 형성한다.
이어서, 상기 비아홀(214)을 채우는 도전 플러그(216)를 형성한 후, 상기 도전 플러그(216)를 포함한 층간절연막(212) 상에 제 1금속막, 알루미늄층 및 제 2금속막을 차례로 형성한 후, 포토리소그라피 공정에 의해 건식 식각하여 상부 금속배선(218)을 형성한다. 이때, 상기 제 1 및 제 2금속막은 Ti/TiN막으로 이루어진다.
이상에서와 같이, 본 발명에서는 하부 금속배선 뿐만 아니라 축전산화막을 개재시킨 캐패시터의 하부 전극 및 상부 전극을 동시에 형성가능하므로, 공정이 단순화된다.
또한, 하부 금속배선과 상부 금속배선 간의 거리 및 하부 전극과 상부 전극 간의 거리를 일정하게 유지시킴으로써, 동일 깊이의 비아홀을 형성할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 반도체기판 상에 서로 다른 크기의 제 1 및 제 2트렌치를 형성하는 단계와,상기 제 1 및 제 2트렌치 내에 동일 크기의 제 1 및 제 2비아홀을 형성하는 단계와,상기 제 1 및 제 2비아홀을 포함한 기판을 덮는 제 1도전막, 산화막 및 제 2도전막을 차례로 형성하는 단계와,상기 제 1및 제 2트렌치 상단 부분이 노출되는 시점까지 상기 제 2도전막, 산화막 및 제 1도전막을 식각하여 하부 금속배선, 캐패시터의 하부 전극, 축전산화막 및 상부 전극을 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 하부 금속배선, 캐패시터의 하부 전극, 축전산화막 및 상부 전극을 형성한 후에,상기 결과물 상에 상기 하부 금속배선, 상기 하부 전극 및 상기 상부 전극을 노출시키는 각각의 개구부를 가진 층간절연막을 형성하는 단계와,상기 개구부를 매립시키는 도전 플러그를 형성하는 단계와,상기 층간절연막 상에 상기 도전플러그와 연결되는 상부 금속배선을 형성하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 1항에 있어서, 상기 하부 전극 및 상부 전극 형성용 물질은 구리막, 텅스텐막 또는 알루미늄막 중 어느 하나인 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
- 제 3항에 있어서, 상기 구리막 형성은 구리 씨드를 전기분해 반응시키어 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.
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| KR20030053550A true KR20030053550A (ko) | 2003-07-02 |
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|---|---|---|---|---|
| KR100943485B1 (ko) * | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조방법 |
| KR100965215B1 (ko) * | 2007-12-17 | 2010-06-22 | 주식회사 동부하이텍 | 반도체 소자의 ｍｉｍ 커패시터 제조 방법 |
| KR101133527B1 (ko) * | 2005-07-19 | 2012-04-05 | 매그나칩 반도체 유한회사 | 반도체 소자 제조 방법 |
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2001
- 2001-12-22 KR KR1020010083303A patent/KR20030053550A/ko not_active Application Discontinuation
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