KR100593956B1 - 반도체 소자의 ｍｉｍ 커패시터 형성 방법 - Google Patents

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Abstract

본 발명은 산화막 트랜치 공정을 이용하여 토폴로지 단차를 줄이고 저유전 물질층(Low-K material)이 노출되지 않도록 하여 비아 홀 크기를 제어할 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법에 관한 것으로, 금속 배선층간 절연층을 형성하고 선택적으로 식각하여 1차 트랜치를 형성하는 단계; 상기 1차 트랜치 영역내에 금속을 채워 금속 배선층과 커패시터 하부 전극으로 사용되는 1차 금속 패턴층을 형성하는 단계; 상기 1차 금속 패턴층 주위가 오픈되는 마스크 패턴을 형성하고 식각하여 2차 트랜치 영역을 형성하는 단계; 전면에 2차 금속층, 유전 물질층, 3차 금속층을 형성하고 평탄화하여 2차 트랜치 영역내에 2차 금속 패턴층,유전체층, 3차 금속 패턴층을 형성하는 단계; 전면에 층간 절연막을 형성하고 선택적으로 패터닝하여 비아 홀들을 형성하고 비아 홀내에 비아 플러그를 형성하는 단계; 상기 비아 플러그에 콘택되는 상부 금속 배선층을 형성하는 단계를 포함한다.
MIM, CVD, Oxide trench

Description

반도체 소자의 ＭＩＭ 커패시터 형성 방법{Method for fabricating MIM capacitor of semiconductor device}
도 1a내지 도 1k는 종래 기술의 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도
-도면의 주요 부분에 대한 부호의 설명-
21. PMD층 22a.22b.산화막 트랜치
23a. 금속 배선층 23b. 1차 구리 패턴층
24. 마스크 패턴 25. 2차 트랜치 영역
26. 2차 구리층 26a. 2차 구리 패턴층
27. 유전 물질층 27a. 유전체층
28. 3차 구리층 28a. 상부 전극층
29. IMD층 30. 비아 플러그
31. 상부 금속 배선층
본 발명은 반도체 소자에 관한 것으로, 구체적으로 산화막 트랜치 공정을 이용하여 토폴로지 단차를 줄이고 저유전 물질층(Low-K material)이 노출되지 않도록 하여 비아 홀 크기를 제어할 수 있도록한 반도체 소자의 MIM 커패시터 형성 방법에 관한 것이다.
최근에 등장하고 있는 복합 반도체 장치(MML:Merged Memory Logic)는 한 Chip내에 메모리 셀 어레이부, 예컨대 DRAM(Dynamic Random Access Memory)과 아날로그 또는 주변회로가 함께 집적화된 소자이다.
이러한 복합 반도체 장치의 등장으로 인해 멀티미디어 기능이 크게 향상되어 종전보다 반도체장치의 고집적화 및 고속화를 효과적으로 달성할 수 있게 되었다.
한편, 고속 동작을 요구하는 아날로그 회로에서는 고용량의 커패시터를 구현하기 위한 반도체 소자 개발이 진행중에 있다.
이를 위해 제시된 커패시터의 구조는 MIS(Metal/Insulator/Silicon) 내지 MIM(Metal/Insulator/Metal)가 있다. 그 중에서도 MIM형 커패시터는 비저항이 작고 내부에 공핍(deplection)에 의한 기생 커패시턴스가 없기 때문에 고성능 반도체장치에 주로 이용되고 있다.
MIM형 아날로그 커패시터는 다른 반도체소자와 동시에 구현되어야 하므로 상 호 연결배선(interconnection line)인 금속 배선을 통해서 반도체 소자와 전기적으로 연결되어 있다.
이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 MIM 커패시터 제조 공정에 관하여 설명한다.
도 1a내지 도 1k는 종래 기술의 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.
먼저, 도 1a에서와 같이, MIM 커패시터를 형성하기 위해 하부 산화막위에 하부 금속 배선층(1), 커패시터 산화막인 유전체층(SiOxNy 또는 Si3N4)(2),상부 전극층(3)을 증착시킨다.
하부 및 상부 금속 배선층은 Ti/TiN/Al/Ti/TiN의 구조로 되어있는 것이 일반적이고 이러한 Ti/TiN/Al/Ti/TiN의 구조에서 알루미늄(Al) 층 하부의 티타늄(Ti)층은 접착력, 티타늄나이트라이드(TiN)층은 확산 방지막의 역할을 하며, AL층 상부의 티타늄(Ti)층은 접착력, 티타늄 나이트라이드층(TiN)은 감광 물질의 패터닝시의 빛을 흡수하여 반사를 줄여주는 역할을 한다.
유전체층(Cap Oxide)(2)은 유전 상수(Dielectric Constant)가 높은 산화물을 사용하며 일반적으로 실리콘 옥시 나이트라이드(SiOxNy), 실리콘 나이트라이드(Si3N4), 또는 PECVD(Enhanced chemical vapor deposition) 방식으로 만드는 산화막을 이용한다.
그리고 도 1b에서와 같이, 상부 전극(3)과 유전체층(2)을 패터닝하기 위한 감광물질(photo resist)층(4)을 도포한 후 패터닝한다.
이어, 도 1c에서와 같이, Cl2/BCl3/N2 가스의 조합으로 이루어진 활성화 플라즈마(plasma)로 상부 전극(3)층을 건식 식각한다.
계속적으로 'C','F'의 주성분으로 하는 가스를 이용하여 활성화시킨 플라즈마로 유전체층(2)을 식각한다. 'C','F'의 주성분으로 하는 가스는 일반적으로 CxFy, 즉 CF4, C2F6, C4F8, C5F8 등을 말한다.
그리고 도 1d에서와 같이, 감광 물질(photo resist)를 도포 후 하부 금속 배선 층을 패턴하기 위한 감광 물질층(5)을 형성한다.
유전체층 및 상부 전극 층의 패턴후에 감광 물질로 하부 금속 배선 층을 패터닝하기 때문에 하부 금속 배선 층의 패터닝은 쉽지 않고 또한 미세 패턴은 더욱 하기 어렵게 된다.
이어, 도 1e에서와 같이, Cl2/BCl3/N2 가스의 조합으로 이루어진 활성화 플라즈마로 하부 금속 배선층(1)을 건식 식각한다.
그리고 도 1f에서와 같이, 금속 배선 층간 산화막(6)을 증착시킨 후 화학적 기계적 연마(chemical mechanical polishing) 공정을 진행하여 금속 배선 층간 산화막(6)의 상부의 표면 굴곡(surface topology)을 평탄화시키고 또한 하부 금속 배선층(1)위의 금속 배선 층간 산화막(6)의 두께를 조정한다.
이와 같은 공정에서 굴곡이 심해지고 또한 하부 금속 배선과 상부 전극층/유전체층의 단차가 보이기 때문에 층간 산화막을 화학적 기계적 연마를 통해서 평탄 화 시켜도 완전한 평탄화가 어렵다.
여기서, 도 1g에서와 같이, SOG나 FOX등의 물질을 사용하는 경우에 SOG나 FOX의 두께가 두껍거나 과도한 화학적 기계적 연마를 하는 경우에 SOG나 FOX등의 물질이 드러나면서 리세스가 심화된다.
그리고 도 1h에서와 같이, 감광 물질을 도포 후 비아 홀을 형성하기 위한 감광 물질 패턴층(7)을 형성한다.
이어, 도 1i에서와 같이, CxFy 기체를 활성화시킨 플라즈마를 이용하여 건식 식각 공정을 진행하여 비아 홀(8)을 형성한다.
그리고 도 1j에서와 같이, 화학적 기상 증착(chemical vapor deposition) 방식을 이용하여 텅스텐(W)나 구리(Cu)를 증착시킨 후 화학적 기계적 연마 공정을 이용하여 비아홀 이외의 다른 영역에 있는 텅스텐이나 구리를 제거시켜 비아 플러그(9)를 형성시킨다.
이어, 도 1k에서와 같이, 상부 금속 배선 물질층(Ti/TiN/Al/Ti/TiN)을 증착한 후 플라즈마를 이용하여 선택적으로 건식각을 진행하여 상부 금속 배선층(10)을 형성시킨다.
그러나 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 방법은 다음과 같은 문제점이 있다.
MIM(metal insulator metal) 커패시터 형성시 PMD(Pre Metal Dielectric)/IMD 적용후 형성하기 때문에 토폴로지(topology)의 단차가 심해진다.
또한, 단차를 줄이기 위해 CMP 공정을 진행할 때 상부 전극 금속위의 산화 막인 저유전 물질층(Low-K material)이 노출되면서 손실되어 비아 식각 공정 진행시에 문제가 발생할 수가 있고 디바이스의 신뢰성이 저하된다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 MIM 커패시터 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 산화막 트랜치 공정을 이용하여 토폴로지 단차를 줄이고 저유전 물질층(Low-K material)이 노출되지 않도록 하여 비아 홀 크기를 제어할 수 있도록 한 반도체 소자의 MIM 커패시터 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 금속 배선층간 절연층을 형성하고 선택적으로 식각하여 1차 트랜치를 형성하는 단계; 상기 1차 트랜치 영역내에 금속을 채워 금속 배선층과 커패시터 하부 전극으로 사용되는 1차 금속 패턴층을 형성하는 단계; 상기 1차 금속 패턴층 주위가 오픈되는 마스크 패턴을 형성하고 식각하여 2차 트랜치 영역을 형성하는 단계; 전면에 2차 금속층, 유전 물질층, 3차 금속층을 형성하고 평탄화하여 2차 트랜치 영역내에 2차 금속 패턴층,유전체층, 3차 금속 패턴층을 형성하는 단계; 전면에 층간 절연막을 형성하고 선택적으로 패터닝하여 비아 홀들을 형성하고 비아 홀내에 비아 플러그를 형성하는 단계; 상기 비아 플러그에 콘택되는 상부 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 MIM 커패시터 형성을 위한 공정 단면도이다.
본 발명은 금속 배선 층간 산화막(inter metal dielectic;IMD oxide)에 금속 배선층의 영역 및 MIM 커패시터가 형성될 영역을 산화막 트랜치 건식각을 진행한 후에 전기 분해 반응을 이용하여 1차 구리(Cu)를 증착하고 패터닝하여 1차 네가티브 구리 패턴 주위로 2차 트랜치가 형성이 되도록 한 것이다.
2차 트랜치 영역에 2차 구리를 증착을 하게 되면 1차 구리와 연결이 되면서 이 부분이 하부 전극이 형성된다.
그리고 그 후에 절연층(insulator) 및 제 3차 금속 층을 증착하고 CMP를 진행하여 2차 트랜치 영역에 채워진 필름들을 제외하고 전부 제거한다. 이렇게 진행을 하게 되면 링(ring) 모양의 실린더 구조의 MIM 커패시터가 형성이 된다.
본 발명은 이와 같은 공정으로 커패시터의 용량의 증가 및 단차 차이가 없게 되어 후속 공정의 필름 막의 증착이 평탄하게 증착이 되고 또한 감광 물질의 패턴이 잘되게 된다.
그리고 비아 건식각 진행 시간 차이에 따른 문제 발생이 없게 된다.
먼저, 도 2a에서와 같이, IMD(inter metal oxide) 또는 PMD(Pre metal Oxide)층(21)을 증착한 후에 감광 물질(photo resist)을 도포시킨 다음 패터닝하고 이를 이용하여 CxFy를 주성분으로 활성화시킨 플라즈마(plasma)로 산화막 트랜치(22a)(22b)를 형성한다.
여기서, 산화막 트랜치는 커패시터 형성 영역과 다른 금속 배선 형성 영역에도 형성된다.
그리고 산화막 트랜치 건식각 깊이는 1000~5000Å의 범위로 하고, CxFy는 CF4, CHF3, C2F6, C4F8, C5F 8 등의 'C'와 'F'의 조합으로 이루어진 가스를 말하며 여기에 O2, Ar, N2, H2 가스 또는 이들의 조합으로 된 가스가 추가하여 진행하는 것도 가능하다.
그리고 도 2b에서와 같이, 산화막 트랜치(22a)(22b)영역에 금속층을 채우기 위한 것으로 1차 구리(Cu)금속층을 증착하고 화학적 기계적 연마(Chmical mechanical polishing;CMP)를 진행하여 산화막 트랜치(22a)(22b) 영역에 채워진 구리를 제외한 나머지 부위의 구리 금속층을 제거한다.
이 트랜치 영역에 채워진 금속층이 MIM 커패시터의 하부 전극층으로 사용되는 1차 구리 패턴층(23b), 금속 배선층(23a)이 된다.
여기에 감광 물질을 이용하여 트랜치 영역에 채워진 금속층 중에서 하부 전극층(23b)의 구리 네가티브 패턴 부위와 주위 영역을 오픈시킨 마스크 패턴(24)을형성한다.
그리고 도 2c에서와 같이, 마스크 패턴(24)을 이용하여 산화막 건식 식각 공 정을 진행한다.
이때 산화막 건식각을 진행시 오픈되어 있는 지역의 네가티브 구리 패턴은 건식각이 진행이 되지 않기 때문에 구리 패턴 주위로 산화막 식각이 진행이 되어 2차 트랜치 영역(25)이 형성된다.
2차 트랜치 영역은 링(ring) 모양의 실린더 구조를 가는 MIM이 형성되기 위한 중요한 단계이다.
이어, 도 2d에서와 같이, 1차 구리 패턴 주위를 둘러싸고 있는 2차 트랜치 영역(25)의 사이드 월 부위와 표면에 증착 두께가 일정하게 진행이 되는 전기 분해 반응을 이용한 2차 구리층(26)을 증착한다.
여기서, 2차 구리층(26)은 제 1차 구리층과 접촉이 되어 나중에 MIM 커패시터에서 하부 전극층이 된다.
그리고 그런 다음에 화학적 기상 증착(CVD) 방식을 이용하여 유전 물질층(27)을 증착하고, 상부 전극을 형성하기 위한 3차 구리층(28)을 형성한다.
이어, 도 2e, 및 도 2f에서와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 진행하여 2차 트랜치 영역(25)에 채워진 2차 구리 층(26),유전 물질층(27),3차 구리층(28)을 제외한 산화막 표면에 존재하고 있는 것들을 제거한다.
이렇게 진행을 하게 되면 1차 구리 패턴(23b) + 2차 구리 패턴(26a)이 MIM 커패시터의 하부 전극이되고, 유전체층(27a),상부 전극층(28a)이 그 주위를 둘러싸고 있는 실린더 구조를 갖는 MIM 커패시터가 형성이 된다.
그리고 도 2g에서와 같이, IMD(inter metal dielectric)층(29)을 증착한 후에 콘택홀(contact hole) 또는 비아홀(via hole)을 형성 한 후에 화학적 기상 증착(CVD)방식을 이용하여 특정한 금속을 비아홀에 채워 비아 플러그(30)를 형성시킨다.
물론, 금속을 증착하기 위해선 먼저 Ti/TiN 또는 구리 씨드를 증착시킨다.
구리 씨드는 전기 분해 반응를 이용한 구리 증착할 때 이용하는 것이므로 화학적 기상 증착 방식을 이용할 경우에는 생략이 가능하다.
그런 다음에 상기 비아 플러그(30)에 콘택되는 상부 금속 배선층(31)을 형성한다.
이와 같이 본 발명에 따른 MIM 커패시터는 산화막 트랜치 영역내에 위치하게 되어 후속 공정인 IMD(inter metal dielectric)을 증착 진행시 단차 및 하부층의 패턴 밀도에 영향을 받지 않는다.
이는 IMD층이 일정한 두께를 갖고 있기 때문에 비아 홀 마스크 패턴 및 건식각 진행후의 CD 및 타겟의 제어가 용이하게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체 소자의 MIM 커패시터 형성 방법은 다음과 같은 효과가 있다.
첫째, 금속 배선층 뿐만 아니라 MIM 커패시터를 동시에 형성할 수 가 있게 되어 공정 진행이 간단해진다.
둘째, 이전의 공정 진행에서 발생하는 단차가 발생하지 않고 평탄화 되어 있어 IMD(금속 층간 절연막)을 증착시 단차 및 금속 배선층의 패턴 밀도에 영향이 없기 때문에 IMD 층의 평탄화가 용이하게 된다.
셋째, 금속 층간 절연막(IMD) 상부의 평탄화가 용이하게 이루어질 수가 있어 후속 공정에서의 비아홀 크기 뿐만 아니라 비아 홀의 깊이의 차이가 발생하지 않아 충분한 양의 과도 식각을 진행할 수가 있게된다.
넷째, 링(ring)구조를 갖는 실린더 MIM 커패시터이기 때문에 커패시터 용량이 크게 증가하게 된다.

Claims (5)

  1. 금속 배선층간 절연층을 형성하고 선택적으로 식각하여 1차 트랜치를 형성하는 단계;
    상기 1차 트랜치 영역내에 금속을 채워 금속 배선층과 커패시터 하부 전극으로 사용되는 1차 금속 패턴층을 형성하는 단계;
    상기 1차 금속 패턴층 주위가 오픈되는 마스크 패턴을 형성하고 식각하여 2차 트랜치 영역을 형성하는 단계;
    전면에 2차 금속층, 유전 물질층, 3차 금속층을 형성하고 평탄화하여 2차 트랜치 영역내에 2차 금속 패턴층,유전체층, 3차 금속 패턴층을 형성하는 단계;
    전면에 층간 절연막을 형성하고 선택적으로 패터닝하여 비아 홀들을 형성하고 비아 홀내에 비아 플러그를 형성하는 단계;
    상기 비아 플러그에 콘택되는 상부 금속 배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  2. 제 1 항에 있어서,
    1차 트랜치를 CxFy를 주성분으로 활성화시킨 플라즈마 식각 공정을 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  3. 제 2 항에 있어서,
    1차 트랜치 건식각 깊이는 1000~5000Å으로 하고, CxFy는 CF4, CHF3, C2F 6, C4F8, C5F8 등의 'C'와 'F'의 조합으로 이루어진 가스를 이용하고, 여기에 O2, Ar, N2, H2 가스 또는 이들의 조합으로 된 가스를 추가하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  4. 제 1 항에 있어서,
    1차 금속 패턴층을 1차 금속층을 증착하고 화학적 기계적 연마(CMP) 공정으로 평탄화하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
  5. 제 1 항에 있어서,
    2차 트랜치 영역은 1차 금속 패턴층을 감싸는 링(ring) 모양의 실린더 구조인 것을 특징으로 하는 반도체 소자의 MIM 커패시터 형성 방법.
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