KR100661372B1 - Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법 - Google Patents

Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR100661372B1
KR100661372B1 KR1020050104856A KR20050104856A KR100661372B1 KR 100661372 B1 KR100661372 B1 KR 100661372B1 KR 1020050104856 A KR1020050104856 A KR 1020050104856A KR 20050104856 A KR20050104856 A KR 20050104856A KR 100661372 B1 KR100661372 B1 KR 100661372B1
Authority
KR
South Korea
Prior art keywords
mim capacitor
contact hole
semiconductor device
film
tungsten plug
Prior art date
Application number
KR1020050104856A
Other languages
English (en)
Inventor
류상욱
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020050104856A priority Critical patent/KR100661372B1/ko
Application granted granted Critical
Publication of KR100661372B1 publication Critical patent/KR100661372B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 MIM 캐패시터를 구비한 반도체 소자 및 그 제조방법에 관한 것으로서, 제조 공정을 단순화하고, MIM 캐패시터의 신뢰성을 확보할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 MIM 캐패시터를 구비한 반도체 소자는, 실리콘 기판 상에 형성되며, 상기 실리콘 기판의 일부분을 노출시키는 제 1 콘택홀이 형성된 제 1 층간절연막; 상기 제 1 콘택홀을 매립하는 텅스텐 플러그; 상기 텅스텐 플러그의 일부분 상에 형성되며, 하부전극, 유전막 및 상부전극이 차례로 적층된 구조를 갖는 MIM 캐패시터; 상기 텅스텐 플러그 및 MIM 캐패시터를 포함한 상기 제 1 층간절연막 상에 차례로 형성되며, 상기 텅스텐 플러그의 일부분을 노출시키는 제 2 콘택홀 및 상기 상부전극의 일부분을 노출시키는 제 3 콘택홀이 각각 형성된 확산방지막 및 제 2 층간절연막; 및 상기 제 2 콘택홀 및 제 3 콘택홀을 매립하는 각각의 구리배선을 포함한다.
MIM, 텅스텐 플러그, 구리배선

Description

ＭＩＭ 캐패시터를 구비한 반도체 소자 및 그 제조방법{Semiconductor device having MIM capacitor and method of manufacturing the same}
도 1a 내지 도 1h는 종래기술에 따른 U자형 MIM 캐패시터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자를 나타내는 단면도.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
Ⅰ: 셀 영역 Ⅱ: MIM 영역
200: 실리콘 기판 201: 소자분리막
202: 게이트 산화막 203: 게이트 전극
204: 게이트 스페이서 205: 소스/드레인 영역
206: 질화막 207: 제 1 층간절연막
208a,208b,208c: 제 1,제 2,제 3 콘택홀
209a,209b,209c: 제 1,제 2,제 3 텅스텐 플러그
210: 하부전극 형성용 물질막 210a: 하부전극
211: 유전막 형성용 물질막 211a: 유전막
212: 상부전극 형성용 물질막 212a: 상부전극
213: MIM 캐패시터 214: 확산방지막
215: 제 2 층간절연막
216a,216b,216c,216d: 제 4,제 5,제 6,제 7 콘택홀
217a,217b,217c,217d: 제 1,제 2,제 3, 제 4 구리배선
본 발명은 MIM 캐패시터를 구비한 반도체 소자 및 그 제조방법에 관한 것으로서, 특히, 제조 공정을 단순화하고, MIM 캐패시터의 신뢰성을 확보할 수 있는 MIM 캐패시터를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
복잡한 기능을 가지고 있는 비메모리 반도체는 일반적으로 레지스터(resistor)와 캐패시터(capacitor)를 필요로 한다. 특히, 캐패시터는 교류 전류는 통과시키고, 직류 전류는 통과시키지 않는 특성을 가지고 있어, 아날로그 소자에서는 필수적이다.
회로상의 캐패시터는 PIP(Poly-Insulator-Poly)에서부터 발전하여 현재는 MIM(Metal-Insulator-Metal) 구조를 많이 사용하고 있으며, 구리배선에서도 MIM 구조를 구현하기 위해 많은 노력을 기울이고 있다. 구리배선에서의 MIM 캐패시터는 다마신 패턴을 적용하고 있으며, 신뢰성이 우수한 T자형(T-shaped) MIM 또는 U자형(U-shaped) MIM 등을 기본 구조로 채택하고 있는 회사들이 많이 있다.
이중에서, 도 1a 내지 도 1h는 종래기술에 따른 U자형 MIM 캐패시터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 구리배선(101)이 형성된 실리콘 기판(100)을 제공한 다음, 상기 실리콘 기판(100) 상에 확산방지막(102) 및 절연막(103)을 차례로 형성한다.
다음으로, 도 1b에 도시한 바와 같이, 상기 절연막(103) 상에 상기 구리배선(101)과 대응하는 부분을 노출시키는 제 1 감광막 패턴(104)을 형성한 다음, 상기 제 1 감광막 패턴(104)을 식각 마스크로 이용하여 상기 절연막(103)을 식각하여, 절연막 패턴(103a)을 형성한다.
이어서, 도 1c에 도시한 바와 같이, 상기 제 1 감광막 패턴(104)을 제거한다.
그 다음에, 도 1d에 도시한 바와 같이, 상기 절연막 패턴(103a)에 의해 노출된 확산방지막(102) 부분을 식각하여 상기 구리배선(101)을 노출시키는 확산방지막 패턴(102a)을 형성한다.
그런 다음, 도 1e에 도시한 바와 같이, 전체 구조 표면에 제 1 금속막(105), 유전막(106), 제 2 금속막(107) 및 캡핑막(108)을 차례로 형성한다. 이때, 상기 제 1 금속막(105), 유전막(106), 제 2 금속막(107) 및 캡핑막(108)은, 상기 구리배선(101)을 노출시키는 확산방지막 패턴(102a) 및 절연막 패턴(103a)에 의해 발생된 단차를 따라 증착되므로, 그 증착형태가 U자형을 이루게 된다.
다음으로, 도 1f에 도시한 바와 같이, 상기 캡핑막(108) 상에 상부전극을 패터닝하기 위한 제 2 감광막 패턴(109)을 형성한 후, 상기 제 2 감광막 패턴(109)을 식각 마스크로 이용하여, 상기 캡핑막(108) 및 제 2 금속막(107)을 식각하여, 캡핑막 패턴(108a) 및 상부전극(107a)을 형성한다.
그리고 나서, 도 1g에 도시한 바와 같이, 상기 제 2 감광막 패턴(109)을 제거한 다음, 하부전극을 패터닝하기 위한 제 3 감광막 패턴(110)을 형성한다.
그 다음에, 도 1h에 도시한 바와 같이, 상기 제 3 감광막 패턴(110)을 식각 마스크로 이용하여 상기 유전막(106), 제 1 금속막(105) 및 절연막 패턴(103a)을 식각하여, 유전막 패턴(106a) 및 하부전극(105a)을 형성하여, U자형 MIM 캐패시터를 형성한다.
그러나, 전술한 바와 같은 종래의 MIM 캐패시터를 구비한 반도체 소자는, 상부전극 및 하부전극 형성을 위한 식각공정이 따로 진행됨으로써, 그 제조 공정에서 사용되는 식각 마스크의 수가 증가하는 등 그 제조방법이 복잡하여 제조원가를 상승시키는 결과를 초래한다.
상기한 T자형 또는 U자형 MIM 외에도, 구리배선에서의 MIM 형성 방법이 다양하게 시도되고 있지만, 제조 공정의 단순화와 신뢰성을 동시에 확보해야 하는 어려움으로 실용화에 이르지 못하고 있는 실정이다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 제조 공정의 단순화 및 신뢰성 확보를 동시에 이룰 수 있는 MIM 캐패시터를 구비한 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 MIM 캐패시터를 구비한 반도체 소자는,
실리콘 기판 상에 형성되며, 상기 실리콘 기판의 일부분을 노출시키는 제 1 콘택홀이 형성된 제 1 층간절연막;
상기 제 1 콘택홀을 매립하는 텅스텐 플러그;
상기 텅스텐 플러그의 일부분 상에 형성되며, 하부전극, 유전막 및 상부전극이 차례로 적층된 구조를 갖는 MIM 캐패시터;
상기 텅스텐 플러그 및 MIM 캐패시터를 포함한 상기 제 1 층간절연막 상에 차례로 형성되며, 상기 텅스텐 플러그의 일부분을 노출시키는 제 2 콘택홀 및 상기 상부전극의 일부분을 노출시키는 제 3 콘택홀이 각각 형성된 확산방지막 및 제 2 층간절연막; 및
상기 제 2 콘택홀 및 제 3 콘택홀을 매립하는 각각의 구리배선을 포함한다.
여기서, 상기 하부전극 및 상부전극은 Ti, Ta, TiN 및 TaN으로 구성된 군으 로부터 선택되는 어느 하나로 이루어진 것을 특징으로 한다.
그리고, 상기 유전막은 SiO2, SiN, Si3N4 및 HfO2로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 한다.
또한, 상기 확산방지막은 SiN, SiC, SiCN 및 SiON으로 구성된 군으로부터 선택되는 어느 하나의 단일막, 또는, 어느 둘 이상의 다중막으로 이루어진 것을 특징으로 한다.
또한, 상기 실리콘 기판과 상기 제 1 층간절연막 사이에 형성된 질화막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 목적을 달성하기 위한 본 발명에 의한 MIM 캐패시터를 구비한 반도체 소자의 제조방법은,
실리콘 기판 상에 상기 실리콘 기판의 일부분을 노출시키는 제 1 콘택홀이 형성된 제 1 층간절연막을 형성하는 단계;
상기 제 1 콘택홀을 매립하는 텅스텐 플러그를 형성하는 단계;
상기 텅스텐 플러그의 일부분 상에 하부전극, 유전막 및 상부전극이 차례로 적층된 구조를 갖는 MIM 캐패시터를 형성하는 단계;
상기 MIM 캐패시터를 포함한 전체 구조 상에 상기 텅스텐 플러그의 일부분을 노출시키는 제 2 콘택홀 및 상기 상부전극의 일부분을 노출시키는 제 3 콘택홀이 각각 형성된 확산방지막 및 제 2 층간절연막을 차례로 형성하는 단계; 및
상기 제 2 콘택홀 및 제 3 콘택홀을 매립하는 각각의 구리배선을 형성하는 단계를 포함한다.
여기서, 상기 하부전극 및 상부전극은 Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
그리고, 상기 유전막은 SiO2, SiN, Si3N4 및 HfO2로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 확산방지막은 SiN, SiC, SiCN 및 SiON으로 구성된 군으로부터 선택되는 어느 하나의 단일막, 또는, 어느 둘 이상의 다중막을 이용하여 형성하는 것을 특징으로 한다.
또한, 상기 제 1 층간절연막을 형성하기 전에,
상기 실리콘 기판 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
MIM 캐패시터를 구비한 반도체 소자의 구조
도 2는 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자를 나타 내는 단면도이다.
본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자는, 도 2에 도시한 바와 같이, 셀 영역(Ⅰ)과 MIM 영역(Ⅱ)이 정의되고, 상기 셀 영역(Ⅰ)에 소정의 반도체 구조물층이 형성된 실리콘 기판(200)과, 상기 셀 영역(Ⅰ)의 실리콘 기판(200) 상에 형성된 제 1 및 제 2 텅스텐 플러그(209a, 209b) 및 상기 MIM 영역(Ⅱ)의 실리콘 기판(200) 상에 형성된 제 3 텅스텐 플러그(209c)와, 상기 MIM 영역(Ⅱ)의 상기 제 3 텅스텐 플러그(209c)의 일부분 상에 형성된 MIM 캐패시터(213)를 포함한다.
상기 셀 영역(Ⅰ)에 형성된 상기 소정의 반도체 구조물층은, 게이트 산화막(202)을 포함한 게이트 전극(203)과, 상기 게이트 전극(203)의 양측벽에 형성된 게이트 스페이서(204)와, 상기 게이트 스페이서(204)의 양측 기판(200) 표면 내에 형성된 소스/드레인 영역(205), 및 상기 게이트 전극(203) 및 소스/드레인 영역(205)의 표면에 형성된 각각의 금속 실리사이드층(도시안함) 등을 포함한다.
여기서, 상기 제 1, 제 2 및 제 3 텅스텐 플러그(209a, 209b, 209c)는, 상기 셀 영역(Ⅰ)의 게이트 전극(203) 및 소스/드레인 영역(205)의 일부분을 노출시키는 각각의 제 1 콘택홀(208a) 및 제 2 콘택홀(208b), 및 상기 MIM 영역(Ⅱ)의 실리콘 기판(200)의 일부분을 노출시키는 제 3 콘택홀(208c)을 가지면서 상기 실리콘 기판(200) 상에 차례로 형성된 질화막(206) 및 제 1 층간절연막(207)의 상기 제 1, 제 2 및 제 3 콘택홀(208a, 208b, 208c) 내에 각각 매립되어 형성되어 있다.
그리고, 상기 MIM 캐패시터(213)는, 하부전극(210a), 유전막(211a) 및 상부 전극(212a)이 차례로 적층된 구조를 갖는다. 여기서, 상기 하부전극(210a)은 300 내지 1,000 Å의 두께를 갖고, Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나로 이루어질 수 있다. 그리고, 상기 유전막(211a)은 200 내지 1,000 Å의 두께를 갖고, 3 이상의 유전상수를 갖는 물질, 예컨대 SiO2, SiN, Si3N4 및 HfO2로 구성된 군으로부터 선택되는 어느 하나로 이루어질 수 있다. 또한, 상기 상부전극(212a)은 300 내지 2,000 Å의 두께를 갖고, Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나로 이루어질 수 있다.
또한, 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자에서는, 상기 제 1, 제 2 및 제 3 텅스텐 플러그(209a, 209b, 209c) 및 MIM 캐패시터(213)를 포함한 상기 제 1 층간절연막(207) 상에, 상기 제 1 텅스텐 플러그(209a)를 노출시키는 제 4 콘택홀(216a), 제 2 텅스텐 플러그(209b)를 노출시키는 제 5 콘택홀(216b), 제 3 텅스텐 플러그(209c)의 일부분을 노출시키는 제 6 콘택홀(216c), 및 상기 상부전극(212a)의 일부분을 노출시키는 제 7 콘택홀(216d)이 각각 형성된 확산방지막(214) 및 제 2 층간절연막(215)이 차례로 형성되어 있다. 상기 확산방지막(214)은 SiN, SiC, SiCN 및 SiON으로 구성된 군으로부터 선택되는 어느 하나의 단일막, 또는 어느 둘 이상의 다중막으로 이루어질 수 있다.
그리고, 상기 각각의 제 4, 제 5, 제 6 및 제 7 콘택홀(216a, 216b, 216c, 216d) 내에는 제 1, 제 2, 제 3 및 제 4 구리배선(217a, 217b, 217c, 217d)이 각각 형성되어 있다. 여기서, 도면에 도시하지는 않았지만, 상기 각각의 콘택홀(216a, 216b, 216c, 216d) 표면과 상기 각각의 구리배선(217a, 217b, 217c, 217d) 사이에는, 배리어 금속막(barrier metal layer) 및 구리 씨드막(Cu seed layer)이 차례로 형성될 수 있다. 이 때, 상기 배리어 금속막은, Ta막, TaN막 및 이들의 적층막 중 어느 하나로 이루어질 수 있다. 여기서, 본 발명의 실시예에서는, 상기 MIM 영역(Ⅱ)에 형성된 제 3 구리배선(217c)이 상기 MIM 캐패시터(213)의 하부전극(210a)과 직접적으로 연결되지 않고, 상기 MIM 캐패시터(213) 하부의 제 3 텅스텐 플러그(209c)를 통해 연결됨으로써, MIM 누설 등의 신뢰성 저하요인을 배제할 수 있는 안정된 MIM 구조를 얻을 수 있게 된다.
MIM 캐패시터를 구비한 반도체 소자의 제조방법
이하에서는, 전술한 바와 같은 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자의 제조방법에 대하여 설명하기로 한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 MIM 캐패시터를 구비한 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 3a에 도시한 바와 같이, 셀 영역(Ⅰ)과 MIM 영역(Ⅱ)이 정의된 실리콘 기판(200)을 제공한다. 그런 다음, 상기 실리콘 기판(200)의 셀 영역(Ⅰ) 상에 게이트 산화막(202)을 개재시켜 게이트 전극(203)을 형성한다. 이어서, 상기 게이트 전극(203)의 양측벽에 게이트 스페이서(204)를 형성한 후, 상기 게이트 스페이서(204)를 포함한 상기 게이트 전극(203)의 양측 기판(200) 표면 내에 소스/드레인 영역(205)을 형성한다. 그 다음에, 상기 게이트 전극(203) 및 소스/드레인 영역 (205)의 표면에 콘택 저항의 감소를 위한 금속 실리사이드층(도시안함)을 선택적으로 형성한다.
다음으로, 그로부터 얻어지는 결과물 상에 질화막(206) 및 제 1 층간절연막(207)을 차례로 형성하고 나서, 상기 제 1 층간절연막(207) 및 질화막(206)을 선택적으로 식각하여, 상기 셀 영역(Ⅰ)의 게이트 전극(203) 및 소스/드레인 영역(205)의 일부분을 노출시키는 각각의 제 1 콘택홀(208a) 및 제 2 콘택홀(208b)과, 상기 MIM 영역(Ⅱ)의 실리콘 기판(200)의 일부분을 노출시키는 제 3 콘택홀(208c)을 형성한다. 그런 다음, 상기 제 1, 제 2 및 제 3 콘택홀(208a, 208b, 208c)을 매립하는 각각의 제 1, 제 2 및 제 3 텅스텐 플러그(209a, 209b, 209c)를 형성한다. 한편, 도 3a에서 미설명한 도면부호 201은 소자분리막을 나타낸다.
그 다음에, 도 3b에 도시한 바와 같이, 상기 각각의 제 1, 제 2 및 제 3 텅스텐 플러그(209a, 209b, 209c)를 포함한 제 1 층간절연막(207) 상에, MIM 캐패시터의 하부전극 형성용 물질막(210), 유전막 형성용 물질막(211) 및 상부전극 형성용 물질막(212)을 차례로 증착한다.
여기서, 상기 하부전극 형성용 물질막(210)은, Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 300 내지 1,000 Å의 두께로 형성하는 것이 바람직하다. 그리고, 상기 유전막 형성용 물질막(211)은, 3 이상의 유전상수를 갖는 물질, 예컨대 SiO2, SiN, Si3N4 및 HfO2로 구성된 군으로부터 선택되는 어느 하나를 이용하여 200 내지 1,000 Å의 두께로 형성하는 것이 바람직하다. 또 한, 상기 상부전극 형성용 물질막(212)은, 상기 하부전극 형성용 물질막(210)과 마찬가지로 Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나를 이용하여, 300 내지 2,000 Å의 두께로 형성하는 것이 바람직하다.
다음으로, 도 3c에 도시한 바와 같이, 상기 상부전극(212), 유전막(211) 및 하부전극(210)을 선택적으로 식각하여, 상기 제 3 텅스텐 플러그(209c)의 일부분 상에 상기 하부전극(210), 유전막(211) 및 상부전극(212)이 차례로 적층된 구조를 갖는 MIM 캐패시터(213)를 형성한다. 상기 MIM 캐패시터(213)의 식각 공정은, Cl, F 및 Br 등과 같이 주기율표상의 할로겐족 원소가 포함된 가스를 식각 가스로 이용하여 수행한다. 여기서, 본 발명에서는, MIM 캐패시터(213) 형성을 위한 식각공정을 한꺼번에 진행함으로써, 하나의 식각 마스크만을 사용해도 되는 장점이 있다.
그런 다음, 도 3d에 도시한 바와 같이, 상기 MIM 캐패시터(213)를 포함한 전체 구조 상에 확산방지막(214) 및 제 2 층간절연막(215)을 차례로 증착한다. 상기 확산방지막(214)은 SiN, SiC, SiCN 및 SiON으로 구성된 군으로부터 선택되는 어느 하나의 단일막, 또는 어느 둘 이상의 다중막을 이용하여 형성한다.
다음으로, 도 3e에 도시한 바와 같이, 상기 제 2 층간절연막(215) 및 확산방지막(214)을 선택적으로 식각하여, 상기 셀 영역(Ⅰ)의 제 1 텅스텐 플러그(209a) 및 제 2 텅스텐 플러그(209b)를 노출시키는 각각의 제 4 콘택홀(216a) 및 제 5 콘택홀(216b)과, 상기 MIM 영역(Ⅱ)의 상기 제 3 텅스텐 플러그(209c)의 일부분 및 상기 상부전극(212a)의 일부분을 노출시키는 각각의 제 6 콘택홀(216c) 및 제 7 콘택홀(216d)를 형성한다.
여기서, 상기 제 2 층간 절연막(215)의 식각 공정은, 건식 식각 방식으로 수행하며, CxHyFz(x, y, z 는 0 또는 자연수이나, x가 0인 경우는 제외) 가스를 주(main) 식각 가스로 이용하고, O2, N2, Ar 및 He 등의 가스를 첨가 가스로 이용하여 수행한다. 이때, 상기 CxHyFz 가스의 y와 z에 대한 x의 비율을 증가시키면, C/F 비(ratio)가 증가하게 되면서 확산 방지막(214)에 대한 선택비를 높일 수 있게 되고, 또한 O2나 N2 가스 등의 첨가 비율을 감소시켜도 유사한 효과를 얻을 수 있다. 이와는 반대로, 확산 방지막(204)에 대한 선택비를 떨어뜨리고자 할 때는 y와 z에 대한 x의 비율을 감소시키거나, O2나 N2 가스 등의 첨가 비율을 증가시키면, C/F 비가 감소하게 되면서 확산 방지막(204)에 대한 선택비가 낮아지게 된다.
그 다음에, 도 3f에 도시한 바와 같이, 상기 제 4, 제 5, 제 6 및 제 7 콘택홀(216a, 216b, 216c, 216d)을 포함한 전체 구조 상에, 구리 도금 공정을 통한 구리막을 형성하여 상기 제 4, 제 5, 제 6 및 제 7 콘택홀(216a, 216b, 216c, 216d)을 모두 매립한다. 그 후, 상기 상기 제 2 층간절연막(215)이 노출될 때까지 상기 구리막을 화학적 기계적 연마(chemical mechanical polishing: CMP)하여, 상기 제 4, 제 5, 제 6 및 제 7 콘택홀(216a, 216b, 216c, 216d)을 매립하는 각각의 제 1, 제 2, 제 3 및 제 4 구리배선(217a, 217b, 217c, 217d)을 형성한다.
상술한 바와 같이, 본 발명의 실시예에서는 상기 제 3 텅스텐 플러그(209c) 및 상기 상부전극(212a)과 전기적으로 연결되는 각각의 제 3 및 제 4 구리배선(217c, 217d)을 동시에 형성한다. 이때, 상기 제 3 구리배선(217c)은 상기 MIM 캐 패시터(213)의 하부전극(210a)과 직접적으로 연결되지 않고, 상기 제 3 텅스텐 플러그(209c)를 통해 연결되므로, MIM 누설 등의 신뢰성 저하요인을 배제할 수 있게 된다. 그리고, 이러한 제 3 텅스텐 플러그(209c) 및 구리배선(216c, 216d)을 포함한 MIM 캐패시터(213)는 그 제조방법이 단순하다는 장점이 있다.
한편, 상기 구리막을 형성하기 전에, 상기 각각의 콘택홀(216a, 216b, 216c, 216d) 표면의 단차를 따라 배리어 금속막(도시안함) 및 구리 씨드막(도시안함)이 차례로 증착될 수 있으며, 이때, 상기 배리어 금속막은, Ta막, TaN막 및 이들의 적층막 중 어느 하나를 이용하여 증착될 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 MIM 캐패시터를 구비한 반도체 소자 및 그 제조방법에 의하면, 텅스텐 플러그의 일부분 상에 MIM 캐패시터를 형성한 후, 텅스텐 플러그 및 MIM 캐패시터의 상부 전극과 전기적으로 연결되는 각각의 구 리배선을 동시에 형성함으로써, 상기 구리배선이 MIM 캐패시터의 하부전극과 직접적으로 연결되지 않고, 상기 텅스텐 플러그를 통해 연결되도록 하여 MIM 누설 등의 신뢰성 저하요인을 배제할 수 있는 안정된 MIM 구조를 얻을 수 있다. 따라서, MIM의 신뢰성을 확보할 수 있으며, 종래의 대표적인 MIM 형성방법인 U자형 MIM에 비해 식각 마스크 수를 감소시킬 수 있는 등 비교적 간단한 공정으로 MIM을 구현할 수 있다는 장점이 있다.

Claims (10)

  1. 실리콘 기판 상에 형성되며, 상기 실리콘 기판의 일부분을 노출시키는 제 1 콘택홀이 형성된 제 1 층간절연막;
    상기 제 1 콘택홀을 매립하는 텅스텐 플러그;
    상기 텅스텐 플러그의 일부분 상에 형성되며, 하부전극, 유전막 및 상부전극이 차례로 적층된 구조를 갖는 MIM 캐패시터;
    상기 텅스텐 플러그 및 MIM 캐패시터를 포함한 상기 제 1 층간절연막 상에 차례로 형성되며, 상기 텅스텐 플러그의 일부분을 노출시키는 제 2 콘택홀 및 상기 상부전극의 일부분을 노출시키는 제 3 콘택홀이 각각 형성된 확산방지막 및 제 2 층간절연막; 및
    상기 제 2 콘택홀 및 제 3 콘택홀을 매립하는 각각의 구리배선을 포함하는 MIM 캐패시터를 구비한 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부전극 및 상부전극은 Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자.
  3. 제 1 항에 있어서,
    상기 유전막은 SiO2, SiN, Si3N4 및 HfO2로 구성된 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자.
  4. 제 1 항에 있어서,
    상기 확산방지막은 SiN, SiC, SiCN 및 SiON으로 구성된 군으로부터 선택되는 어느 하나의 단일막, 또는, 어느 둘 이상의 다중막으로 이루어진 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자.
  5. 제 1 항에 있어서,
    상기 실리콘 기판과 상기 제 1 층간절연막 사이에 형성된 질화막을 더 포함하는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자.
  6. 실리콘 기판 상에 상기 실리콘 기판의 일부분을 노출시키는 제 1 콘택홀이 형성된 제 1 층간절연막을 형성하는 단계;
    상기 제 1 콘택홀을 매립하는 텅스텐 플러그를 형성하는 단계;
    상기 텅스텐 플러그의 일부분 상에 하부전극, 유전막 및 상부전극이 차례로 적층된 구조를 갖는 MIM 캐패시터를 형성하는 단계;
    상기 MIM 캐패시터를 포함한 전체 구조 상에 상기 텅스텐 플러그의 일부분을 노출시키는 제 2 콘택홀 및 상기 상부전극의 일부분을 노출시키는 제 3 콘택홀이 각각 형성된 확산방지막 및 제 2 층간절연막을 차례로 형성하는 단계; 및
    상기 제 2 콘택홀 및 제 3 콘택홀을 매립하는 각각의 구리배선을 형성하는 단계를 포함하는 MIM 캐패시터를 구비한 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 하부전극 및 상부전극은 Ti, Ta, TiN 및 TaN으로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 유전막은 SiO2, SiN, Si3N4 및 HfO2로 구성된 군으로부터 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자 의 제조방법.
  9. 제 6 항에 있어서,
    상기 확산방지막은 SiN, SiC, SiCN 및 SiON으로 구성된 군으로부터 선택되는 어느 하나의 단일막, 또는, 어느 둘 이상의 다중막을 이용하여 형성하는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 제 1 층간절연막을 형성하기 전에,
    상기 실리콘 기판 상에 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 MIM 캐패시터를 구비한 반도체 소자의 제조방법.
KR1020050104856A 2005-11-03 2005-11-03 Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법 KR100661372B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050104856A KR100661372B1 (ko) 2005-11-03 2005-11-03 Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050104856A KR100661372B1 (ko) 2005-11-03 2005-11-03 Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR100661372B1 true KR100661372B1 (ko) 2006-12-27

Family

ID=37815561

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050104856A KR100661372B1 (ko) 2005-11-03 2005-11-03 Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR100661372B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002604A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법
KR20040059364A (ko) * 2002-12-28 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 ｍｉｍ 커패시터 형성 방법
KR20050033203A (ko) * 2003-10-06 2005-04-12 동부아남반도체 주식회사 캐패시터 제조 방법
KR20060078672A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 반도체 소자 및 그의 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030002604A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 엠아이엠 캐패시터 형성방법
KR20040059364A (ko) * 2002-12-28 2004-07-05 주식회사 하이닉스반도체 반도체 소자의 ｍｉｍ 커패시터 형성 방법
KR20050033203A (ko) * 2003-10-06 2005-04-12 동부아남반도체 주식회사 캐패시터 제조 방법
KR20060078672A (ko) * 2004-12-30 2006-07-05 매그나칩 반도체 유한회사 반도체 소자 및 그의 형성 방법

Similar Documents

Publication Publication Date Title
KR20030040169A (ko) 반도체 장치 및 그 제조 방법
KR20000008021A (ko) 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
JP2005340808A (ja) 半導体装置のバリア構造
KR100277377B1 (ko) 콘택트홀/스루홀의형성방법
KR100297966B1 (ko) 다층 배선구조를 형성하는 방법
KR20040051288A (ko) 반도체 소자의 캐패시터 제조방법
US20200381354A1 (en) Metallization interconnect structure formation
KR20070005869A (ko) 반도체 소자의 제조방법
CN113013141A (zh) 半导体结构
US7018921B2 (en) Method of forming metal line in semiconductor device
KR20110111868A (ko) 배선 구조물의 형성 방법
KR100661372B1 (ko) Ｍｉｍ 캐패시터를 구비한 반도체 소자 및 그 제조방법
JP7466564B2 (ja) ダブル・メタル・パターニング
KR100471409B1 (ko) 반도체소자 제조방법
KR20040061817A (ko) 반도체소자의 금속배선 형성방법
KR101231234B1 (ko) 반도체 소자의 ｍｉｍ 캐패시터 및 그 제조방법
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
US20230178379A1 (en) Film deposition for patterning process
KR100539443B1 (ko) 반도체 소자의 금속배선 형성방법
KR101044612B1 (ko) 반도체 소자의 제조 방법
KR100807513B1 (ko) 반도체 소자의 ｍｉｍ 커패시터 제조 방법
US20080194101A1 (en) Method of manufacturing a contact structure to avoid open issue
KR100996163B1 (ko) 반도체 소자의 제조방법
KR100602123B1 (ko) 다층 배선을 구비한 반도체 소자 및 그 제조방법
KR100269662B1 (ko) 반도체 장치의 도전체 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141119

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20161118

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20171117

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181120

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191119

Year of fee payment: 14