KR100996163B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 하부 금속배선이 형성된 후 상기 하부 금속배선 상에 층간절연막이 증착되고, 상기 층간절연막이 패터닝된 후 전체 구조 상부의 단차를 따라 절연막이 증착되며, 하부 금속배선부에 형성되는 텅스텐 플러그를 MIM(Metal/Insulator/Metal)부에도 그대로 형성하고, 상기 텅스텐 플러그를 상부전극으로 이용함으로써 MIM 구조의 캐패시터의 절연막 식각공정시 상부전극의 손실로 인한 금속성 폴리머(metallic polymer)의 발생이 억제되고, MIM 구조의 캐패시터의 상부전극과 하부전극 간의 브릿지(bridge)현상이 방지되는 반도체 소자의 제조방법이 개시된다.
MIM(Metal/Insulator/Metal)

Description

반도체 소자의 제조방법{Method for manufacturing semiconductor device}
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시된 단면도들이다.
도 6은 종래기술에 따라 발생되는 금속성 폴리머(metallic polymer)에 의한 MIM 구조의 캐패시터의 하부전극과 상부전극 간에 발생되는 브릿지(bridge)가 도시된 TEM 사진이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판 12 : 반도체 구조물층
14 : 하부 금속배선 16 : 반사방지막
18 : 층간절연막 20, 24 : 포토레지스트 패턴
22 : 절연막 26 : 비아홀(또는, 콘택홀)
28: 금속 플러그 30 : 상부 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 MIM(Metal/Insulator/Metal) 구조의 캐패시터의 하부전극과 상부전극 간의 브릿지(bridge)가 발생되는 것을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
아날로그(analog) 반도체 소자의 필수 구성요소인 캐패시터(capacitor)는 DRAM(Dynamic Random Access Memory)의 캐패시터와 달리 신호지연(signal delay) 역할을 한다. 그 구조는 일반적으로 폴리실리콘막/절연막/폴리실리콘막 구조나 금속층/절연막/금속층 구조가 채택되어 사용되고 있다. 특히, 금속층/절연막/금속층 (Metal/Insulator/Metal; 이하, 'MIM'이라 함)구조를 형성하기 위한 반도체 공정 재현시 상부(top) 금속층 식각공정후, 인-시튜(in-situ) 포토레지스트 패턴(photoresist pattern) 스트립 공정(strip)이 진행되는데, 이는 상부 금속층 식각공정시 식각용액(etchant)인 Cl2, BCl3 등에 함유된 염소(chlorine)가 포토레지스트와 상부 금속층 측벽에 남아 있다가 대기중 노출시 H2O와 반응하여 HCl이 형성되고, 이 HCl에 의한 부식이 발생되기 때문이다. 따라서, 후속공정인 절연막 식각공정시에는 상부 금속층에서 TiN이 베리어(barrier)막으로 이용되는데, 이때, 상부 금속층의 손실(loss)에 의해 상부 금속층과 하부 금속층 사이에 식각 부산물 등에 의한 브릿지(bridge; 도 6의 'A'참조) 현상이 부분적으로 발생하게 되고, 이는 캐패시터의 누설전류(leakage current) 성분으로 작용하여 MIM 등의 특성에 민감한 영향을 주게 된다. 이를 제거하기 위한 복잡한 공정들이 반복적으로 이루어져야 하며, 턴-어라운드-타임(turn-around-time)(즉, 웨이퍼가 팹-인(fab-in)된 후 팹-아웃(fab-out)되는 시간)등, 원가 차원에서 제품의 경쟁력을 떨어뜨리는 결과가 초래된다.
따라서, 본 발명의 바람직한 실시예는 MIM(Metal/Insulator/Metal) 구조의 캐패시터의 하부전극과 상부전극 간의 브릿지(bridge)가 발생되는 것을 방지하는데 그 목적이 있다.
본 발명의 바람직한 실시예의 일측면에 따르면, MIM 구조의 캐패시터가 형성되는 MIM부와 하부 금속배선이 형성되는 하부 금속배선부로 정의되는 반도체 기판이 제공되는 단계와, 상기 반도체 기판 상에 금속층 및 반사방지막이 순차적으로 증착되는 단계와, 제1 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 금속층이 패터닝되어 상기 MIM부에는 하부전극이 형성되고, 상기 하부 금속배선부에는 하부 금속배선이 형성되는 단계와, 전체 구조 상부에 층간절연막이 증착된 후 제2 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 MIM부에서 상부전극의 영역이 정의되도록 패터닝되는 단계와, 전체 구조 상부의 단차를 따라 절연막이 증착되는 단계와, 제3 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 하부 금속 배선부에는 비아홀이 형성되는 단계와, 상기 제3 포토레지스트 패턴을 제거하여 상기 MIM부에 형성된 절연막이 노출되는 단계와, 상기 상부전극이 형성될 영역과 상기 비아홀이 갭 필링되도록 금속물질이 증착된 후 평탄화되어 상기 MIM부에는 상부전극이 형성되고, 상기 하부 금속배선부에는 금속 플러그가 형성되는 반도체 소자의 제조방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시된 단면도들이다. 여기서, 도 1 내지 도 5에 도시된 참조부호들 중 서로 동일한 참조부호는 동일한 기능을 하는 동일한 구성요소를 가리킨다.
도 1을 참조하면, MIM 구조의 캐패시터가 형성되는 MIM부(A)와 하부 금속배선이 형성되는 하부 금속배선부(B)로 정의되는 반도체 기판(10)이 제공된다. 이후, 상기 반도체 기판(10) 상에는 소정의 반도체 구조물층(12)이 형성된다. 이때, 상기 반도체 구조물층(12)은 트랜지스터, 메모리 셀, 캐패시터, 접합층 및 도전층 등이 포함될 수 있다. 이후, 상기 반도체 구조물층(12) 상에는 금속물질로 하부 금속배선(14)이 형성된다. 이때, 상기 하부 금속배선(14)은 Cu(copper), Al(Aluminum), Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt) 중 어느 하나로 형성될 수 있다. 바람직하게는 구리 원자가 0.05 내지 5% 함유된 Al으로 형성된다.
이어서, 상기 하부 금속배선(14) 상에는 반사방지막(hard mask; 16)가 형성된다. 이때, 상기 반사방지막(16)은 Ti, TiN, Ta 및 TaN 중 어느 하나의 단일막이거나, 이 들이 적층된 복합막일 수 있다. 이후, 포토리소그래피(photolithograpy) 공정을 실시하여 하부 금속배선부(B)의 반도체 구조물층(12)이 노출되도록 반사방지막(16)과 하부 금속배선(14)이 패터닝된다. 이로써, MIM부(A)에는 MIM 구조의 캐패시터의 하부전극이 정의되고, 하부 금속배선부(B)에는 하부 금속배선이 정의된다.
이어서, 상기 반사방지막(16) 상에는 층간절연막(18)이 형성된다. 이때, 상기 층간절연막(18)은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate), USG(Un-doped Silicate Glass), FSG(Fluorinated Silicate Glass), SiO2막이거나, SiO2에 수소, 불소 또는 탄소 등이 결합된 산화막일 수 있다. 또한, 상기 층간절연막(18)은 상기 물질들이 단일막으로 형성되거나, 적어도 2층 이상 적층된 복합 구조로 형성될 수도 있다. 이후, 상기 층간절연막(18)은 평탄화공정을 통해 평탄화된다. 이때, 상기 평탄화공정은 CMP(Chemical Mechanical Polishing) 방식으로 실시되는 것이 바람직하다.
이어서, 전체 구조 상부에는 포토레지스트(photoresist)가 도포된 후 포토 마스크(photo mask)를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(20)이 형성된다. 여기서, 상기 포토레지스트 패턴(20)은 MIM 구조의 캐패시터의 상부전극이 형성될 영역을 정의하는 역할을 한다.
도 2를 참조하면, 도 1에서 형성된 포토레지스트 패턴(20)을 식각 마스크로 이용한 식각공정을 실시하여 상기 MIM부(A)의 반사방지막(16)이 노출되도록 상기 층간절연막(18)이 패터닝된다. 이때, 상기 식각공정은 CxFyHz(여기서, 1≤x≤5,1≤y≤8,1≤z≤3) 가스를 주(main) 식각가스로 이용하고, O2, N2, SF6, Ar, He 등의 첨가가스 또는 이들 가스들 중 적어도 둘 이상의 가스를 이용하여 실시된다. 이후, 상기 포토레지스트 패턴(20)은 스트립 공정(strip)을 통해 제거된다.
도 3을 참조하면, 전체 구조 상부의 단차를 따라 절연막(22)이 증착된다. 이때, 상기 절연막(22)은 실리콘 질화막(silicon nitride), 실리콘 산화질화막(silicon oxynitride), Ta2O5 또는 SiO2 등의 단일막 또는 이 들이 적층된 적층막일 수도 있다. 또한, 상기 절연막(22)은 100Å 내지 3000Å의 두께로 증착된다. 이어서, 전체 구조 상부에는 포토레지스트가 도포된 후, 포토 마스크를 이용한 노광공정 및 현상공정을 순차적으로 실시하여 포토레지스트 패턴(24)이 형성된다. 여기서, 상기 포토레지스트 패턴(24)은 하부 금속배선부(B)의 비아홀(via hole; 24 도 4참조)을 정의하는 역할을 한다. 또한, 도 2에를 통해 상기 MIM부에 형성된 홈(21)이 매립되도록 형성된다.
도 4를 참조하면, 도 3에서 형성된 포토레지스트 패턴(24)을 식각 마스크로 이용한 식각공정을 실시하여 상기 절연막(22)과 상기 층간절연막(18)이 패터닝되어 비아홀(26)(또는, 콘택홀) 형성된다. 이때, 상기 식각공정은 CxFyHz(여기서, 1≤x≤5,1≤y≤8,1≤z≤3) 가스를 주(main) 식각가스로 이용하고, O2, N2, SF6, Ar, He 등의 첨가가스 또는 이들 가스들 중 적어도 둘 이상의 가스를 이용하여 실시된다. 이후, 상기 포토레지스트 패턴(24)은 스트립 공정(strip)을 통해 제거된다.
도 5를 참조하면, 도 4에서 형성된 상기 비아홀(26)이 갭 필링(gap filling)되도록 금속 플러그(28)용 금속물질이 증착된다. 이때, 상기 금속물질은 텅스텐으로 형성되는 것이 바람직하다. 한편, 상기 금속물질이 증착되기 전에 상기 콘택홀(26) 내부면의 단차를 따라 확산방지막(즉, 접착층/베리어막; 미도시)이 형성될 수도 있다. 이때, 확산방지막은 Ti, TiN, Ta 및 TaN 중 어느 하나의 막으로 형성되거나, 이 들이 적층된 적층막으로 형성될 수 있다. 이후, 전체 구조 상부에 평탄화공정이 실시된다. 이때, 상기 평탄화공정은 식각 마스크없이 SF6, Cl2, BCl3 등의 주기율표상 라디칼(radical)족의 원소를 포함한 가스를 이용하여 블랭켓(blanket) 또는 에치백(etch back) 방식으로 실시된다. 이로써, 비아홀(26)이 매립되도록 금속 플러그(28)가 형성된다. 따라서, MIM부(A)에서는 하부 금속배선(14), 절연막(22) 및 텅스텐 플러그(28)으로 이루어진 MIM 구조의 캐패시터가 형성된다. 즉, MIM부(A)에서 하부 금속배선(14)은 하부전극으로 기능하고, 텅스텐 플러그(28)는 상부전극으로 기능한다.
이어서, 듀얼 다마신 공정(dual damascene) 또는 싱글 다마신 공정(single damascene)을 이용한 배선공정을 실시하여 상부 금속배선(30)이 형성된다. 이때, 상기 상부 금속배선(30)은 Cu(copper), Al(Aluminum), Pt(Platinum), Pd(Palladium), Ru(Rubidium), St(Strontium), Rh(Rhadium) 및 Co(Cobalt) 중 어느 하나로 형성될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 의하면, 하부 금속배선이 형성된 후 상기 하부 금속배선 상에 층간절연막이 증착되고, 상기 층간절연막이 패터닝된 후 전체 구조 상부의 단차를 따라 절연막이 증착되며, 하부 금속배선부에 형성되는 텅스텐 플러그를 MIM(Metal/Insulator/Metal)부에도 그대로 형성하고, 상기 텅스텐 플러그를 상부전극으로 이용함으로써 MIM 구조의 캐패시터의 절연막 식각공정시 상부전극의 손실로 인한 금속성 폴리머(metallic polymer)의 발생이 억제되고, MIM 구조의 캐패시터의 상부전극과 하부전극 간의 브릿지(bridge)현상이 방지된다.

Claims (5)

  1. (a) MIM 구조의 캐패시터가 형성되는 MIM부와 하부 금속배선이 형성되는 하부 금속배선부로 정의되는 반도체 기판이 제공되는 단계;
    (b) 상기 반도체 기판 상에 금속층 및 반사방지막이 순차적으로 증착되는 단계;
    (c) 제1 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 금속층이 패터닝되어 상기 MIM부에는 하부전극이 형성되고, 상기 하부 금속배선부에는 하부 금속배선이 형성되는 단계;
    (d) 전체 구조 상부에 층간절연막이 증착된 후 제2 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 MIM부에서 상부전극의 영역이 정의되도록 패터닝되는 단계;
    (e) 전체 구조 상부의 단차를 따라 절연막이 증착되는 단계;
    (f) 제3 포토레지스트 패턴을 이용한 식각공정을 실시하여 상기 하부 금속배선부에는 비아홀이 형성되는 단계;
    (g) 상기 제3 포토레지스트 패턴을 제거하여 상기 MIM부에 형성된 절연막이 노출되는 단계; 및
    (h) 상기 상부전극이 형성될 영역과 상기 비아홀이 갭 필링되도록 금속물질이 증착된 후 평탄화되어 상기 MIM부에는 상부전극이 형성되고, 상기 하부 금속배선부에는 금속 플러그가 형성되는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 (c) 단계에서 상기 식각공정은 CxFyHz(여기서, 1≤x≤5,1≤y≤8,1≤z≤3) 가스가 주 식각가스로 이용되고, O2, N2, SF6, Ar 및 He 중 어느 하나 또는 적어도 둘 이상의 첨가가스가 이용되는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 (d) 단계에서 상기 식각공정은 건식식각방식으로 실시되며, Cl2 또는 BCl3가 주 식각가스로 이용되고, O2, N2, SF6, HBr, Ar및 He 중 어느 하나 또는 적어도 둘 이상이 첨가가스로 이용되는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 (f) 단계에서 상기 식각공정은 건식식각방식으로 실시되며, CxFyHz(여기서, 1≤x≤5,1≤y≤8,1≤z≤3) 가스가 주 식각가스로 이용되고, O2, N2, SF6, Ar 및 He 중 어느 하나 또는 적어도 둘 이상이 첨가가스로 이용되는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 절연막은 실리콘 질화막, 실리콘 산화질화막, Ta2O5 또는 SiO2 의 단일막으로 형성되거나, 이 들이 적층된 적층막으로 형성되는 반도체 소자의 제조방법.
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