JP2004119978A - メモリセルのための改良されたコンタクト - Google Patents

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Abstract

【課題】メモリＩＣ、特には、強誘電体ＩＣにおいて、水素がトランジスタへ拡散する経路を備えるメモリセルを提供する。
【解決手段】強誘電体ＩＣにおいて、水素がトランジスタへ拡散する経路を備えるメモリセルを開示した。拡散経路は、上部が下部と重なるコンタクトを形成し、それによって、トランジスタへの水素拡散経路として機能するギャップを生成することによって実現される。水素拡散経路はゲート酸化物の損傷をアニールするために必要である。
【選択図】　　　図２

Description

　本発明は、メモリ集積回路（ＩＣ）、特には、強誘電体メモリＩＣのコンタクト設計に関する。
　図１は、強誘電体メモリセル１０１の断面図を示す。このメモリセルは基板１０５上に形成されたトランジスタ１３０からなる。そのトランジスタは、ゲート１３３と、第１と第２の拡散領域１３１，１３２からなる。キャパシタ１４０は、導電性下部キャパシタプラグ１５１を介して、トランジスタの拡散領域の一方と接続している。キャパシタは第１と第２の電極１４３，１４５の間に配置された強誘電層１４４からなる。代表的には、バリヤ層１４２は、プラグを酸化させる酸素の拡散を防止するために、プラグとキャパシタの電極との間に形成される。カプセル層１６７は、キャパシタを覆うように形成される。カプセル層は水素が強誘電体層に浸透するのを防止する役目をする。
　他方の拡散層はプラグと接続する。プラグは例えばビット線と接続していてもよい。幾つかの応用（例えば、直列構造）においては、他方の拡散領域が上部キャパシタ電極１４５と接続する。直列構造は、例えば、１９９８年５月に発行された、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ、３３巻、７８７〜７９２頁に高島等が、及び、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ、３４巻、第１１号の「Ａ　Ｓｕｂ−４０ｎｓ　Ｃｈａｉｎ　ＦＲＡＭ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｗｉｔｈ　７ｎｓ　Ｃｅｌｌ−Ｐｌａｔｅ−Ｌｉｎｅ　Ｄｒｉｖｅ」に記載されているので、参照のために援用する。代表的には、プラグは二つの工程で形成される。第１の工程では、下部１７４を形成する。下部プラグの上にはバリヤ層１７６があり、ゲートスタックとコンタクトが酸素再生アニールの際に酸化されるのを防ぐ。
　工程中に、トランジスタのゲート酸化物は境界面の荷電によって劣化する。ゲート酸化物を修復するために、水素含有アニールがなされる。アニールは、バックエンドオブライン（ｂａｃｋ−ｅｎｄ−ｏｆ−ライン）工程でなされる。しかしながら、カプセルと下部バリヤ層とが、水素がトランジスタにまで浸透してゲート酸化物の損傷をアニールするのを妨げる。これまでの議論から、水素がゲート酸化物の特性を向上させるための拡散経路を形成することが望まれる。
ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ、３３巻、７８７〜７９２頁 、ＩＥＥＥ　ＪＯＵＲＮＡＬ　ＯＦ　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ、３４巻、第１１号、「Ａ　Ｓｕｂ−４０ｎｓ　Ｃｈａｉｎ　ＦＲＡＭ　Ａｒｃｈｉｔｅｃｔｕｒｅ　ｗｉｔｈ　７ｎｓ　Ｃｅｌｌ−Ｐｌａｔｅ−Ｌｉｎｅ　Ｄｒｉｖｅ」
　本発明は一般にメモリＩＣに、特には、強誘電体ＩＣに関する。本発明の目的は、水素がトランジスタへ拡散する経路を備えるメモリセルを提供することである。
　上記問題点を解決するために、請求項１に記載の発明は、基板上に形成された第１拡散領域と第２と拡散領域とゲートとを有するトランジスタと、第１の電極と第２の電極との間に誘電体層を有するキャパシタと、該第１の電極と該第１の拡散領域とに接続する第１
のプラグと、第１の部分と第２の部分とからなる第２のプラグであって、該第２の部分は少なくとも１つの側面で該第１の部分と重なって、該トランジスタへの水素の拡散経路としての役目をするギャップを形成すること、からなることを要旨とする。
　請求項２に記載の発明は、請求項１に記載のメモリセルにおいて、前記誘電体層が強誘電体材料からなり、強誘電体キャパシタを形成することを要旨とする。
　請求項３に記載の発明は、請求項２に記載のメモリセルにおいて、前記第２のプラグの第２部分の側壁およびキャパシタを覆う誘電体層の表面をライニングする第１の水素バリヤと、前記キャパシタとトランジスタとの間の第２の水素バリヤであって、該第２の部分の側壁に隣接して、キャパシタの下部からの水素拡散に対するバリヤを形成する水素バリヤと、を更に含むことを要旨とする。
　請求項４に記載の発明は、請求項３に記載のメモリセルにおいて、前記第１のプラグの側壁をライニングする第３の水素バリヤを更に含むことを要旨とする。
　請求項５に記載の発明は、請求項１に記載のメモリセルにおいて、　前記第２のプラグの第２部分の側壁および前記キャパシタを覆う誘電体層の表面をライニングする第１の水素バリヤと、前記キャパシタとトランジスタとの間の第２の水素バリヤであって、第２の部分の側壁に隣接して、キャパシタの上部および下部からの水素拡散に対する障壁を形成する水素バリヤと、を更に含むことを要旨とする。
　請求項６に記載の発明は、請求項５に記載のメモリセルにおいて、前記第１のプラグの側壁をライニングする第３の水素バリヤを更に含むことを要旨とする。
　請求項７に記載の発明は、請求項１に記載のメモリセルにおいて、第２の部分が少なくとも１つの側面で第１の部分と重なることを要旨とする。
　請求項８に記載の発明は、請求項１に記載のメモリセルにおいて、　第２の部分が少なくとも２つの側面で第１の部分と重なることを要旨とする。
　請求項９に記載の発明は、請求項１に記載のメモリセルにおいて、第２の部分が少なくともすべての側面で第１の部分と重なることを要旨とする。
　請求項１０に記載の発明は、請求項７に記載のメモリセルにおいて、第２の部分が第１の部分と重なるために長方形であることを要旨とする。
　請求項１１に記載の発明は、請求項７に記載のメモリセルにおいて、第１の部分と第２の部分とが長方形で、クロスに配置されることを要旨とする。
　請求項１２に記載の発明は、請求項７に記載のメモリセルにおいて、　第１の部分と第２の部分とがクロスに配置されることを要旨とする。
　本発明のメモリセルは水素拡散経路を備えるので、ゲート酸化物の損傷をアニールし得る。
　一実施例においてメモリセルは、基板上に形成された、ゲートおよび第１と第２の拡散領域からなる。キャパシタは、第１のプラグを介して拡散領域の１つと接続する。第２のプラグは第２の拡散領域と接続する。
　本発明の一実施例によれば、第２のプラグは第１と第２の部分からなる。第２の部分は第１の部分と重なって、水素がトランジスタへ拡散して、ゲート酸化物の損傷をアニールするためのギャップを作り出す。
　図２は、本発明の一実施例に基く強誘電体メモリセル２０１の断面図を示す。そのメモリセルは半導体基板２０５上に形成されたトランジスタ１３０からなる。そのトランジスタは例えばｎ−ＦＥＴからなる。他のタイプのトランジスタも使用され得る。トランジスタの第１の拡散領域１３１は、導電性下部キャパシタプラグ２５１によってキャパシタと接続している。プラグは、例えば、タングステンやポリシリコンからなる。誘電体層２２８はメモリセルの異なる層の間を分離する。誘電体層は、例えば、酸化珪素で形成される。他のタイプの誘電体材料も使用され得る。
　一実施例において、キャパシタは強誘電体キャパシタである。他のタイプのキャパシタも使用され得る。強誘電体キャパシタは、第１と第２の電極の間に位置する。ＰＺＴ等の強誘電体層を含む。他のタイプの強誘電体材料（例えば、ストロンチウム・ビスマス・タンタル、即ちＳＢＴ）も使用され得る。製造工程においては、例えば、エッチング損傷の修復や強誘電体層の特性の回復等のために、酸素雰囲気中での種々のアニールが必要である。しかしながら、酸素はプラグを酸化し得る。そのような負の影響を回避するために、プラグとキャパシタの電極との間にバリヤ層が形成される。バリヤ層は、例えば、イリジウム等の導電材料からなる。他のタイプのバリヤ層も使用され得る。更に、カプセル層２６７がキャパシタを覆って形成される。カプセルは、一実施例において、酸化アルミニウム（Ａｌ２Ｏ３）からなる。他のタイプの非導電性バリヤ材料も使用され得る。
　上部キャパシタプラグ２５６がキャパシタの上に形成される。一実施例において、プラグはアルミニウムで形成される．タングステン等の他のタイプの導電材料も使用され得る。プラグはキャパシタを、例えば、メモリＩＣのプレート線等の導電線に接続する。直列構造において、プラグはトランジスタの他方の拡散領域に接続する。プラグと上部電極との間の相互反応を回避するために、ライナ層２５７が形成され得る。
　コンタクトプラグ２７４は、トランジスタの第２の拡散領域に接続される。コンタクトプラグは、例えば、メモリＩＣのビット線に接続される。本発明の一実施例によると、コンタクトプラグは第１部分（下部）２７４ａと第２部分（上部）２７４ｂとからなる。
　一実施例において、水素アニールの際にキャパシタへ水素が拡散することを防止するための、水素に対するバリヤ（水素バリヤ）が提供されている。これは、水素は強誘電体キャパシタの性能に悪影響を与えるからである。一実施例において、水素バリヤ層は誘電体層の表面（２７８）、上部コンタクトの側壁（２７９）、及び、トランジスタとキャパシタの間（２７６）に形成される。或いは、プラグ２５１の側壁も水素バリヤ２５４でライニングされる。一実施例において、バリヤは酸化アルミニウムや窒化珪素からなる。水素の拡散を防止する他のタイプの材料も使用され得る。前述のように、バリヤ層はゲート酸化物の損傷をアニールするのに必要な水素がトランジスタへ浸透するのを妨げる。
　本発明の一実施例によると、上部は下部と重なって、ギャップ２９６が発生し、トランジスタへの水素拡散経路を形成する。一実施例において、上部は下部と少なくとも１つの側面で重なる。上部は下部と少なくとも２つの側面で重なるのが望ましい。上部は下部と重なるために長方形であるのが更に好ましい。上部と下部は長方形で、クロスに配置されているのが更に好ましい。これは、水素の拡散経路を形成するのと同時に、上部と下部とのコンタクトエラーのマージンを増加させる。或いは、トランジスタへの水素拡散を可能にするギャップを形成する、上部と下部との他の形状や配置も使用され得る。
　図３〜７は、本発明の一実施例によるメモリセルの形成工程を示す。図３を参照して、半導体基板３０５が形成される。基板はゲート１３３および第１と第２の拡散領域１３１，１３２を有するトランジスタ１３０からなる。第１の誘電体層３２８ａがトランジスタ
の上に形成される。
　一実施例において、誘電体層中にコンタクト開口が形成される。コンタクト開口は従来のマスクやエッチング法を使用して形成される。コンタクト開口はトランジスタの第２の拡散領域を露出する。次に、基板上に導電材料が成膜されてコンタクト開口を充填する。導電材料は例えばタングステンからなる。ポリシリコン等の他の材料も使用され得る。一実施例において、金属―有機物ＣＶＤによってタングステンが成膜される。誘電体層の表面の過剰の導電材料は、例えば、化学機械研磨によって除去されて、コンタクトプラグ３７４ａが形成される。過剰の導電材料を除去するための他の方法も使用され得る。ライナ層を形成してもよい。例えば、タングステンプラグのためにチタン／窒化チタンのライニングを形成してもよい。
　一実施例において、第１の誘電体層およびタングステンを充填したプラグの頂部の上に酸素バリヤ層３７６を成膜して、次の、キャパシタの酸素アニールの際に酸化されるのを防ぐ。水素バリヤは、例えば、窒化珪素からなる。或いは、バリヤ層は酸化アルミニウムや他の酸素拡散を十分に防止する他の材料でもよい。バリヤ層は，例えば、低圧ＣＶＤ等の化学蒸着（ＣＶＤ）法によって成膜される。プラズマ増速ＣＶＤやスパッタリング等の他のバリヤ層成膜法も使用され得る。更に、Ａｌ２Ｏ３やＳｉ３Ｎ４のような酸素バリヤは水素バリヤとしても有効である。
　図４を参照して、第２の誘電体層３２８ｂが基板上に成膜される。一実施例において、第２の誘電体層は、例えば、ＬＰＣＶＤによって成膜された酸化珪素からなる。他の成膜法も使用され得る。
　従来のエッチング、マスク、及び充填法を使用して、トランジスタの第１の拡散領域と接続する下部キャパシタプラグ４５１が形成される。例えば、誘電体層にフォトレジスト層を成膜し、開口を形成するための選択パターニングを行って、下部の誘電体層の一部を露出する。次に、誘電体層の露出された部分は、例えば反応性イオンエッチング（ＲＩＥ）によって除去される。ＲＩＥは誘電体層にコンタクト開口を形成し、トランジスタの第１拡散領域を露出する。
　本発明の一実施例によると、酸素バリヤ層４６２が基板上に成膜されて、続いて行われる酸素アニールの際にコンタクトの表面が酸化されるのを防止する。酸素バリヤは、例えば、窒化珪素からなる。酸素の拡散を防止する他のバリヤ材料も使用可能である。バリヤ層は、例えば、ＬＰＣＶＤや他の従来の成膜法によって成膜される。
　バリヤ層は、基板とコンタクト開口とをライニングする。バリヤ層の水平部分（例えば、誘電体層と拡散領域）を除去するために、エッチングが行われる。このエッチングは導電体バリヤ層にも必要である。導電層が成膜されてコンタクト開口が充填される。過剰の導電材料が、例えばＣＭＰによって、誘電体層の表面から除去される。もしバリヤ層が誘電体層の表面に残存していると、それもＣＭＰによって除去される。
　工程が強誘電体キャパシタの形成に進む。一実施例において、接着層４４１、バリヤ層４４２が誘電体層上に成膜される。接着層は、例えば、チタンや、誘電体層とバリヤ層との間の接着を促進する他のタイプの材料からなる。一実施例において、バリヤ層はイリジウムからなる。酸素の拡散を阻止する酸化イリジウム等の他のバリヤ層も使用され得る。バリヤ層の上に、第１の電極層、強誘電体層、第２の電極層を順に成膜する。一実施例において、電極は白金等の貴金属からなり、強誘電体層はＰＺＴである。他の電極や強誘電体材料も使用され得る。スパッタリング等の従来法を使用して多用な層が成膜され得る。
　図５を参照して、多様な層がパターン化されて、強誘電体キャパシタ５４０が形成される。用途に応じて、多様な層が同時に或いは複数の工程でパターン化される。例えば、鎖状構造においては、キャパシタ層は２工程でパターン化される。第１の工程は底部電極をパターン化し、第２の工程は底部電極の上の層をパターン化する。基板上に少なくとも１つのカプセル層５６７が成膜されて、キャパシタと誘電体層がカバーされる。カプセル層は、酸素がプラグ４５１と接着層４４１との間の境界面に拡散して両層を酸化するのを防止するのと同時に、水素がキャパシタの誘電体に拡散するのを防止する。一実施例において、カプセル化は酸化アルミニウムからなる。酸化チタンや窒化珪素等の他のタイプの材料も使用され得る。
　第３の誘電体層３２８ｃが基板上に成膜されて、キャパシタを覆う。一実施例において、誘電体層は酸化珪素からなる。他の誘電体材料も使用され得る。誘電体層は、例えばＣＶＤで成膜される。他の成膜法も使用され得る。一実施例において、上部コンタクト５５６は、例えば従来のダマシン法を使用して誘電体層中に形成される。コンタクトはキャパシタの上部電極に接続する。ライナ層５５７は、コンタクトをライニングするために形成される。このような層は、コンタクト材料と上部キャパシタ電極との間の相互反応を防止する。
　図６を参照して、バリヤ層６７６が誘電体層の表面に成膜される。その後、従来のマスクとエッチング技術を使用してコンタクト開口６７５が形成され、コンタクトプラグ３７４ａを露出する。コンタクト開口は、上部コンタクトプラグが形成される開口としての役目をする。一実施例において、開口は下部プラグよりも大きい。上部は少なくとも１つの側で下部と重なる。上部は少なくとも２つの側で下部と重なるのが望ましい。上部は下部と重なるために長方形であるのが更に好ましい。上部と下部は長方形で、クロスに配置されているのが更に好ましい。これは、水素の拡散経路を形成するのと同時に、上部と下部とのコンタクトエラーのマージンを好ましく増加させる。
　一実施例において、過剰エッチングが行われて、障壁３７６の下の誘電体材料を除去すると同時に、下部プラグが露出されることを確認する。第２の水素バリヤ層６７８が基板上に成膜されて、基板を覆い、コンタクト開口とコンタクトプラグの上部をライニングする。
　図７を参照して、第２の水素バリヤ層の水平部分を除去するために、異方性エッチング（例えばＲＩＥ）が行われる。そのエッチングは下部プラグを露出して、水素拡散経路７９６を形成する。一実施例において、ゲート酸化物を改修するために、水素や水素含有（例えば水素と窒素との混合）アニールが行われる。アニールは例えば、約４００℃の温度で約３０分間行われる。アニールの際、水素はコンタクト開口の上部とギャップ７９６とを介して、ゲート酸化物に拡散する。しかしながら水素は、バリヤ層３７６、６７６、６７８によってキャパシタへの拡散を阻止される。アニール後、導電材料が基板に成膜されて、コンタクト開口の上部を充填する。過剰の導電材料は、例えばＣＭＰによって除去される。ＣＭＰによって、誘電体層３２８ｃの表面のバリヤ層６７６も除去されて、コンタクトプラグ６５６を露出する。次に、プレート線やビット線等の導電線が形成される。導電線は、例えば従来のＲＩＥやダマシン法によって形成される。他の実施例において、コンタクトの上部は３７４ａが形成された後に形成されてもよい。
　本発明を、多様な実施例を参照して示し、説明してきたが、本発明の精神や範囲から逸脱せずに、本発明に改変や変更を行い得る。従って、本発明の範囲は上述の説明を参照して決定されるのではなく、付録の請求項とそれに等価の全範囲とを参照して決定される。
強誘電体メモリセルの断面図。 本発明の一実施例による強誘電体メモリセルの断面図。 本発明の一実施例によるメモリセルを形成するための工程。 本発明の一実施例によるメモリセルを形成するための工程。 本発明の一実施例によるメモリセルを形成するための工程。 本発明の一実施例によるメモリセルを形成するための工程。 本発明の一実施例によるメモリセルを形成するための工程。
符号の説明
１０１：強誘電体メモリセル。１０５：基板。１３０：トランジスタ。１３１：第１の拡散領域。１３２：第２の拡散領域。１３３：ゲート。１４０：キャパシタ。１４２：バリヤ層。１４３：第１の電極。１４４：強誘電体。１４５：第２の電極。１５１：導電性下部キャパシタプラグ。１６７：カプセル層。１７６：バリヤ層。

Claims (12)

  1. 　基板上に形成された第１の拡散領域と第２の拡散領域とゲートとを有するトランジスタと、
    　第１の電極と第２の電極との間に誘電体層を有するキャパシタと、
    　該第１の電極と該第１の拡散領域とに接続する第１のプラグと、
    　第１の部分と第２の部分とからなる第２のプラグであって、該第２の部分は少なくとも１つの側面で該第１の部分と重なって、該トランジスタへの水素の拡散経路としての役目をするギャップを形成すること、からなるメモリセル。
  2. 　前記誘電体層が強誘電体材料からなり、強誘電体キャパシタを形成する請求項１に記載のメモリセル。　
  3. 　前記第２のプラグの第２部分の側壁およびキャパシタを覆う誘電体層の表面をライニングする第１の水素バリヤと、
    　前記キャパシタとトランジスタとの間の第２の水素バリヤであって、該第２の部分の側壁に隣接して、キャパシタの下部からの水素拡散に対するバリヤを形成する水素バリヤと、
    　を更に含む請求項２に記載のメモリセル。
  4. 　前記第１のプラグの側壁をライニングする第３の水素バリヤを更に含む請求項３に記載のメモリセル。
  5. 　　前記第２のプラグの第２部分の側壁および前記キャパシタを覆う誘電体層の表面をライニングする第１の水素バリヤと、
    　前記キャパシタとトランジスタとの間の第２の水素バリヤであって、第２の部分の側壁に隣接して、キャパシタの上部および下部からの水素拡散に対する障壁を形成する水素バリヤと、
    　を更に含む請求項１に記載のメモリセル。
  6. 　前記第１のプラグの側壁をライニングする第３の水素バリヤを更に含む請求項５に記載のメモリセル。
  7. 　第２の部分が少なくとも１つの側面で第１の部分と重なる請求項１に記載のメモリセル。
  8. 　　第２の部分が少なくとも２つの側面で第１の部分と重なる請求項１に記載のメモリセル。
  9. 　第２の部分が少なくともすべての側面で第１の部分と重なる請求項１に記載のメモリセル。　
  10. 　第２の部分が第１の部分と重なるために長方形である請求項７に記載のメモリセル。　
  11. 　第１の部分と第２の部分とが長方形で、クロスに配置される請求項７に記載のメモリセル。　
  12. 　　第１の部分と第２の部分とがクロスに配置される請求項７に記載のメモリセル。
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