JP4099442B2 - メモリセルのための改良されたコンタクト - Google Patents
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Description
IEEE JOURNAL SOLID−STATE CIRCUITS、33巻、787〜792頁 、IEEE JOURNAL OF SOLID−STATE CIRCUITS、34巻、第11号、「A Sub−40ns Chain FRAM Architecture with 7ns Cell−Plate−Line Drive」
のプラグと、第1の部分と第2の部分とからなる第2のプラグであって、該第2の部分は少なくとも1つの側面で該第1の部分と重なって、該トランジスタへの水素の拡散経路としての役目をするギャップを形成すること、からなることを要旨とする。
請求項3に記載の発明は、請求項2に記載のメモリセルにおいて、前記第2のプラグの第2部分の側壁およびキャパシタを覆う誘電体層の表面をライニングする第1の水素バリヤと、前記キャパシタとトランジスタとの間の第2の水素バリヤであって、該第2の部分の側壁に隣接して、キャパシタの下部からの水素拡散に対するバリヤを形成する水素バリヤと、を更に含むことを要旨とする。
請求項5に記載の発明は、請求項1に記載のメモリセルにおいて、 前記第2のプラグの第2部分の側壁および前記キャパシタを覆う誘電体層の表面をライニングする第1の水素バリヤと、前記キャパシタとトランジスタとの間の第2の水素バリヤであって、第2の部分の側壁に隣接して、キャパシタの上部および下部からの水素拡散に対する障壁を形成する水素バリヤと、を更に含むことを要旨とする。
請求項7に記載の発明は、請求項1に記載のメモリセルにおいて、第2の部分が少なくとも1つの側面で第1の部分と重なることを要旨とする。
請求項9に記載の発明は、請求項1に記載のメモリセルにおいて、第2の部分が少なくともすべての側面で第1の部分と重なることを要旨とする。
請求項11に記載の発明は、請求項7に記載のメモリセルにおいて、第1の部分と第2の部分とが長方形で、クロスに配置されることを要旨とする。
の上に形成される。
Claims (5)
- 基板上に形成された第1の拡散領域(131)と第2の拡散領域(132)とゲート(133)とからなるトランジスタ(130)と、
下部電極(143)と上部電極(145)との間に強誘電体材料からなる誘電体層(144)が挟まれた強誘電体キャパシタ(140)と、
該強誘電体キャパシタ(140)の
該下部電極(143)と第1の拡散領域(131)とを接続する第1のプラグ(251)と、
第2の拡散領域(132)の上に形成された第2のプラグ(274)であって、同第2のプラグ(274)は下部層(274a)と上部層(274b)とからなり、下部層(274a)は、上部層(274b)と第2の拡散領域(132)とに挟まれ、上部層(274b)は少なくとも一つの面で下部層(274a)から張り出して、その張り出した部分が、該トランジスタのゲート(133)への水素の拡散経路としての役割を果たすことと、
前記第2のプラグの上部層(274b)の側壁をライニングする第1の水素バリヤ(279)と、
上部層(274b)の側壁(279)および前記強誘電体キャパシタ(140)の周囲に接続して、前記強誘電体キャパシタ(140)への水素拡散に対するバリヤを形成する第2の水素バリヤ(276)と、
からなるメモリセル。 - 前記第1のプラグ(251)の側壁をライニングする第3の水素バリヤ(254)を更に含む請求項1に記載のメモリセル。
- 第2のプラグ(274)の上部層(274b)が少なくとも1つの面で第2のプラグ(274)の下部層(274a)と重なる請求項1に記載のメモリセル。
- 第2のプラグ(274)の上部層(274b)が第2のプラグ(274)の下部層(274a)と重なるために長方形である請求項3に記載のメモリセル。
- 第2のプラグ(274)の上部層(274a)と第2のプラグ(274)の下部層((274b)とが長方形で、クロスに配置される請求項3に記載のメモリセル。
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