JP2010118439A

JP2010118439A - 半導体記憶装置及びその製造方法

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Publication number: JP2010118439A
Application number: JP2008289698A
Authority: JP
Inventors: Hajime Hashiura; 浦朔橋; Yoshinori Kumura; 村芳典玖; Toru Ozaki; 崎徹尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-11-12
Filing date: 2008-11-12
Publication date: 2010-05-27
Also published as: US20100117128A1

Abstract

【課題】強誘電体キャパシタを用いた信頼性の高い半導体記憶装置を提供する。
【解決手段】半導体基板１０１と、半導体基板１０１表面部に形成された不純物拡散層１０２と、半導体基板１０１上に形成された層間絶縁膜１０７と、層間絶縁膜１０７を貫通し、上面が層間絶縁膜１０７の上面より高く、層間絶縁膜１０７の上面より高い領域が凸状に形成され、不純物拡散層１０２と接触するコンタクトプラグ１１１と、コンタクトプラグ１１１上及び層間絶縁膜１０７の所定領域上に形成されたキャパシタ下部電極膜１１４と、キャパシタ下部電極膜１１４上に形成された強誘電体膜１１６と、強誘電体膜１１６上に形成されたキャパシタ上部電極膜１１７と、を備える。下部電極１１４ｂ中にグレインはほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止され、コンタクトプラグの酸化が抑制される。
【選択図】図１

Description

本発明は、半導体記憶装置及びその製造方法に関するものである。

近年、半導体メモリの１つとして、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）が注目されている。強誘電体メモリは、キャパシタ部分にＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）、ＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）、ＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）などの強誘電体膜を用い、その残留分極を利用してデータを保持する不揮発性メモリである。キャパシタは半導体基板の上方に形成されており、半導体基板表面部に形成された不純物拡散層とキャパシタの下部電極膜とがコンタクトプラグにより接続される（例えば特許文献１参照）。

従来の強誘電体メモリでは、半導体基板上に形成されたトランジスタを覆うように層間絶縁膜を形成し、半導体基板表面部に形成された不純物拡散層の表面を露出するようにコンタクトホールを開口し、このコンタクトホールを埋め込むようにタングステン等をＣＶＤ（化学気相成長）法で成膜し、層間絶縁膜をストッパとしてＣＭＰ（化学的機械研磨）を行って、コンタクトプラグを形成していた。

このように形成されたコンタクトプラグ上にキャパシタの下部電極膜となるＩｒ膜を形成すると、Ｉｒ膜中にグレイン（単結晶の固まり）が生じやすい。下部電極膜中にグレインが形成されると、下部電極膜上に形成される強誘電体膜に含まれる酸素がグレイン界面を介してコンタクトプラグへ拡散しやすくなる。酸素拡散によりコンタクトプラグが酸化されると、強誘電体膜に正常に電圧が印加されず、強誘電体メモリの動作性能が劣化し、信頼性が低下するという問題があった。
特開平８−３３５６７３号公報

本発明は信頼性の高い半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板表面部に形成された不純物拡散層と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、上面が前記層間絶縁膜の上面より高く、前記層間絶縁膜の上面より高い領域が凸状に形成され、前記不純物拡散層と接触するコンタクトプラグと、前記コンタクトプラグ上及び前記層間絶縁膜の所定領域上に形成されたキャパシタ下部電極膜と、前記キャパシタ下部電極膜上に形成された強誘電体膜と、前記強誘電体膜上に形成されたキャパシタ上部電極膜と、を備えるものである。

本発明の一態様による半導体記憶装置は、半導体基板と、前記半導体基板の表面部に所定間隔を空けて形成された第１〜第３の不純物拡散層と、前記半導体基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層に接触する第１のコンタクトプラグと、前記第１の層間絶縁膜を貫通し、前記第２の不純物拡散層に接触する第２のコンタクトプラグと、前記第１の層間絶縁膜を貫通し、前記第３の不純物拡散層に接触する第３のコンタクトプラグと、前記第１のコンタクトプラグ上に形成され、上面に第１の凸部及び第２の凸部を有する第４のコンタクトプラグと、前記第２のコンタクトプラグ上に形成され、前記第４のコンタクトプラグより幅の狭い第５のコンタクトプラグと、前記第３のコンタクトプラグ上に形成され、上面に第３の凸部及び第４の凸部を有し、前記第５のコンタクトプラグより幅の広い第６のコンタクトプラグと、前記第１の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第１のキャパシタと、前記第２の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第２のキャパシタと、前記第３の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第３のキャパシタと、前記第４の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第４のキャパシタと、前記第１〜第４のキャパシタ及び前記第１〜第３のコンタクトプラグを覆うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜を貫通し、前記第５のコンタクトプラグに接触する第７のコンタクトプラグと、前記第２の層間絶縁膜を貫通し、前記第１のキャパシタの前記上部電極膜に接触する第８のコンタクトプラグと、前記第２の層間絶縁膜を貫通し、前記第３のキャパシタの前記上部電極膜に接触する第９のコンタクトプラグと、前記第２の層間絶縁膜上に形成され、前記第７〜第９のコンタクトプラグと接触する配線層と、を備えるものである。

本発明の一態様による半導体記憶装置の製造方法は、半導体基板の表面部に不純物拡散層を形成し、前記半導体基板上に層間絶縁膜を形成し、前記層間絶縁膜を貫通し前記不純物拡散層の上面を露出する開口部を形成し、前記開口部に金属膜を埋め込み、前記層間絶縁膜を上面から所定の厚さ除去して前記金属膜の上部を露出し、ＣＭＰ（化学的機械研磨）処理を行って前記金属膜の上端部を除去し、前記金属膜上に、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有するキャパシタを形成するものである。

本発明の一態様による半導体記憶装置の製造方法は、前記半導体基板の表面部に所定間隔を空けて第１〜第３の不純物拡散層を形成し、前記半導体基板上に第１の層間絶縁膜を形成し、前記第１の層間絶縁膜を貫通し、それぞれ前記第１〜第３の不純物拡散層の上面を露出する第１〜第３の開口部を形成し、前記第１〜第３の開口部に第１の金属膜を埋め込んで第１〜第３のコンタクトプラグを形成し、前記第１の層間絶縁膜及び前記第１〜第３のコンタクトプラグ上に第２の層間絶縁膜を形成し、前記第２の層間絶縁膜を貫通し、前記第１のコンタクトプラグの上面を露出する第４の開口部、前記第２のコンタクトプラグの上面を露出し前記第４の開口部より幅の狭い第５の開口部、及び前記第３のコンタクトプラグの上面を露出し前記第５の開口部より幅の広い第６の開口部を形成し、前記第４〜第６の開口部に第２の金属膜を埋め込んで第４〜第６のコンタクトプラグを形成し、前記第４のコンタクトプラグ上の第１の所定領域及び第２の所定領域と、前記第６のコンタクトプラグ上の第３の所定領域及び第４の所定領域と、にレジスト膜を形成し、前記レジスト膜をマスクとして、前記第２の層間絶縁膜及び前記第４〜第６のコンタクトプラグを所定の厚さ除去し、前記レジスト膜を除去し、ＣＭＰ（化学的機械研磨）処理を行って、前記第１及び第２の所定領域の前記第４のコンタクトプラグの上端部と、前記第３及び第４の所定領域の前記第６のコンタクトプラグの上端部とを除去し、前記第４のコンタクトプラグ上の前記第１の所定領域及び前記第２の所定領域と、前記第６のコンタクトプラグ上の前記第３の所定領域及び前記第４の所定領域と、にそれぞれ順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第１〜第４のキャパシタを形成し、前記第１〜第４のキャパシタ、前記第２の層間絶縁膜、及び前記第４〜第６のコンタクトプラグを覆うように第３の層間絶縁膜を形成し、前記第３の層間絶縁膜を貫通し、前記第５のコンタクトプラグの上面を露出する第７の開口部を形成し、前記第７の開口部に第３の金属膜を埋め込んで第７のコンタクトプラグを形成し、前記第３の層間絶縁膜を貫通し、それぞれ前記第１のキャパシタの前記上部電極膜の上面及び前記第３のキャパシタの前記上部電極膜の上面を露出する第８の開口部及び第９の開口部を形成し、前記第８の開口部及び第９の開口部に第４の金属膜を埋め込んで第８のコンタクトプラグ及び第９のコンタクトプラグを形成し、前記第３の層間絶縁膜及び前記第７〜第９のコンタクトプラグ上に第４の層間絶縁膜を形成し、前記第４の層間絶縁膜を貫通し、前記前記第７〜第９のコンタクトプラグの上面を露出する第１０の開口部を形成し、前記第１０の開口部に第５の金属膜を埋め込んで前記前記第７〜第９のコンタクトプラグに接触する配線層を形成するものである。

本発明によれば信頼性を高くすることができる。

以下、本発明の実施の形態による〜〜を図面に基づいて説明する。

（第１の実施形態）図１に本発明の第１の実施形態に係る半導体記憶装置の概略構成を示す。半導体基板１０１上には、ゲート絶縁膜１０３、ワード線となるゲート電極（例えばポリシリコン膜１０４及びタングステンシリサイド膜１０５からなるポリサイド構造）、シリコン窒化膜からなるゲートキャップ膜及びゲート側壁膜１０６、及びソース・ドレイン拡散層１０２によってＭＯＳトランジスタが形成されている。

このＭＯＳトランジスタを取り囲むように層間絶縁膜１０７（シリコン酸化膜）が形成されている。

層間絶縁膜１０７中に、ＭＯＳトランジスタのソース・ドレイン拡散層１０２とキャパシタの下部電極１１４とを接続するコンタクトプラグ１１１が形成されている。コンタクトプラグ１１１は例えばタングステンからなる。

コンタクトプラグ１１１の上部は層間絶縁膜１０７の上面から見て、上に凸の構造となっている。コンタクトプラグ１１１の水平方向の幅は、層間絶縁膜１０７中では垂直方向の位置が低いほど（半導体基板１０１に近い）狭くなり、層間絶縁膜１０７の上面より高い領域では、垂直方向の位置が高いほど狭くなる。つまり、層間絶縁膜１０７の上面より高い領域におけるコンタクトプラグ１１１の側面は、コンタクトプラグ１１１を囲む層間絶縁膜１１１の上面に対して角度θ（９０°＜θ＜１８０°）をなす。

層間絶縁膜１０７上にキャパシタが形成される。キャパシタは、順次積層された下部電極１１４、強誘電体膜１１６、上部電極１１７を有する。

キャパシタ全体を囲むように層間絶縁膜（シリコン酸化膜）１２０が形成され、層間絶縁膜１２０中に、上部電極１１７と接触するコンタクト１１９が形成される。コンタクト１１９は例えば互いに隣接するキャパシタの上部電極同士を接続する。

下部電極１１４はバリア層となるＴｉＡｌＮ膜１１４ａとＩｒ膜（貴金属膜）１１４ｂとを含む。Ｉｒ膜１１４ｂの下面はコンタクトプラグ１１１の上面より高い位置にある。強誘電体膜１１６は例えばＰＺＴ膜であり、上部電極１１７は例えばＩｒＯ_２膜である。

図２にコンタクトプラグ１１１の上部及び下部電極１１４の断面ＳＥＭ（走査型電子顕微鏡）画像を示す。図２から下部電極１１４のＩｒ膜１１４ｂはほぼ一様に形成され、グレインがほとんど形成されていないことが分かる。

図３に、比較例として、コンタクトプラグ１０１１の上部が平坦、すなわちコンタクトプラグ１０１１の上面と層間絶縁膜１００７の上面とが面一となっている場合の断面ＳＥＭ画像を図３に示す。図３から、コンタクトプラグ１０１１上方のＩｒ膜１０１４ｂ中にコントラストの変化する箇所が存在することがわかる。このコントラストの変化する箇所はグレインが形成されていることを示す。Ｉｒ膜１０１４ｂ中にグレインが形成されると、グレイン界面を介して強誘電体膜１０１６中の酸素が拡散し、コンタクトプラグ１０１１を酸化する。

一方、本実施形態では、下部電極１１４のＩｒ膜１１４ｂ中にグレインはほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止される。コンタクトプラグの酸化が抑制されるため、強誘電体膜に正常に電圧を印加することができ、強誘電体メモリの動作性能が向上し、信頼性の高い半導体記憶装置となる。

このような半導体記憶装置の製造方法を図４〜図１１を用いて説明する。

図４に示すように、公知のプロセスでシリコン基板１０１にトランジスタＴを作り込み、ＣＭＯＳ構造を形成する。そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜１０７を堆積し、層間絶縁膜を形成する。

図５に示すように、トランジスタＴの不純物拡散層１０２の表面を露出するコンタクトホール１１０をリソグラフィ技術及びＲＩＥ（反応性イオンエッチング）法を用いて開孔する。

図６に示すように、コンタクトホール１１０を埋め込むようにタングステン膜１１１をＣＶＤ法により形成する。

図７に示すように、シリコン酸化膜１０７をストッパとしてＣＭＰ処理を行い、タングステン膜１１１の上面とシリコン酸化膜１０７の上面とを平坦化する。

図８に示すように、シリコン酸化膜のエッチングレートがタングステン膜のエッチングレートに比べて速い条件で全面エッチングを行う。これにより、タングステン膜１１１の上部がシリコン酸化膜１０７の上面から見て凸型になる。

図９に示すように、ＣＭＰ処理を行いタングステン膜１１１の上端部を除去して、タングステン膜１１１の上面とシリコン酸化膜１０７の上面との段差を滑らかにする。

図１０に示すように、シリコン酸化膜１０７及びタングステン膜１１１上に、例えばＴｉＡｌＮ膜からなるバリア層１１４ａ、例えばＩｒ膜からなる貴金属膜１１４ｂ、例えばＰＺＴ膜からなる強誘電体膜１１６、例えばＩｒＯ_２膜からなる上部電極膜１１７を順に積層する。そして、ハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。

図１１に示すように、ハードマスク除去後、層間絶縁膜（シリコン酸化膜）１２０を形成し、層間絶縁膜１２０中に上部電極１１７と接続するコンタクト１１９を形成する。

このようにして下部電極１１４下方のコンタクトプラグ１１１の上部を凸構造化した半導体記憶装置が得られる。下部電極１１４のＩｒ膜１１４ｂ中にグレインがほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止される。

コンタクトプラグの酸化が抑制されるため、強誘電体膜に正常に電圧を印加することができ、強誘電体メモリの動作性能が向上し、信頼性の高い半導体記憶装置を製造することができる。

また、下部電極の貴金属膜を薄膜化しても耐酸化性が保たれるため、キャパシタサイズを低減でき、強誘電体メモリの大容量化に好適である。

（第１の変形例）上記第１の実施形態では、図６に示すタングステン膜１１１の形成の際に、コンタクトホール１１０内にタングステン膜１１１が埋まらず、図１２に示すように、コンタクトホール１１０の中央部分に空洞１１２が形成されることがある。

その場合、図１３に示すように、シリコン酸化膜１０７をストッパとしてＣＭＰ処理を行った後、空洞１１２に導電性材料１１３を埋め込むようにしてもよい。導電性材料１１３にはタングステン、アルミニウム、ＴｉＮ等を用いることができる。

その後、上記第１の実施形態における図８〜図１１に示す工程と同様の加工を行うことで、図１４に示すような、コンタクトプラグ１１１の中央部に導電性材料１１３が埋め込まれた半導体記憶装置が得られる。このような半導体記憶装置でも、図１に示す上記第１の実施形態による半導体記憶装置と同様の効果が得られる。

（第２の変形例）第２の変形例による半導体記憶装置の製造方法について説明する。

図１５に示すように、公知のプロセスでシリコン基板１０１にトランジスタＴを作り込み、ＣＭＯＳ構造を形成する。そして、ＣＶＤ（化学気相成長）法及びＣＭＰ（化学的機械研磨）を用いてシリコン酸化膜１０７を堆積し、層間絶縁膜を形成する。続いて、シリコン酸化膜１０７上にシリコン窒化膜１３０を形成する。

図１６に示すように、トランジスタＴの不純物拡散層１０２の表面を露出するコンタクトホール１１０をリソグラフィ技術及びＲＩＥ（反応性イオンエッチング）法を用いて開孔する。

図１７に示すように、コンタクトホール１１０を埋め込むようにタングステン膜１１１をＣＶＤ法により形成する。

図１８に示すように、シリコン窒化膜１３０をストッパとしてＣＭＰ処理を行い、タングステン膜１１１の上面とシリコン窒化膜１３０の上面とを平坦化する。

図１９に示すように、燐酸を用いてシリコン窒化膜１３０を除去する。その後、上記第１の実施形態における図８〜図１１に示す工程と同様の加工を行うことで、図１に示す上記第１の実施形態に係る半導体記憶装置と同様の構造が得られる。

（第２の実施形態）図２０に本発明の第２の実施形態に係る半導体記憶装置の概略構成を示す。図１に示す上記第１の実施形態に係る半導体記憶装置と同様の部分には同じ参照番号を付して説明を省略する。

本実施形態に係る半導体記憶装置はコンタクトプラグ１１１の上部（層間絶縁膜１０７上面より上の部分）の外周部に導電材料膜２０１が設けられている。コンタクトプラグ１１１の上部と導電材料膜２０１とを合わせた形状は、上記第１の実施形態に係る半導体記憶装置におけるコンタクトプラグ１１１の上部と同様に、層間絶縁膜１０７上面からみて側面がテーパ角を有する凸型構造となっている。従って、コンタクトプラグ１１１の上部と導電材料膜２０１とを合わせた形状は、層間絶縁膜１０７上面より高い領域において、垂直方向の位置が高くなる程、水平方向の幅が狭くなる。

そのため、上記第１の実施形態と同様に、下部電極１１４の貴金属膜（Ｉｒ膜）１１４ｂ中にグレインが生じることを防止し、コンタクトプラグ１１１の酸化が抑制された信頼性の高い半導体記憶装置となる。

このような半導体記憶装置の製造方法を図２１〜図２４を用いて説明する。シリコン基板１０１にトランジスタＴを作り込み、シリコン酸化膜（層間絶縁膜）１０７を堆積し、コンタクトホール１１０を開孔し、タングステン膜１１１を形成し、ＣＭＰ処理を行い、全面エッチングを行うまでは上記第１の実施形態（図４〜図８）と同様であるため、詳細な説明及び図示は省略する。

図２１に示すように、シリコン酸化膜１０７及びタングステン膜１１１を覆うように導電材料膜２０１を形成する。導電材料膜２０１は例えばタングステン、アルミニウム、ＴｉＮ等を用いることができる。

図２２に示すように、エッチバックを行い、タングステン膜１１１の上面及びシリコン酸化膜１０７の上面を露出する。この時、タングステン膜１１１の外周部の導電材料膜２０１は残存する。

図２３に示すように、シリコン酸化膜１０７、タングステン膜１１１、及び導電材料膜２０１上に、例えばＴｉＡｌＮ膜からなるバリア層１１４ａ、例えばＩｒ膜からなる貴金属膜１１４ｂ、例えばＰＺＴ膜からなる強誘電体膜１１６、例えばＩｒＯ_２膜からなる上部電極膜１１７を順に積層する。貴金属膜１１４ｂの下面の位置はタングステン膜１１１の上面より高い位置にある。そして、ハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。

図２４に示すように、ハードマスク除去後、層間絶縁膜（シリコン酸化膜）１２０を形成し、層間絶縁膜１２０中に上部電極１１７と接続するコンタクト１１９を形成する。

このようにして下部電極１１４下方に、上部が凸構造化したコンタクトプラグ１１１を有する半導体記憶装置が得られる。下部電極１１４のＩｒ膜１１４ｂ中にグレインがほとんど形成されず、強誘電体膜１１６に含まれる酸素がコンタクトプラグ１１１へ拡散することが防止される。

図２２に示す工程では、タングステン膜１１１の外周部以外の導電材料膜２０１をエッチバックにより除去していたが、ＣＭＰを用いてもよい。

（第３の変形例）上記第２の実施形態では、タングステン膜１１１をコンタクトホール１１０に埋め込む際に、図２５に示すようにコンタクトホール１１０の中央部分に空洞２０２が形成される場合がある。

その場合、図２６に示すように、シリコン酸化膜１０７上面が露出するようにＣＭＰ処理を行い、タングステン膜１１１を平坦化する。これにより、空洞２０２の上部が開口する。

続いて、図２７に示すように、シリコン酸化膜のエッチングレートがタングステン膜のエッチングレートに比べて速い条件で全面エッチングを行う。これにより、タングステン膜１１１の上部がシリコン酸化膜１０７の上面から見て凸型になる。

続いて、図２８に示すように、空洞２０２を埋め込むように導電材料膜２０１を形成する。

そして、図２９に示すように、エッチバック又はＣＭＰにより、シリコン酸化膜１０７上面を露出させる。これにより、タングステン膜１１１の外周部及びタングステン膜１１１の内部（空洞２０２であった部分）以外の導電材料膜２０１が除去される。

その後、図２３及び図２４に示す工程と同様の加工を行うことで、図３０に示すような、コンタクトプラグ１１１の中央部及び外周部に導電材料膜２０１が形成された半導体記憶装置が得られる。このような半導体記憶装置でも、図２０に示す上記第２の実施形態による半導体記憶装置と同様の効果が得られる。

（第３の実施形態）本発明の第３の実施形態に係る半導体記憶装置の製造方法を図３１〜図３８を用いて説明する。本実施形態に係る半導体記憶装置は、１つのトランジスタと１つのキャパシタを並列に接続したリングを１つのメモリセルとし、複数個（例えば８個）のメモリセルを直列に接続したＣｈａｉｎ（鎖状の等価回路）構成の強誘電体メモリである。

図３１に示すように、半導体基板３０１上に所定間隔を空けて複数のトランジスタＴを形成し、トランジスタＴを覆うように例えばシリコン酸化膜を成膜して層間絶縁膜３０３を形成する。層間絶縁膜３０３中に各トランジスタＴの不純物拡散層３０２の上面を露出するコンタクトホール（図示せず）を開孔し、このコンタクトホールに例えばタングステン膜を埋め込んでコンタクトプラグ３０４を形成する。

図３２に示すように、コンタクトプラグ３０４及び層間絶縁膜３０３上に例えばシリコン酸化膜を堆積して層間絶縁膜３０６を形成する。そして、コンタクトプラグ３０４上面を露出する開口パターンを形成し、開口部に例えばタングステン膜を埋め込み、コンタクトプラグ３０７を形成する。

この開口パターンは、幅が広い開口部と幅が狭い開口部とが交互に形成される。つまり、コンタクトプラグ３０７は幅が広い部分と幅が狭い部分とが交互に形成される。

図３３に示すように、層間絶縁膜３０６及びコンタクトプラグ３０７上にレジスト膜３０８を塗布する。そして、リソグラフィ技術を用いて、幅が広いコンタクトプラグ３０７上の所定領域を残すように、レジスト膜３０８を加工する。ここで、レジスト膜３０８を残す領域は、後の工程でキャパシタが形成される領域である。

図３４に示すように、レジスト膜３０８をマスクとして、コンタクトプラグ３０７及び層間絶縁膜３０６を一部除去する。その後、レジスト膜３０８をアッシング（灰化）により除去する。レジスト膜３０８の除去後、ＣＭＰ処理を行い、コンタクトプラグ３０７のうち、レジスト膜３０８によりマスクされていた部分３０７ａとマスクされていなかった部分との段差を滑らかにする。

図３５に示すように、コンタクトプラグ３０７及び層間絶縁膜３０６上に、例えばＴｉＡｌＮ膜からなるバリア層３０８ａ、例えばＩｒ膜からなる貴金属膜３０８ｂ、例えばＰＺＴ膜からなる強誘電体膜３０９、例えばＩｒＯ_２膜からなる上部電極膜３１０を順に積層する。

上記第１の実施形態と同様に、コンタクトプラグ３０７の上部は層間絶縁膜３０６上面からみて凸型構造になっているため、Ｉｒ膜３０８ｂにはグレインがほとんど形成されない。

図３６に示すように、ハードマスク（図示せず）を用いてＲＩＥ加工し、キャパシタ構造を形成する。そして、キャパシタを覆うように例えばシリコン酸化膜からなる層間絶縁膜３１１を形成する。

図３７に示すように、各キャパシタの上部電極膜３１０と接続するコンタクトプラグ３１２を形成する。続いて、幅が狭いコンタクトプラグ３０７の上面を露出する開口パターンを形成し、例えばタングステン膜を埋め込みコンタクトプラグ３１３を形成する。

図３８に示すように、層間絶縁膜３１１、コンタクトプラグ３１２及び３１３上に例えばシリコン酸化膜からなる層間絶縁膜３１４を形成する。そして、コンタクトプラグ３１２及び３１３の上面を露出する開口パターンを形成し、例えばタングステン膜を埋め込み、配線層３１５を形成する。

この開口パターンは、コンタクトプラグ３１３と、コンタクトプラグ３１３の両側の２つのコンタクトプラグ３１２の上面を露出する開口部が連続して形成される。配線層３１５により、コンタクトプラグ３１３と、その両側のコンタクトプラグ３１２が接続される。これにより、並列に接続した１つのトランジスタ及び１つのキャパシタからなるメモリセルを直列に接続したＣｈａｉｎ構造となる。

このように、Ｃｈａｉｎ構造の強誘電体メモリにおいても、キャパシタ下部電極のＩｒ膜３０８ｂにグレインがほとんど形成されず、強誘電体膜３０９に含まれる酸素がコンタクトプラグ３０７へ拡散することが防止される。

コンタクトプラグの酸化が抑制されるため、強誘電体膜に正常に電圧を印加することができ、強誘電体メモリの動作性能が向上し、信頼性の高い半導体記憶装置となる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る半導体記憶装置の断面図である。同第１の実施形態に係る半導体記憶装置の断面ＳＥＭ画像である。比較例に係る半導体記憶装置の断面ＳＥＭ画像である。同第１の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。図４に続く工程断面図である。図５に続く工程断面図である。図６に続く工程断面図である。図７に続く工程断面図である。図８に続く工程断面図である。図９に続く工程断面図である。図１０に続く工程断面図である。第１の変形例による半導体記憶装置の製造方法を説明する工程断面図である。図１２に続く工程断面図である。図１３に続く工程断面図である。第２の変形例による半導体記憶装置の製造方法を説明する工程断面図である。図１５に続く工程断面図である。図１６に続く工程断面図である。図１７に続く工程断面図である。図１８に続く工程断面図である。本発明の第２の実施形態に係る半導体記憶装置の断面図である。同第２の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。図２１に続く工程断面図である。図２２に続く工程断面図である。図２３に続く工程断面図である。第３の変形例による半導体記憶装置の製造方法を説明する工程断面図である。図２５に続く工程断面図である。図２６に続く工程断面図である。図２７に続く工程断面図である。図２８に続く工程断面図である。図２９に続く工程断面図である。本発明の第３の実施形態に係る半導体記憶装置の製造方法を説明する工程断面図である。図３１に続く工程断面図である。図３２に続く工程断面図である。図３３に続く工程断面図である。図３４に続く工程断面図である。図３５に続く工程断面図である。図３６に続く工程断面図である。図３７に続く工程断面図である。

符号の説明

１０１半導体基板
１０２不純物拡散層
１０３ゲート絶縁膜
１０７，１２０層間絶縁膜
１１１コンタクトプラグ
１１４ａバリア層
１１４ｂ貴金属膜
１１６強誘電体膜
１１７上部電極膜

Claims

半導体基板と、
前記半導体基板表面部に形成された不純物拡散層と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜を貫通し、上面が前記層間絶縁膜の上面より高く、前記層間絶縁膜の上面より高い領域が凸状に形成され、前記不純物拡散層と接触するコンタクトプラグと、
前記コンタクトプラグ上及び前記層間絶縁膜の所定領域上に形成されたキャパシタ下部電極膜と、
前記キャパシタ下部電極膜上に形成された強誘電体膜と、
前記強誘電体膜上に形成されたキャパシタ上部電極膜と、
を備える半導体記憶装置。
前記コンタクトプラグは、
前記層間絶縁膜を貫通し、上面が前記層間絶縁膜の上面より高く形成され、前記不純物拡散層と接触する第１の金属膜と、
前記層間絶縁膜上の前記第１の金属膜の外周部に凸状に形成された第２の金属膜と、
を有することを特徴とする請求項１に記載の半導体記憶装置。
半導体基板と、
前記半導体基板の表面部に所定間隔を空けて形成された第１〜第３の不純物拡散層と、
前記半導体基板上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記第１の不純物拡散層に接触する第１のコンタクトプラグと、
前記第１の層間絶縁膜を貫通し、前記第２の不純物拡散層に接触する第２のコンタクトプラグと、
前記第１の層間絶縁膜を貫通し、前記第３の不純物拡散層に接触する第３のコンタクトプラグと、
前記第１のコンタクトプラグ上に形成され、上面に第１の凸部及び第２の凸部を有する第４のコンタクトプラグと、
前記第２のコンタクトプラグ上に形成され、前記第４のコンタクトプラグより幅の狭い第５のコンタクトプラグと、
前記第３のコンタクトプラグ上に形成され、上面に第３の凸部及び第４の凸部を有し、前記第５のコンタクトプラグより幅の広い第６のコンタクトプラグと、
前記第１の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第１のキャパシタと、
前記第２の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第２のキャパシタと、
前記第３の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第３のキャパシタと、
前記第４の凸部上に形成され、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第４のキャパシタと、
前記第１〜第４のキャパシタ及び前記第１〜第３のコンタクトプラグを覆うように形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第５のコンタクトプラグに接触する第７のコンタクトプラグと、
前記第２の層間絶縁膜を貫通し、前記第１のキャパシタの前記上部電極膜に接触する第８のコンタクトプラグと、
前記第２の層間絶縁膜を貫通し、前記第３のキャパシタの前記上部電極膜に接触する第９のコンタクトプラグと、
前記第２の層間絶縁膜上に形成され、前記第７〜第９のコンタクトプラグと接触する配線層と、
を備える半導体記憶装置。
半導体基板の表面部に不純物拡散層を形成し、
前記半導体基板上に層間絶縁膜を形成し、
前記層間絶縁膜を貫通し前記不純物拡散層の上面を露出する開口部を形成し、
前記開口部に金属膜を埋め込み、
前記層間絶縁膜を上面から所定の厚さ除去して前記金属膜の上部を露出し、
ＣＭＰ（化学的機械研磨）処理を行って前記金属膜の上端部を除去し、
前記金属膜上に、順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有するキャパシタを形成する半導体記憶装置の製造方法。
前記半導体基板の表面部に所定間隔を空けて第１〜第３の不純物拡散層を形成し、
前記半導体基板上に第１の層間絶縁膜を形成し、
前記第１の層間絶縁膜を貫通し、それぞれ前記第１〜第３の不純物拡散層の上面を露出する第１〜第３の開口部を形成し、
前記第１〜第３の開口部に第１の金属膜を埋め込んで第１〜第３のコンタクトプラグを形成し、
前記第１の層間絶縁膜及び前記第１〜第３のコンタクトプラグ上に第２の層間絶縁膜を形成し、
前記第２の層間絶縁膜を貫通し、前記第１のコンタクトプラグの上面を露出する第４の開口部、前記第２のコンタクトプラグの上面を露出し前記第４の開口部より幅の狭い第５の開口部、及び前記第３のコンタクトプラグの上面を露出し前記第５の開口部より幅の広い第６の開口部を形成し、
前記第４〜第６の開口部に第２の金属膜を埋め込んで第４〜第６のコンタクトプラグを形成し、
前記第４のコンタクトプラグ上の第１の所定領域及び第２の所定領域と、前記第６のコンタクトプラグ上の第３の所定領域及び第４の所定領域と、にレジスト膜を形成し、
前記レジスト膜をマスクとして、前記第２の層間絶縁膜及び前記第４〜第６のコンタクトプラグを所定の厚さ除去し、
前記レジスト膜を除去し、
ＣＭＰ（化学的機械研磨）処理を行って、前記第１及び第２の所定領域の前記第４のコンタクトプラグの上端部と、前記第３及び第４の所定領域の前記第６のコンタクトプラグの上端部とを除去し、
前記第４のコンタクトプラグ上の前記第１の所定領域及び前記第２の所定領域と、前記第６のコンタクトプラグ上の前記第３の所定領域及び前記第４の所定領域と、にそれぞれ順に積層された下部電極膜、強誘電体膜、及び上部電極膜を有する第１〜第４のキャパシタを形成し、
前記第１〜第４のキャパシタ、前記第２の層間絶縁膜、及び前記第４〜第６のコンタクトプラグを覆うように第３の層間絶縁膜を形成し、
前記第３の層間絶縁膜を貫通し、前記第５のコンタクトプラグの上面を露出する第７の開口部を形成し、
前記第７の開口部に第３の金属膜を埋め込んで第７のコンタクトプラグを形成し、
前記第３の層間絶縁膜を貫通し、それぞれ前記第１のキャパシタの前記上部電極膜の上面及び前記第３のキャパシタの前記上部電極膜の上面を露出する第８の開口部及び第９の開口部を形成し、
前記第８の開口部及び第９の開口部に第４の金属膜を埋め込んで第８のコンタクトプラグ及び第９のコンタクトプラグを形成し、
前記第３の層間絶縁膜及び前記第７〜第９のコンタクトプラグ上に第４の層間絶縁膜を形成し、
前記第４の層間絶縁膜を貫通し、前記前記第７〜第９のコンタクトプラグの上面を露出する第１０の開口部を形成し、
前記第１０の開口部に第５の金属膜を埋め込んで前記前記第７〜第９のコンタクトプラグに接触する配線層を形成する半導体記憶装置の製造方法。