KR20020030723A - 강유전체 메모리 및 그 제조방법 - Google Patents
강유전체 메모리 및 그 제조방법 Download PDFInfo
- Publication number
- KR20020030723A KR20020030723A KR1020010063844A KR20010063844A KR20020030723A KR 20020030723 A KR20020030723 A KR 20020030723A KR 1020010063844 A KR1020010063844 A KR 1020010063844A KR 20010063844 A KR20010063844 A KR 20010063844A KR 20020030723 A KR20020030723 A KR 20020030723A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- interlayer insulating
- plug
- capacitor
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 92
- 238000004519 manufacturing process Methods 0.000 title claims description 73
- 239000010410 layer Substances 0.000 claims abstract description 470
- 239000011229 interlayer Substances 0.000 claims abstract description 438
- 239000000758 substrate Substances 0.000 claims abstract description 145
- 239000004065 semiconductor Substances 0.000 claims abstract description 143
- 239000003990 capacitor Substances 0.000 claims description 632
- 230000004888 barrier function Effects 0.000 claims description 221
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 183
- 239000001257 hydrogen Substances 0.000 claims description 182
- 229910052739 hydrogen Inorganic materials 0.000 claims description 182
- 238000009792 diffusion process Methods 0.000 claims description 162
- 239000012535 impurity Substances 0.000 claims description 162
- 229910045601 alloy Inorganic materials 0.000 claims description 50
- 239000000956 alloy Substances 0.000 claims description 50
- 230000008569 process Effects 0.000 claims description 49
- 238000000059 patterning Methods 0.000 claims description 31
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 26
- 229910010282 TiON Inorganic materials 0.000 claims description 25
- 229910010037 TiAlN Inorganic materials 0.000 claims description 18
- 230000006866 deterioration Effects 0.000 abstract description 21
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000003989 dielectric material Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 1233
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 85
- 239000001301 oxygen Substances 0.000 description 85
- 229910052760 oxygen Inorganic materials 0.000 description 85
- 230000004048 modification Effects 0.000 description 77
- 238000012986 modification Methods 0.000 description 77
- 239000000463 material Substances 0.000 description 75
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 74
- 230000015572 biosynthetic process Effects 0.000 description 57
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 40
- 229910052721 tungsten Inorganic materials 0.000 description 40
- 239000010937 tungsten Substances 0.000 description 40
- 238000002955 isolation Methods 0.000 description 25
- 230000003647 oxidation Effects 0.000 description 23
- 238000007254 oxidation reaction Methods 0.000 description 23
- 238000005530 etching Methods 0.000 description 21
- 230000003197 catalytic effect Effects 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 18
- 229920005591 polysilicon Polymers 0.000 description 18
- 230000009467 reduction Effects 0.000 description 17
- 239000013078 crystal Substances 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 10
- 230000010354 integration Effects 0.000 description 9
- 229910052697 platinum Inorganic materials 0.000 description 9
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 229910052782 aluminium Inorganic materials 0.000 description 8
- 230000001681 protective effect Effects 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 239000012790 adhesive layer Substances 0.000 description 5
- 239000012789 electroconductive film Substances 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 239000005001 laminate film Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910020684 PbZr Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
용량절연막을 구성하는 강유전체막의 특성의 열화를 방지함으로써, 강유전체 메모리의 신뢰성을 향상시키는 것을 목적으로 한다.
메모리셀 트랜지스터와 불순물확산층(111)이 형성된 반도체기판(100) 위에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(113) 및 불순물확산층(111)과 접속하는 제 2 플러그(114)를 갖는 제 1 층간절연막(112)을 형성한다. 제 1 층간절연막(112) 위에, 제 1 플러그(113)와 접속하는 용량하부전극(115), 강유전체막으로 이루어지는 용량절연막(118) 및 용량절연막(118)의 바깥쪽까지 연장되고 또한 제 2 플러그(114)와 전기적으로 접속하는 용량상부전극(119)을 순차 형성한다. 용량상부전극(119) 위에 제 2 층간절연막(120)을 형성한 후, 각 층간절연막에, 불순물확산층(111)과 상층배선(122)을 접속하는 제 3 플러그(121)를 형성한다.
Description
본 발명은 용량절연막으로서 강유전체막이 이용되고 있는 용량소자를 구비한 강유전체 메모리 및 그 제조방법에 관한 것이다.
강유전체 메모리를 실현하기 위한 가장 중요한 과제는 용량소자의 특성을 열화시키지 않고 집적화를 실현하기 위한 구조 및 그 제조방법을 개발하는 것이다.
특히, 강유전체막은 산소원자를 갖는 층형상의 산화물막이기 때문에, 수소분위기 중에서는 용이하게 환원되고, 그것에 의해 분극율 또는 내압의 저하 등이라는 강유전체막의 특성의 열화가 야기된다. 한편, 반도체 메모리의 제조공정에서는 수소분위기 중 또는 환원성 분위기 중에서의 집적화 공정이 많이 이용되고 있다. 따라서, 용량소자의 용량절연막으로서 강유전체막을 사용하는 경우, 내환원성이 강한 프로세스를 구축하는 것이 중요하다.
그래서, 종래 강유전체 메모리의 제조공정 중에서의 용량소자의 특성열화를 막기 위해서, 용량소자를 형성한 후의 공정에서의 수소의 발생량의 저감 또는 환원성 분위기의 억제가 도모되거나, 또는 절연성 수소 배리어막에 의해 용량소자부를 피복하는 등의 연구가 이루어져 왔다.
이하, 제 1 종래예에 관한 강유전체 메모리에 관해서 도 36을 참조하여 설명한다.
도 36에 나타내는 바와 같이, 반도체기판(10)의 표면부에는 STI(shallow trench isolation) 구조를 갖는 소자분리영역(11)이 형성되어 있는 동시에, 반도체기판(10)에서의 소자분리영역(11)에 의해 둘러싸인 영역의 표면부에는 하층이 되는저농도 불순물확산층(12) 및 상층이 되는 고농도 불순물확산층(13)이 형성되어 있다. 저농도 불순물확산층(12) 및 고농도 불순물확산층(13)은 메모리셀을 구성하는 트랜지스터(이하, 메모리셀 트랜지스터라 한다)의 소스영역 또는 드레인영역이 된다.
또한, 메모리셀 트랜지스터가 형성되어 있는 반도체기판(10) 위에는 제 1 층간절연막(14)이 형성되어 있는 동시에, 제 1 층간절연막(14)에는 고농도 불순물확산층(13)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(15)가 형성되어 있다. 제 1 층간절연막(14) 위에는 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(15)의 윗면을 덮는 용량하부전극(16)이 형성되어 있다. 용량하부전극(16)끼리의 사이의 영역에는 절연막(17)이 그 윗면과 용량하부전극(16)의 윗면이 균일하게 되도록 형성되어 있다.
또한, 용량하부전극(16) 위에는 강유전체막으로 이루어지는 용량절연막(18)이 용량하부전극(16)의 윗면을 덮도록 형성되어 있는 동시에 용량절연막(18) 위에는 Pt(백금)로 이루어지는 용량상부전극(19)이 용량절연막(18)의 윗면을 덮도록 형성되어 있다. 이로 인해, 용량하부전극(16), 용량절연막(18) 및 용량상부전극(19)으로 이루어지는 용량소자가 형성된다.
또한, 용량소자를 포함하는 제 1 층간절연막(14) 위에는 제 2 층간절연막(20)이 형성되어 있는 동시에, 제 2 층간절연막(20)에는 용량상부전극(19)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(21)가 형성되어 있다.
또한, 제 2 층간절연막(20) 위에는 제 2 플러그(21)와 접속하고 또한 알루미늄 등으로 이루어지는 배선(22)이 형성되어 있는 동시에, 배선(22)을 포함하는 제 2 층간절연막(20) 위에는 제 3 층간절연막(23)이 형성되어 있다. 제 3 층간절연막(23)에는 배선(22)과 접속하는 제 3 플러그(24)가 형성되어 있다.
도시는 생략되어 있지만, 제 3 층간절연막(23) 위에는 추가로 상층의 층간절연막, 배선 또는 표면보호막 등이 형성되어 있고, 그것에 의해 강유전체 메모리가 완성된다.
제 1 종래예에 관한 강유전체 메모리의 구조에 의하면 집적화를 실현할 수 있다.
이하, 제 2 종래예에 관한 강유전체 메모리에 대해서 도 37을 참조하여 설명한다.
제 2 종래예에 관한 강유전체 메모리가 제 1 종래예와 다른 점은 도 37에 나타내는 바와 같이, 용량하부전극(16), 용량절연막(18) 및 용량상부전극(19)에 의해 구성되는 용량소자부를 절연성 수소 배리어막(25)이 피복하고 있는 것이다(일본 특개평 11-121704 참조). 또, 절연성 수소 배리어막(25)으로서는 SiN막, SiON막, TiO2막 또는 TaOx(단 x0)막 등이 이용된다.
제 2 종래예에 관한 강유전체 메모리의 구조에 의하면, 제조공정 중에 용량소자의 특성열화를 방지할 수 있다.
그러나, 제 1 종래예에서는 용량상부전극(19)과 배선(22)을 접속하는 제 2 플러그(21)를 형성하기 위한 콘택트 홀을 제 2 층간절연막(20)에 형성했을 때에, 용량상부전극(19)의 일부가 노출되는 결과, 에칭 가스 또는 레지스트에 포함되는 수소가 용량상부전극(19), 즉 Pt막에 흡수된다. 또한, 상기의 콘택트 홀에 제 2 플러그(21)를 매설하기 위해서, WF6(6불화 텅스텐) 가스를 수소가스 또는 실란가스(모두 WF6가스를 환원하여 W(텅스텐)를 생성한다) 등과 함께 이용했을 때에도, 수소(실란가스가 분해되어 생성된 수소도 포함한다)가 용량상부전극(19)을 구성하는 Pt막에 흡수된다. 더욱이, Pt막에 흡수된 수소는 나중의 공정에서 활성이 높은 수소(이하, 활성수소라고 한다)로서 Pt막으로부터 토출된다. 즉, Pt막은 촉매작용을 갖고 있다. 그 결과, Pt막의 촉매작용에 기인하여 생긴 활성수소에 의해서 용량절연막(18)을 구성하는 강유전체막에서의 제 2 플러그(21)의 근방부분이 환원되어 그 근방부분으로부터 산소를 잃게 되기 때문에, 강유전체막의 특성이 열화되고, 그로 인해 강유전체 메모리에 비트불량 등이 발생하는 일이 있었다.
그것에 대하여, 제 2 종래예에서는 도 37에 나타내는 바와 같이, 용량소자부를 절연성 수소 배리어막(25)이 피복하고 있는 한편, 제 2 플러그(21)를 형성하기 위한 콘택트 홀의 하부를 절연성 수소 배리어막(25)에 형성했을 때에 용량상부전극(19)의 일부가 노출되기 때문에, 결국 제 1 종래예와 동일한 문제가 생길 가능성이 높다.
또한, 제 1 또는 제 2 종래예에서, 용량상부전극(19)의 재료로서 강유전체막의 결정을 성장시킬 때(통상, 용량상부전극(19)의 형성 후에 행해진다)에 유리한 Pt막을 사용하지 않는 경우라도, 용량절연막(18)을 구성하는 강유전체막에서의 제 2 플러그(21)의 근방부분이 수소에 의해서 손상을 입는 사태를 완전히 방지하는 것은 어렵다.
상기를 감안하여, 본 발명은 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지함으로써 강유전체 메모리의 신뢰성을 향상시키는 것을 목적으로 한다.
도 1의 (a)는 본 발명의 제 1 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 1의 (b)는 도 1의 (a)에서의 Ⅰ-Ⅰ선의 단면도
도 2의 (a) 및 (b)는 본 발명의 제 1 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 3의 (a)∼(c)는 본 발명의 제 1 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 4의 (a)는 본 발명의 제 1 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 4의 (b)는 도 4의 (a)에서의 Ⅳ-Ⅳ선의 단면도
도 5는 본 발명의 제 1 실시예에 관한 강유전체 메모리의 단면도의 일례
도 6의 (a)∼(c)는 본 발명의 제 1 실시예의 제 1 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 7의 (a) 및 (b)는 본 발명의 제 1 실시예의 제 1 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 8의 (a) 및 (b)는 본 발명의 제 1 실시예의 제 1 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 9의 (a)∼(c)는 본 발명의 제 1 실시예의 제 2 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 10의 (a)∼(c)는 본 발명의 제 1 실시예의 제 2 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 11의 (a)∼(c)는 본 발명의 제 1 실시예의 제 2 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 12는 본 발명의 제 1 실시예의 제 2 변형예에 관한 강유전체 메모리의 단면도의 일례
도 13의 (a)는 본 발명의 제 2 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 13의 (b)는 도 13의 (a)에서의 XIII-XIII선의 단면도
도 14의 (a) 및 (b)는 본 발명의 제 2 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 15의 (a)∼(c)는 본 발명의 제 2 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 16의 (a)는 본 발명의 제 2 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 16의 (b)는 도 16의 (a)에서의 XVI-XVI선의 단면도
도 17의 (a)는 제 1 비교예로서의 본 발명의 제 1 실시예에 관한 강유전체 메모리에서의 제 2 플러그, 접속 패드, 용량절연막 및 용량상부전극의 적층부분의 단면도와 그 단면도와 대응하는 평면도
도 17의 (b)는 본 발명의 제 2 실시예에 관한 강유전체 메모리에서의 제 2 플러그, 접속 패드, 용량절연막 및 용량상부전극의 적층부분의 단면도와 그 단면도와 대응하는 평면도
도 18은 본 발명의 제 2 실시예에 관한 강유전체 메모리의 단면도의 일례
도 19는 본 발명의 제 2 실시예에 관한 강유전체 메모리의 단면도의 일례
도 20은 본 발명의 제 2 실시예에 관한 강유전체 메모리의 단면도의 일례
도 21의 (a)는 본 발명의 제 3 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 21의 (b)는 도 21의 (a)에서의 XXI-XXI선의 단면도
도 22의 (a) 및 (b)는 본 발명의 제 3 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 23의 (a)∼(c)는 본 발명의 제 3 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 24의 (a)는 본 발명의 제 3 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 24의 (b)는 도 24의 (a)에서의 XXIV-XXIV선의 단면도
도 25는 본 발명의 제 3 실시예에 관한 강유전체 메모리의 단면도의 일례
도 26의 (a)는 본 발명의 제 4 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 26의 (b)는 도 26의 (a)에서의 XXVI-XXVI선의 단면도
도 27의 (a) 및 (b)는 본 발명의 제 4 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 28의 (a)∼(c)는 본 발명의 제 4 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 29의 (a)는 본 발명의 제 4 실시예에 관한 강유전체 메모리의 제조방법의 일공정을 나타내는 단면도
도 29의 (b)는 도 29의 (a)에서의 XXIX-XXIX선의 단면도
도 30은 본 발명의 제 4 실시예에 관한 강유전체 메모리의 단면도의 일례
도 31은 본 발명의 제 4 실시예에 관한 강유전체 메모리의 단면도의 일례
도 32는 본 발명의 제 4 실시예에 관한 강유전체 메모리의 단면도의 일례
도 33의 (a)∼(c)는 본 발명의 제 4 실시예의 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 34의 (a) 및 (b)는 본 발명의 제 4 실시예의 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 35의 (a) 및 (b)는 본 발명의 제 4 실시예의 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도
도 36은 제 1 종래예에 관한 강유전체 메모리의 단면도
도 37은 제 2 종래예에 관한 강유전체 메모리의 단면도
*도면의 주요 부분에 대한 부호의 설명*
100, 200, 300, 400 : 반도체기판 101, 201, 301, 401 : 소자분리영역
102, 202, 402 : 제 1 게이트절연막 103, 203, 403 : 제 1 게이트전극
104, 204, 404 : 제 1 사이드 월
105, 205, 405 : 제 1 저농도 불순물확산층
106, 206, 406 : 제 1 고농도 불순물확산층
107, 207, 407 : 제 2 게이트절연막
108, 208, 408 : 제 2 게이트전극
109, 209, 409 : 제 2 사이드 월
110, 210, 410 : 제 2 저농도 불순물확산층
111, 211, 411 : 제 2 고농도 불순물확산층
112, 212, 307, 412 : 제 1 층간절연막
112a, 212a, 412a : 하층막
112b, 212b, 412b : 상층막
113, 213, 308, 413 : 제 1 플러그
114, 214, 315, 414 : 제 2 플러그
115, 215, 309, 415 : 용량하부전극
116, 216, 416 : 접속 패드
117, 217, 310, 417 : 절연막
118, 218, 311, 418 : 용량절연막
119, 219, 312, 419 : 용량상부전극
119a, 313a, 420a : 돌출부
119b, 420b : 제 3 사이드 월
120, 220, 314, 421 : 제 2 층간절연막
121, 221, 318, 422 : 제 3 플러그
122, 222, 316, 423 : 배선
123, 223, 317, 424 : 제 3 층간절연막
124, 224, 319, 425 : 제 4 플러그
125, 225, 426 : 제 5 플러그
130, 230, 430 : 도전층
218a : 개구부
219c : 접속부
302 : 게이트절연막 303 : 게이트전극
304 : 사이드 월 305 : 저농도 불순물확산층
306 : 고농도 불순물확산층 313, 420 : 도전성 수소 배리어막
R1, R2 : 영역
D1 : 마스크맞춤 마진
상기의 목적을 달성하기 위해서, 본 발명에 관한 제 1 강유전체 메모리는 반도체기판 위에서의 하나의 영역에 형성된 트랜지스터와, 반도체기판 위에서의 다른 영역에 형성된 도전층과, 트랜지스터 및 도전층을 포함하는 반도체기판 위에 형성된 제 1 층간절연막과, 제 1 층간절연막 위에 형성된 용량하부전극과, 용량하부전극 위에 형성된 강유전체막으로 이루어지는 용량절연막과, 용량절연막 위에 용량절연막의 바깥쪽까지 연장되도록 형성된 용량상부전극과, 용량상부전극을 포함하는 제 1 층간절연막 위에 형성된 제 2 층간절연막과, 제 2 층간절연막 위에 형성된 배선과, 제 1 층간절연막에 형성되어 트랜지스터와 용량하부전극을 접속하는 제 1 플러그와, 제 1 층간절연막에 형성되어 도전층과 상기 용량상부전극을 전기적으로 접속하는 제 2 플러그와, 제 1 층간절연막 및 제 2 층간절연막에 형성되어 도전층과 배선을 접속하는 제 3 플러그를 구비하고 있다.
제 1 강유전체 메모리에 의하면, 반도체기판 위에 형성된 트랜지스터가 그 트랜지스터 위의 제 1 층간절연막에 형성된 제 1 플러그를 개재시켜 제 1 층간절연막 위의 용량하부전극과 접속되어 있다. 또한, 용량절연막 위에 용량절연막의 바깥쪽까지 연장되도록 형성된 용량상부전극이 제 1 층간절연막에 형성된 제 2 플러그를 개재시켜 반도체기판 위에 형성된 도전층과 전기적으로 접속되어 있다. 더욱이, 용량상부전극 위에 제 2 층간절연막을 개재시켜 형성된 배선이 제 1 층간절연막 및 제 2 층간절연막에 형성된 제 3 플러그를 개재시켜 도전층과 접속되어 있다. 이로 인해 용량상부전극의 형성 전에, 구체적으로는 트랜지스터와 용량하부전극을 접속하는 제 1 플러그의 형성과 동시에, 용량상부전극과 도전층을 전기적으로 접속하는 제 2 플러그를 제 1 층간절연막에 형성할 수 있다. 이로 인해, 제 2 플러그, 도전층 및 제 3 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그 및 도전층을 이용하여 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
본 발명에 관한 제 2 강유전체 메모리는 반도체기판 위에서의 하나의 영역에 형성된 트랜지스터와, 반도체기판 위에서의 다른 영역에 형성된 도전층과, 트랜지스터 및 도전층을 포함하는 반도체기판 위에 형성된 제 1 층간절연막과, 제 1 층간절연막 위에 형성된 용량하부전극과, 용량하부전극 위에 용량하부전극의 바깥쪽까지 연장되도록 형성된 강유전체막으로 이루어지는 용량절연막과, 용량절연막에서의 용량하부전극의 바깥쪽에 형성되어 있는 부분에 설치된 개구부와, 개구부를 포함하는 용량절연막 위에 형성된 용량상부전극과, 용량상부전극을 포함하는 제 1 층간절연막 위에 형성된 제 2 층간절연막과, 제 2 층간절연막 위에 형성된 배선과, 제 1 층간절연막에 형성되어 트랜지스터와 용량하부전극을 접속하는 제 1 플러그와, 제 1 층간절연막에 형성되어 도전층과 용량상부전극을 개구부를 개재시켜 전기적으로 접속하는 제 2 플러그와, 제 1 층간절연막 및 제 2 층간절연막에 형성되어 도전층과 배선을 접속하는 제 3 플러그를 구비하고 있다.
제 2 강유전체 메모리에 의하면, 반도체기판 위에 형성된 트랜지스터가 그 트랜지스터 위의 제 1 층간절연막에 형성된 제 1 플러그를 개재시켜 제 1 층간절연막 위의 용량하부전극과 접속되어 있다. 또한, 용량하부전극의 바깥쪽까지 연장되고 또한 그 바깥쪽에 개구부를 갖는 용량절연막 위에 형성된 용량상부전극이 제 1 층간절연막에 형성된 제 2 플러그를 개재시켜 반도체기판 위에 형성된 도전층과 전기적으로 접속되어 있다. 더욱이, 용량상부전극 위에 제 2 층간절연막을 개재시켜 형성된 배선이 제 1 층간절연막 및 제 2 층간절연막에 형성된 제 3 플러그를 개재시켜 도전층과 접속되어 있다. 이로 인해 용량상부전극의 형성 전에 구체적으로는 트랜지스터와 용량하부전극을 접속하는 제 1 플러그의 형성과 동시에, 용량상부전극과 도전층을 전기적으로 접속하는 제 2 플러그를 제 1 층간절연막에 형성할 수 있다. 이로 인해, 제 2 플러그, 도전층 및 제 3 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어있는 제 2 플러그 및 도전층을 이용하여 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 2 강유전체 메모리에 의하면, 용량절연막에 설치한 개구부를 개재시켜 용량상부전극과 제 2 플러그를 접속하기 때문에, 용량상부전극의 단차는 개구부의 둘레부를 따라 형성된다. 구체적으로는, 개구부의 형상을 예를 들면 방형으로 하면 용량상부전극의 단차는 개구부의 둘레부인 4변을 따라 4방향에 형성된다. 이로 인해, 용량상부전극 형성재료의 단차부에서의 피복율에 방향의존성이 있어도, 용량상부전극의 단차가 용량절연막의 1단변을 따라 1방향에 형성되어 있는 경우(예를 들면 제 1 강유전체 메모리)에 비해, 용량상부전극과 제 2 플러그 사이의 전류 패스가 확실히 확보된다. 또한, 용량절연막이 되는 절연성막에 개구부를 설치한 후, 그 절연성막과 용량상부전극이 되는 도전성막을 동시에 패턴화함으로써, 용량절연막 형성용의 마스크 패턴과 용량상부전극 형성용의 마스크 패턴 사이에서 마스크맞춤 마진을 고려할 필요가 없어진다. 그 결과, 강유전체 메모리의 셀 크기를 작게 할 수 있고, 그로 인해 메모리셀 어레이 전체의 점유면적을 축소할 수 있다.
본 발명에 관한 제 3 강유전체 메모리는 반도체기판 위에 형성된 트랜지스터와, 트랜지스터를 포함하는 반도체기판 위에 형성된 제 1 층간절연막과, 제 1 층간절연막 위에 형성된 용량하부전극과, 용량하부전극 위에 형성된 강유전체막으로 이루어지는 용량절연막과, 용량절연막 위에 형성된 용량상부전극과, 용량상부전극 위에 형성된 도전성 수소 배리어막과, 도전성 수소 배리어막을 포함하는 제 1 층간절연막 위에 형성된 제 2 층간절연막과, 제 2 층간절연막 위에 형성된 배선과, 제 1 층간절연막에 형성되어 트랜지스터와 용량하부전극을 접속하는 제 1 플러그와, 제 2 층간절연막에 형성되어 도전성 수소 배리어막과 배선을 접속하는 제 2 플러그를 구비하고 있다.
제 3 강유전체 메모리에 의하면, 반도체기판 위에 형성된 트랜지스터가 그 트랜지스터 위의 제 1 층간절연막에 형성된 제 1 플러그를 개재시켜 제 1 층간절연막 위의 용량하부전극과 접속되어 있다. 또한, 용량하부전극 위에 용량절연막을 개재시켜 형성된 용량상부전극이 도전성 수소 배리어막에 의해서 덮여져 있다. 더욱이, 도전성 수소 배리어막 위에 제 2 층간절연막을 개재시켜 형성된 배선이 제 2 층간절연막에 형성된 제 2 플러그를 개재시켜 도전성 수소 배리어막과 접속되어 있다. 이로 인해, 도전성 수소 배리어막 및 제 2 플러그(도전성 수소 배리어막과 배선을 접속한다)를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 3 강유전체 메모리에 의하면, 도전성 수소 배리어막에 의해서 용량소자가 덮여져 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
본 발명에 관한 제 4 강유전체 메모리는 반도체기판 위에서의 하나의 영역에 형성된 트랜지스터와, 반도체기판 위에서의 다른 영역에 형성된 도전층과, 트랜지스터 및 도전층을 포함하는 반도체기판 위에 형성된 제 1 층간절연막과, 제 1 층간절연막 위에 형성된 용량하부전극과, 용량하부전극 위에 형성된 강유전체막으로 이루어지는 용량절연막과, 용량절연막 위에 형성된 용량상부전극과, 용량상부전극 위에 용량상부전극의 바깥쪽까지 연장되도록 형성된 도전성 수소 배리어막과, 도전성 수소 배리어막을 포함하는 제 1 층간절연막 위에 형성된 제 2 층간절연막과, 제 2 층간절연막 위에 형성된 배선과, 제 1 층간절연막에 형성되어 트랜지스터와 용량하부전극을 접속하는 제 1 플러그와, 제 1 층간절연막에 형성되어 도전층과 도전성 수소 배리어막을 전기적으로 접속하는 제 2 플러그와, 제 1 층간절연막 및 제 2 층간절연막에 형성되어 도전층과 배선을 접속하는 제 3 플러그를 구비하고 있다.
제 4 강유전체 메모리에 의하면, 반도체기판 위에 형성된 트랜지스터가 트랜지스터 위의 제 1 층간절연막에 형성된 제 1 플러그를 개재시켜 제 1 층간절연막 위의 용량하부전극과 접속되어 있다. 또한, 용량하부전극 위에 용량절연막을 개재시켜 형성된 용량상부전극이 도전성 수소 배리어막에 의해서 덮여져 있는 동시에, 그 도전성 수소 배리어막이 제 1 층간절연막에 형성된 제 2 플러그를 개재시켜 반도체기판 위에 형성된 도전층과 전기적으로 접속되어 있다. 더욱이, 도전성 수소 배리어막 위에 제 2 층간절연막을 개재시켜 형성된 배선이 제 1 층간절연막 및 제 2 층간절연막에 형성된 제 3 플러그를 개재시켜 도전층과 접속되어 있다. 이로 인해, 용량상부전극의 형성 전에, 구체적으로는 트랜지스터와 용량하부전극을 접속하는 제 1 플러그의 형성과 동시에, 도전성 수소 배리어막과 도전층을 접속하는 제 2 플러그를 제 1 층간절연막에 형성할 수 있다. 이로 인해, 도전성 수소 배리어막, 제 2 플러그, 도전층 및 제 3 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그 및 도전층을 이용하여 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 강유전체 메모리에 의하면, 도전성 수소 배리어막에 의해서 용량소자가 덮여져 있기 때문에 용량소자의 내환원성을 향상시킬 수 있다.
제 1, 제 2 또는 제 4 강유전체 메모리에 있어서, 도전층은 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것이 바람직하다.
이와 같이 하면, 도전층으로서 반도체기판 위에 형성된 폴리실리콘층 등을 이용하는 경우에 비해 도전층을 저저항화할 수 있다.
제 1, 제 2 또는 제 4 강유전체 메모리에 있어서, 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고, 도전층은 하층막과 상층막 사이에 형성되어 있는 것이 바람직하다.
이와 같이 하면, 도전층으로서 반도체기판의 표면부에 형성된 불순물확산층을 이용하는 경우에 비해 기판전위를 간단히 설정할 수 있는 동시에 강유전체 메모리의 셀 크기를 작게 할 수 있다. 또한, 도전층과 접속하는 제 2 또는 제 3 플러그가 매설되는 홀의 애스팩트비가 작아지기 때문에, 각 플러그의 형성불량이나 고저항화를 방지할 수 있다.
제 1, 제 2, 제 3 또는 제 4 강유전체 메모리에 있어서, 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것이 바람직하다.
이와 같이 하면, 용량절연막을 구성하는 강유전체막의 결정을 정합성이 좋은 Pt 결정면으로부터 충분히 성장시킬 수 있다.
제 3 또는 제 4 강유전체 메모리에 있어서, 도전성 수소 배리어막은 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막으로 이루어지는 것이 바람직하다.
이와 같이 하면, 용량소자의 내환원성을 확실히 향상시킬 수 있는 동시에, 도전성 수소 배리어막을 개재시켜 용량상부전극과 플러그 등을 전기적으로 확실히 접속할 수 있다.
본 발명에 관한 제 1 강유전체 메모리의 제조방법은 반도체기판 위에서의 하나의 영역에 트랜지스터를 형성하는 공정과, 반도체기판 위에서의 다른 영역에 도전층을 형성하는 공정과, 트랜지스터 및 도전층을 포함하는 반도체기판 위에 제 1 층간절연막을 형성하는 공정과, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그와, 도전층과 접속하는 제 2 플러그를 형성하는 공정과, 제 1 층간절연막 위에 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과, 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과, 용량절연막 위에 용량절연막의 바깥쪽까지 연장되고 또한 제 2 플러그와 전기적으로 접속하도록 용량상부전극을 형성하는 공정과, 용량상부전극을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과, 제 1 층간절연막 및 제 2 층간절연막에 도전층과 접속하는 제 3 플러그를 형성하는 공정과, 제 2 층간절연막 위에 제 3 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있다.
제 1 강유전체 메모리의 제조방법에 의하면, 트랜지스터 및 도전층이 형성된 반도체기판 위에 제 1 층간절연막을 형성한 후, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그와, 도전층과 접속하는 제 2 플러그를 형성한다. 그 후, 제 1 층간절연막 위에 제 1 플러그와 접속하는 용량하부전극을 형성한 후, 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막 및 용량절연막의 바깥쪽까지 연장되고 또한 제 2 플러그와 전기적으로 접속하는 용량상부전극을 순차 형성한다. 그 후, 용량상부전극을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성한 후, 제 1 층간절연막 및 제 2 층간절연막에 도전층과 제 2 층간절연막 위의 배선을 접속하는 제 3 플러그를 형성한다. 이로 인해, 용량상부전극의 형성 전에, 구체적으로는 트랜지스터와 용량하부전극을 접속하는 제 1 플러그의 형성과 동시에, 용량상부전극과 도전층을 전기적으로 접속하는 제 2 플러그를 제 1 층간절연막에 형성할 수 있다. 이로 인해, 제 2 플러그, 도전층 및 제 3 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그 및 도전층을 이용하여 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
제 1 강유전체 메모리의 제조방법에 있어서, 용량하부전극을 형성하는 공정은 제 1 층간절연막 위에 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고, 용량상부전극을 형성하는 공정은 용량상부전극을 접속 패드와 접속하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량하부전극의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극의 형성과 동시에 접속 패드를 형성할 수 있다. 이로 인해, 공정의 증가를 초래하지 않고 제 2 플러그의 산화를 방지할 수 있고, 또한 용량상부전극과 제 2 플러그를 접속 패드를 개재시켜 접속할 수 있다.
용량하부전극을 형성하는 공정이 접속 패드를 형성하는 공정을 포함하는 경우, 용량절연막을 형성하는 공정은 용량절연막을 그 단부가 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량절연막이 되는 절연성막에 대하여 큰 에칭 선택비를 갖는 도전성막을 접속 패드의 재료로서 이용하는 동시에, 그 접속 패드를 에칭 스토퍼로서 상기의 절연성막을 패턴화함으로써, 오버에칭에 기인하는 단차형성을 방지하면서 용량절연막을 형성할 수 있다.
제 1 강유전체 메모리의 제조방법에 있어서, 용량상부전극을 형성하는 공정은 용량절연막이 되는 절연성막을 패턴화하기 위해서 이용된 마스크 패턴을 이용하여 용량상부전극이 되는 도전성막을 패턴화한 후, 용량상부전극의 측면에 제 2 플러그와 전기적으로 접속하도록 도전성의 측벽을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 제조공정에서 이용되는 마스크 패턴의 수를 저감할 수 있는 동시에, 용량상부전극과 제 2 플러그를 측벽을 개재시켜 전기적으로 접속할 수 있다.
용량상부전극을 형성하는 공정이 측벽을 형성하는 공정을 포함하는 경우, 용량하부전극을 형성하는 공정은 제 1 층간절연막 위에 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고, 용량상부전극을 형성하는 공정은 측벽을 접속 패드와 접속하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량하부전극의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극의 형성과 동시에 접속 패드를 형성할 수 있다. 이로 인해, 공정의 증가를 초래하지 않고 제 2 플러그의 산화를 방지할 수 있고, 또한 측벽과 제 2 플러그를 접속 패드를 개재시켜 접속할 수 있다.
용량상부전극을 형성하는 공정이 측벽을 형성하는 공정을 포함하고 또한 용량하부전극을 형성하는 공정이 접속 패드를 형성하는 공정을 포함하는 경우, 용량절연막을 형성하는 공정은 용량절연막을 그 단부가 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량절연막이 되는 절연성막에 대하여 큰 에칭 선택비를 갖는 도전성막을 접속 패드의 재료로서 이용하는 동시에, 그 접속 패드를 에칭 스토퍼로서 상기의 절연성막을 패턴화함으로써, 오버에칭에 기인하는 단차형성을 방지하면서 용량절연막을 형성할 수 있다.
본 발명에 관한 제 2 강유전체 메모리의 제조방법은 반도체기판 위에서의 하나의 영역에 트랜지스터를 형성하는 공정과, 반도체기판 위에서의 다른 영역에 도전층을 형성하는 공정과, 트랜지스터 및 도전층을 포함하는 반도체기판 위에 제 1 층간절연막을 형성하는 공정과, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그와, 도전층과 접속하는 제 2 플러그를 형성하는 공정과, 제 1 층간절연막 위에 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과, 용량하부전극 위에 적어도 제 2 플러그의 위쪽까지 연장되고 또한 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과, 용량절연막에서의 제 2 플러그의 위쪽에 형성되어 있는 부분에 개구부를 형성하는 공정과, 개구부를 포함하는 용량절연막 위에 개구부를 개재시켜 제 2 플러그와 전기적으로 접속하도록 용량상부전극을 형성하는 공정과, 용량상부전극을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과, 제 1 층간절연막 및 제 2 층간절연막에 도전층과 접속하는 제 3 플러그를 형성하는 공정과, 제 2 층간절연막 위에 제 3 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있다.
제 2 강유전체 메모리의 제조방법에 의하면, 트랜지스터 및 도전층이 형성된 반도체기판 위에 제 1 층간절연막을 형성한 후, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그와, 도전층과 접속하는 제 2 플러그를 형성한다. 그 후, 제 1 층간절연막 위에 제 1 플러그와 접속하는 용량하부전극을 형성한 후, 용량하부전극 위에 제 2 플러그의 위쪽까지 연장되고 또한 강유전체막으로 이루어지는 용량절연막을 형성한다. 그 후, 용량절연막에서의 제 2 플러그의 위쪽에 형성되어 있는 부분에 개구부를 형성한 후, 그 개구부를 개재시켜 제 2 플러그와 전기적으로 접속하도록 용량상부전극을 형성한다. 그 후, 용량상부전극을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성한 후, 제 1 층간절연막 및 제 2 층간절연막에 도전층과 제 2 층간절연막 위의 배선을 접속하는 제 3 플러그를 형성한다. 이로 인해, 용량상부전극의 형성 전에, 구체적으로는 트랜지스터와 용량하부전극을 접속하는 제 1 플러그의 형성과 동시에, 용량상부전극과 도전층을 전기적으로 접속하는 제 2 플러그를 제 1 층간절연막에 형성할 수 있다. 이로 인해, 제 2 플러그, 도전층 및 제3 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그 및 도전층을 이용하여 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 2 강유전체 메모리의 제조방법에 의하면, 용량절연막에 설치한 개구부를 개재시켜 용량상부전극과 제 2 플러그를 접속하기 때문에, 용량상부전극의 단차는 개구부의 둘레부를 따라 형성된다. 구체적으로는, 개구부의 형상을 예를 들면 방형으로 하면, 용량상부전극의 단차는 개구부의 둘레부인 4변을 따라 4방향에 형성된다. 이 때문에, 용량상부전극 형성재료의 단차부에서의 피복율에 방향의존성이 있더라도, 용량상부전극의 단차가 용량절연막의 1단변을 따라 1방향에 형성되는 경우(예를 들면 제 1 강유전체 메모리의 제조방법)에 비해 용량상부전극과 제 2 플러그 사이의 전류 패스가 확실히 확보된다.
제 2 강유전체 메모리의 제조방법에 있어서, 용량하부전극을 형성하는 공정은 제 1 층간절연막 위에 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고, 용량상부전극을 형성하는 공정은 용량상부전극을 접속 패드와 접속하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량하부전극의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극의 형성과 동시에 접속 패드를 형성할 수 있다. 이 때문에, 공정의 증가를 초래하지 않고 제 2 플러그의 산화를 방지할 수 있고, 또한 용량상부전극과 제 2 플러그를 접속 패드를 개재시켜 접속할 수 있다.
제 2 강유전체 메모리의 제조방법에 있어서, 개구부를 형성하는 공정은 용량절연막이 되는 절연성막을 패턴화하기 전에 행해지고, 용량상부전극을 형성하는 공정은 용량절연막이 되는 절연성막과, 용량상부전극이 되는 도전성막을 동시에 패턴화하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량절연막 형성용의 마스크 패턴과 용량상부전극 형성용의 마스크 패턴 사이에서 마스크맞춤 마진을 고려할 필요가 없어지는 결과, 강유전체 메모리의 셀 크기를 작게 할 수 있고, 그것에 의해 메모리셀 어레이 전체의 점유면적을 축소할 수 있다.
본 발명에 관한 제 3 강유전체 메모리의 제조방법은 반도체기판 위에 트랜지스터를 형성하는 공정과, 트랜지스터를 포함하는 반도체기판 위에 제 1 층간절연막을 형성하는 공정과, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그를 형성하는 공정과, 제 1 층간절연막 위에 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과, 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과, 용량절연막 위에 용량상부전극을 형성하는 공정과, 용량상부전극 위에 도전성 수소 배리어막을 형성하는 공정과, 도전성 수소 배리어막을 포함하는제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과, 제 2 층간절연막에 도전성 수소 배리어막과 접속하는 제 2 플러그를 형성하는 공정과, 제 2 층간절연막 위에 제 2 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있다.
제 3 강유전체 메모리의 제조방법에 의하면, 트랜지스터가 형성된 반도체기판 위에 제 1 층간절연막을 형성한 후, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그를 형성하고, 그 후, 제 1 층간절연막 위에 제 1 플러그와 접속하는 용량하부전극을 형성한다. 그 후, 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막 및 용량상부전극을 순차 형성한 후, 용량상부전극 위에 도전성 수소 배리어막을 형성한다. 그 후, 도전성 수소 배리어막을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성한 후, 제 2 층간절연막에 도전성 수소 배리어막과 제 2 층간절연막 위의 배선을 접속하는 제 2 플러그를 형성한다. 이 때문에, 도전성 수소 배리어막 및 제 2 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 3 강유전체 메모리의 제조방법에 의하면, 도전성 수소 배리어막에 의해서 용량소자를 항상 덮고 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
본 발명에 관한 제 4 강유전체 메모리의 제조방법은 반도체기판 위에서의 하나의 영역에 트랜지스터를 형성하는 공정과, 반도체기판 위에서의 다른 영역에 도전층을 형성하는 공정과, 트랜지스터 및 도전층을 포함하는 반도체기판 위에 제 1 층간절연막을 형성하는 공정과, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그와, 도전층과 접속하는 제 2 플러그를 형성하는 공정과, 제 1 층간절연막 위에 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과, 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과, 용량절연막 위에 용량상부전극을 형성하는 공정과, 용량상부전극 위에 용량상부전극의 바깥쪽까지 연장되고 또한 제 2 플러그와 전기적으로 접속하도록 도전성 수소 배리어막을 형성하는 공정과, 도전성 수소 배리어막을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과, 제 1 층간절연막 및 제 2 층간절연막에 도전층과 접속하는 제 3 플러그를 형성하는 공정과, 제 2 층간절연막 위에 제 3 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있다.
제 4 강유전체 메모리의 제조방법에 의하면, 트랜지스터 및 도전층이 형성된 반도체기판 위에 제 1 층간절연막을 형성한 후, 제 1 층간절연막에 트랜지스터와 접속하는 제 1 플러그와, 도전층과 접속하는 제 2 플러그를 형성한다. 그 후, 제 1 층간절연막 위에 제 1 플러그와 접속하는 용량하부전극을 형성한 후, 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막 및 용량상부전극을 순차 형성하고, 그 후, 용량상부전극 위에 용량상부전극의 바깥쪽까지 연장되고 또한 제 2 플러그와전기적으로 접속하는 도전성 수소 배리어막을 형성한다. 그 후, 도전성 수소 배리어막을 포함하는 제 1 층간절연막 위에 제 2 층간절연막을 형성한 후, 제 1 층간절연막 및 제 2 층간절연막에 도전층과 제 2 층간절연막 위의 배선을 접속하는 제 3 플러그를 형성한다. 이 때문에, 용량상부전극의 형성 전에, 구체적으로는 트랜지스터와 용량하부전극을 접속하는 제 1 플러그의 형성과 동시에, 도전성 수소 배리어막과 도전층을 접속하는 제 2 플러그를 제 1 층간절연막에 형성할 수 있다. 이로 인해, 도전성 수소 배리어막, 제 2 플러그, 도전층 및 제 3 플러그를 개재시켜 용량상부전극과 배선을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그 및 도전층을 이용하여 용량상부전극과 배선을 전기적으로 접속할 수 있다. 따라서, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 강유전체 메모리의 제조방법에 의하면, 도전성 수소 배리어막에 의해서 용량소자를 항상 덮고 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
제 4 강유전체 메모리의 제조방법에 있어서, 용량하부전극을 형성하는 공정은 제 1 층간절연막 위에 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을포함하고, 도전성 수소 배리어막을 형성하는 공정은 도전성 수소 배리어막을 접속 패드와 접속하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량하부전극의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극의 형성과 동시에 접속 패드를 형성할 수 있다. 이 때문에, 공정의 증가를 초래하지 않고 제 2 플러그의 산화를 방지할 수 있고, 또한 도전성 수소 배리어막과 제 2 플러그를 접속 패드를 개재시켜 접속할 수 있다.
용량하부전극을 형성하는 공정이 접속 패드를 형성하는 공정을 포함하는 경우, 용량절연막을 형성하는 공정은 용량절연막을 그 단부가 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량절연막이 되는 절연성막에 대하여 큰 에칭 선택비를 갖는 도전성막을 접속 패드의 재료로서 이용하는 동시에, 그 접속 패드를 에칭 스토퍼로서 상기의 절연성막을 패턴화함으로써, 오버에칭에 기인하는 단차형성을 방지하면서 용량절연막을 형성할 수 있다.
제 4 강유전체 메모리의 제조방법에 있어서, 도전성 수소 배리어막을 형성하는 공정은 용량절연막이 되는 절연성막 및 용량상부전극이 되는 제 1 도전성막을 패턴화하기 위해서 이용된 마스크 패턴을 이용하여, 도전성 수소 배리어막이 되는 제 2 도전성막을 패턴화한 후, 도전성 수소 배리어막의 측면에 제 2 플러그와 전기적으로 접속하도록 도전성의 측벽을 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 제조공정에서 이용되는 마스크 패턴의 수를 저감할 수 있는동시에, 도전성 수소 배리어막과 제 2 플러그를 측벽을 개재시켜 전기적으로 접속할 수 있다.
도전성 수소 배리어막을 형성하는 공정이 측벽을 형성하는 공정을 포함하는 경우, 측벽은 수소 배리어성을 갖는 것이 바람직하다.
이와 같이 하면, 수소 배리어막에 의해서 용량소자 전체를 확실히 덮을 수 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
또한, 도전성 수소 배리어막을 형성하는 공정이 측벽을 형성하는 공정을 포함하는 경우, 용량하부전극을 형성하는 공정은 제 1 층간절연막 위에 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고, 도전성 수소 배리어막을 형성하는 공정은 측벽을 접속 패드와 접속하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량하부전극의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극의 형성과 동시에 접속 패드를 형성할 수 있다. 이 때문에, 공정의 증가를 초래하지 않고 제 2 플러그의 산화를 방지할 수 있고, 또한 측벽과 제 2 플러그를 접속 패드를 개재시켜 접속할 수 있다.
도전성 수소 배리어막을 형성하는 공정이 측벽을 형성하는 공정을 포함하고, 또한 용량하부전극을 형성하는 공정이 접속 패드를 형성하는 공정을 포함하는 경우, 용량절연막을 형성하는 공정은 용량절연막을 그 단부가 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것이 바람직하다.
이와 같이 하면, 용량절연막이 되는 절연성막에 대하여 큰 에칭 선택비를 갖는 도전성막을 접속 패드의 재료로서 이용하는 동시에, 그 접속 패드를 에칭 스토퍼로서 상기의 절연성막을 패턴화함으로써, 오버에칭에 기인하는 단차형성을 방지하면서 용량절연막을 형성할 수 있다.
제 1, 제 2 또는 제 4 강유전체 메모리의 제조방법에 있어서, 도전층은 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것이 바람직하다.
이와 같이 하면, 도전층으로서 반도체기판 위에 형성된 폴리실리콘층 등을 이용하는 경우에 비해, 도전층을 저저항화할 수 있다.
제 1, 제 2 또는 제 4 강유전체 메모리의 제조방법에 있어서, 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고, 도전층은 하층막과 상층막 사이에 형성되어 있는 것이 바람직하다.
이와 같이 하면, 도전층으로서 반도체기판의 표면부에 형성된 불순물확산층을 이용하는 경우에 비해, 기판전위를 간단히 설정할 수 있는 동시에 강유전체 메모리의 셀 크기를 작게 할 수 있다. 또한, 도전층과 접속하는 제 2 또는 제 3 플러그가 매설되는 홀의 애스팩트비가 작아지기 때문에, 각 플러그의 형성불량이나 고저항화를 방지할 수 있다.
제 1, 제 2, 제 3 또는 제 4 강유전체 메모리의 제조방법에 있어서, 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것이 바람직하다.
이와 같이 하면, 용량절연막을 구성하는 강유전체막의 결정을 정합성이 좋은 Pt 결정면으로부터 충분히 성장시킬 수 있다.
제 3 또는 제 4 강유전체 메모리의 제조방법에 있어서, 도전성 수소 배리어막은 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막으로 이루어지는 것이 바람직하다.
이와 같이 하면, 용량소자의 내환원성을 확실히 향상시킬 수 있는 동시에, 도전성 수소 배리어막을 개재시켜 용량상부전극과 플러그 등을 전기적으로 확실히 접속할 수 있다.
(실시예)
(제 1 실시예)
이하, 본 발명의 제 1 실시예에 관한 강유전체 메모리 및 그 제조방법에 대해서 도면을 참조하여 설명한다.
도 1의 (a), (b), 도 2의 (a), (b), 도 3의 (a)∼(c) 및 도 4의 (a), (b)는 제 1 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다. 또, 도 1의 (b)는 도 1의 (a)에서의 I-I선의 단면도이고, 도 4의 (b)는 도 4의 (a)에서의 IV-IV선의 단면도이다.
우선, 도 1의 (a) 및 (b)에 나타내는 바와 같이, 반도체기판(100)의 표면에 STI 구조를 갖는 소자분리영역(101)을 형성한다. 그 후, 반도체기판(100)에서의 소자분리영역(101)에 의해 둘러싸인 영역 중, 메모리셀이 형성되는 각 영역(이하, 메모리셀영역이라 한다) 위에 제 1 게이트절연막(102)을 개재시켜 메모리셀 트랜지스터를 구성하는 제 1 게이트전극(103)을 형성한다. 그 후, 제 1 게이트전극(103)의 측면에 절연성의 제 1 측벽(104)을 형성하는 동시에, 반도체기판(100)에서의 각 메모리셀영역의 표면부에 하층이 되는 제 1 저농도 불순물확산층(105) 및 상층이 되는 제 1 고농도 불순물확산층(106)을 형성한다. 제 1 저농도 불순물확산층(105) 및 제 1 고농도 불순물확산층(106)은 메모리셀 트랜지스터의 소스영역 또는 드레인영역이 된다.
또한, 도 1 (a)에 나타내는 바와 같이, 반도체기판(100)에서의 소자분리영역(101)에 의해 둘러싸인 영역 중, 메모리셀영역 이외의 다른 영역(이하, 비메모리셀영역이라 한다) 위에 제 2 게이트절연막(107)을 개재시켜 제어 트랜지스터를 구성하는 제 2 게이트전극(108)을 형성한다. 그 후, 제 2 게이트전극(108)의 측면에 절연성의 제 2 측벽(109)을 형성하는 동시에, 반도체기판(100)에서의 비메모리셀영역의 표면부에 하층이 되는 제 2 저농도 불순물확산층(110) 및 상층이 되는 제 2 고농도 불순물확산층(111)을 형성한다. 제 2 저농도 불순물확산층(110) 및 제 2 고농도 불순물확산층(111)은 제어 트랜지스터의 소스영역 또는 드레인영역이 된다.
또, 제 1 실시예에 있어서, 메모리셀 트랜지스터 및 제어 트랜지스터의 각각을 구성하는 게이트전극 등의 각 요소를 요소마다 동시에 형성하여도 된다.
다음에, 도 1의 (a) 및 (b)에 나타내는 바와 같이, 메모리셀 트랜지스터 및 제어 트랜지스터가 형성되어 있는 반도체기판(100) 위에 제 1 층간절연막(112)을 형성한다. 그 후, 제 1 층간절연막(112)에 제 1 고농도 불순물확산층(106)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(113) 및 제 2 고농도 불순물확산층(111)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중의 어느 한쪽)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(114)를 형성한다.
다음에, 제 1 층간절연막(112) 위에 전면에 걸쳐 산소 배리어성을 갖는 도전성막(예를 들면 Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 2의 (a)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(113)의 윗면을 덮는 용량하부전극(115) 및 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 2 플러그(114)의 윗면을 덮는 접속 패드(116)를 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(115)이 제 1 플러그(113)를 개재시켜 접속된다. 그 후, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에 절연막(117)을, 그 윗면과 용량하부전극(115) 및 접속 패드(116)의 각각의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(117)이 형성된 제 1 층간절연막(112) 위에 전면에 걸쳐, PZT(PbZrxTi1-x03(단 0x1))계 또는 SBT(SrBi2Ta2O9)계의 재료로 이루어지는 강유전체막을 성막한 후, 그 강유전체막을 패턴화함으로써, 도 2의 (b)에 나타내는 바와 같이 용량하부전극(115)의 윗면을 덮는 용량절연막(118)을 형성한다.
다음에, 용량절연막(118)이 형성된 제 1 층간절연막(112) 위에 전면에 걸쳐,Pt 또는 Pt를 포함하는 합금으로 이루어지는 도전성막을 성막한 후, 그 도전성막을 패턴화함으로써, 도 3의 (a)에 나타내는 바와 같이, 용량절연막(118)의 윗면을 덮고 또한 용량절연막(118)의 바깥쪽까지 연장되는 용량상부전극(119)을 형성한다. 구체적으로는, 용량상부전극(119)은 접속 패드(116)의 윗면의 적어도 일부분을 덮는 돌출부(119a)를 갖고 있고, 그 돌출부(119a)는 용량상부전극(119)이 되는 도전성막을 패턴화할 때에 형성된다. 이로 인해, 용량상부전극(119)과 제 2 플러그(1l4)가 접속 패드(116)를 개재시켜 접속되기 때문에, 용량상부전극(1l9)과 제 2 고농도 불순물확산층(111)이 제 2 플러그(114)를 개재시켜 전기적으로 접속된다. 또, 용량하부전극(115), 용량절연막(118) 및 용량상부전극(119)에 의해 용량소자가 구성되어 있다.
다음에, 도 3의 (b)에 나타내는 바와 같이, 용량소자가 형성된 제 1 층간절연막(112) 위에 제 2 층간절연막(120)을 형성한다. 그 후, 제 1 층간절연막(112), 절연막(117) 및 제 2 층간절연막(120)에 텅스텐으로 이루어지는 제 3 플러그(121)를, 제 2 고농도 불순물확산층(l11)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중 제 2 플러그(114)가 접속되어 있지 않은 쪽)과 접속하도록 형성한다.
다음에, 도 3의 (c)에 나타내는 바와 같이, 제 2 층간절연막(120) 위에 알루미늄 등으로 이루어지는 배선(122)을 제 3 플러그(121)와 접속하도록 형성한다. 이로 인해, 배선(122)과 제 2 고농도 불순물확산층(111)이 제 3 플러그(121)를 개재시켜 접속된다. 그 후, 도 4의 (a) 및 (b)에 나타내는 바와 같이, 배선(122)을 포함하는 제 2 층간절연막(120) 위에 제 3 층간절연막(123)을 형성한 후, 제 3 층간절연막(123)에 텅스텐으로 이루어지는 제 4 플러그(124)를 배선(122)과 접속하도록 형성한다. 또, 도 4의 (b)에 나타내는 바와 같이, 제 1 층간절연막(112), 절연막(117) 및 제 2 층간절연막(120)에는 제 5 플러그(125)가 형성되어 있고, 그것에 의해 제 1 고농도 불순물확산층(106)(드레인영역이 되는 부분)과 배선(122)이 접속되어 있다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(123) 위에 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써 강유전체 메모리를 완성시킨다.
이상으로 설명하는 바와 같이 제 1 실시예에 의하면, 메모리셀 트랜지스터 및 제 2 고농도 불순물확산층(111)을 포함하는 제어 트랜지스터가 형성된 반도체기판(100) 위에 제 1 층간절연막(112)를 형성한 후, 제 1 층간절연막(112)에 메모리셀 트랜지스터와 접속하는 제 1 플러그(113) 및 제 2 고농도 불순물확산층(111)과 접속하는 제 2 플러그(114)를 형성한다. 그 후, 제 1 층간절연막(112) 위에 제 1 플러그(113)와 접속하는 용량하부전극(115)을 형성한 후, 용량하부전극(115) 위에 강유전체막으로 이루어지는 용량절연막(118) 및 용량절연막(118)의 바깥쪽까지 연장되고 또한 제 2 플러그(1l4)와 전기적으로 접속하는 용량상부전극(119)을 순차 형성한다. 그 후, 용량상부전극(119)을 포함하는 제 1 층간절연막(112) 위에 제 2 층간절연막(120)을 형성한 후, 제 1 층간절연막(112) 및 제 2 층간절연막(120)에 제 2 고농도 불순물확산층(111)과 제 2 층간절연막(120) 위의 배선(122)을 접속하는 제 3 플러그(121)를 형성한다. 이 때문에, 용량상부전극(119)의 형성 전에, 구체적으로는 메모리셀 트랜지스터와 용량하부전극(115)을 접속하는 제 1플러그(113)의 형성과 동시에, 용량상부전극(119)과 제 2 고농도 불순물확산층(111)을 접속하는 제 2 플러그(114)를 제 1 층간절연막(112)에 형성할 수 있다. 이로 인해, 제 2 플러그(114), 제 2 고농도 불순물확산층(111) 및 제 3 플러그(121)를 개재시켜 용량상부전극(119)과 배선(122)을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그(114) 및 제 2 고농도 불순물확산층(111)을 이용하여 용량상부전극(119)과 배선(122)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(119)의 형성 후에, 용량상부전극(119)과 배선(122)을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극(119)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극(119)으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막(118)을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예 의하면, 산소 배리어성을 갖는 용량하부전극(115)이 제 1 플러그(113)의 윗면을 덮고 있는 동시에, 산소 배리어성을 갖는 접속 패드(116)가 제 2 플러그(114)의 윗면을 덮고 있다. 이 때문에, 용량절연막(118)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에, 제 1 플러그(113) 및 제 2 플러그(114)가 산화되는 것을 방지할 수 있다.
또한, 제 1 실시예에 의하면, 용량하부전극(115)의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그(114)의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극(115)의 형성과 동시에 접속 패드(116)를 형성하기 때문에,공정의 증가를 초래하지 않고 제 2 플러그(114)의 산화를 방지할 수 있다. 또한, 용량상부전극(119)을 접속 패드(116)와 접속하도록 형성하기 때문에, 용량상부전극(119)과 제 2 플러그(114)를 접속 패드(116)를 개재시켜 접속할 수 있다.
또한, 제 1 실시예에 의하면, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에 절연막(117)을 그 윗면과 용량하부전극(115) 및 접속 패드(116)의 각각의 윗면이 균일하게 되도록 매설한다. 이 때문에, 용량절연막(118) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예에 의하면, 제 2 고농도 불순물확산층(111)의 표면부를 실리사이드화하여 실리사이드층을 형성해 두고, 그 실리사이드층을 제 2 플러그(114)와 제 3 플러그(121)를 접속하는 도전층으로서 이용한 경우, 다음과 같은 효과를 얻는다. 즉, 제 2 플러그(114)와 제 3 플러그(121)를 접속하는 도전층으로서, 반도체기판(100) 위에 형성된 폴리실리콘층 등을 이용한 경우와 비교하여, 그 도전층을 저저항화할 수 있다.
또, 제 1 실시예에 있어서, 제 1 플러그(113), 제 2 플러그(114) 또는 제 3 플러그(121) 등의 재료로서 텅스텐을 이용했지만, 그 대신에 폴리실리콘 등을 이용하여도 된다.
또한, 제 1 실시예에 있어서, 용량하부전극(115)으로서는 산소함유율이 적은 TiON막 또는 TiN막 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 1 실시예에서, 용량하부전극(115)끼리의 사이에 매설되는 절연막 (117)으로서는 SiO2막, Si3N4막 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예에서, 용량절연막(118)을 구성하는 강유전체막의 재료로서는 PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예에서, 용량상부전극(119)으로서는 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(118)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 1 실시예에서, 반도체기판(100) 위에서의 비메모리셀영역에 제 2 게이트전극(108) 등에 의해 구성되는 제어 트랜지스터(용량상부전극(119), 즉 메모리셀 플레이트를 온/오프하는 드라이버로서의 기능을 갖고 있다)를 형성하였다. 즉, 제 1 실시예에서는, 제어 트랜지스터가 온으로 되어 있는 경우에만, 용량상부전극(119)과 배선(122)은 제 2 플러그(114), 제 2 고농도 불순물확산층(111)(즉, 제어 트랜지스터의 소스영역 또는 드레인영역) 및 제 3 플러그(121)를 개재시켜 전기적으로 접속된다. 그것에 대하여 회로구성상, 제어 트랜지스터를 필요로 하지 않는 강유전체 메모리에 있어서는, 예를 들면 도 5에 나타내는 바와 같이, 반도체기판(100) 위에서의 비메모리셀영역에 제 2 고농도 불순물확산층(111)만을 형성하여도 된다. 이 경우, 용량상부전극(119)과 배선(122)은 제 2 플러그(114), 제 2 고농도 불순물확산층(111) 및 제 3 플러그(121)를 개재시켜 항상 전기적으로 접속된다. 또한, 이 경우, 제 2 고농도 불순물확산층(111)의 표면부를 실리사이드화하여도 된다.
또한, 제 1 실시예에서, 제 2 플러그(114)의 윗면을 산소 배리어성을 갖는 접속 패드(116)에 의해 덮었지만, 그 대신에, 예를 들면 제 2 플러그(114)가 산소 배리어성을 갖는 재료로 이루어지는 경우에는 접속 패드(116)를 형성하지 않아도 된다. 이와 같이 하면, 강유전체 메모리의 집적도를 향상시킬 수 있다. 또한, 이 때, 용량상부전극(119)의 돌출부(119a)는 제 2 플러그(114)의 윗면의 적어도 일부분을 덮는 것이 바람직하다.
또한, 제 1 실시예에서, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에 절연막(117)을 매설하였지만, 그 대신에, 절연막(117)을 형성하지 않아도 된다.
또한, 제 1 실시예에서, 용량상부전극(119)을 형성하기 전에, 용량절연막(118)의 측면에 측벽을 형성해 두는 것이 바람직하다. 이와 같이 하면, 용량상부전극(119)이 되는 도전성막의 단차피복성이 향상되어 용량상부전극(119)의 돌출부(119a)에 단선이 생기는 사태를 방지할 수 있기 때문에, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예에서, 제 2 층간절연막(120) 위에 제 3 플러그(121)와 접속하도록 배선(122)을 형성하였지만, 그 대신에 제 2 층간절연막(120)에 제 3 플러그(121)와 접속하도록 배선(122)을 매설하여도 된다.
(제 1 실시예의 제 1 변형예)
이하, 본 발명의 제 1 실시예의 제 1 변형예에 관한 강유전체 메모리 및 그 제조방법에 대해서 도면을 참조하여 설명한다.
도 6의 (a)∼(c), 도 7의 (a), (b) 및 도 8의 (a), (b)는 제 1 실시예의 제 1 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다.
우선, 도 6의 (a)에 나타내는 바와 같이, 반도체기판(100)의 표면에 STI 구조를 갖는 소자분리영역(101)을 형성한다. 그 후, 반도체기판(100)에서의 소자분리영역(101)에 의해 둘러싸인 영역 중 각 메모리셀영역의 표면부에 하층이 되는 제 1 저농도 불순물확산층(105) 및 상층이 되는 제 1 고농도 불순물확산층(106)을 형성한다. 제 1 저농도 불순물확산층(105) 및 제 1 고농도 불순물확산층(106)은 메모리셀 트랜지스터(게이트전극 등의 도시생략)의 소스영역 또는 드레인영역이 된다.
또한, 도 6의 (a)에 나타내는 바와 같이, 반도체기판(100)에서의 비메모리셀영역 위에 제 2 게이트절연막(107)을 개재시켜 제어 트랜지스터를 구성하는 제 2 게이트전극(108)을 형성한다. 그 후, 제 2 게이트전극(108)의 측면에 절연성의 제 2 측벽(109)을 형성하는 동시에, 반도체기판(100)에서의 비메모리셀영역의 표면부에 하층이 되는 제 2 저농도 불순물확산층(110) 및 상층이 되는 제 2 고농도 불순물확산층(111)을 형성한다. 제 2 저농도 불순물확산층(110) 및 제 2 고농도 불순물확산층(111)은 제어 트랜지스터의 소스영역 또는 드레인영역이 된다.
또, 제 1 실시예의 제 1 변형예에 있어서, 메모리셀 트랜지스터 및 제어 트랜지스터의 각각을 구성하는 게이트전극 등의 각 요소를 요소마다 동시에 형성하여도 된다.
다음에, 도 6의 (a)에 나타내는 바와 같이, 메모리셀 트랜지스터 및 제어 트랜지스터가 형성되어 있는 반도체기판(100) 위에 제 1 층간절연막(112)을 형성한다. 그 후, 제 1 층간절연막(112)에 제 1 고농도 불순물확산층(106)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(113) 및 제 2 고농도 불순물확산층(111)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중의 어느 한쪽)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(114)를 형성한다.
다음에, 제 1 층간절연막(112) 위에 전면에 걸쳐 산소 배리어성을 갖는 도전성막(예를 들면 Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 6의 (b)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(113)의 윗면을 덮는 용량하부전극(115) 및 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 2 플러그(114)의 윗면을 덮는 접속 패드(116)를 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(115)이 제 1 플러그(113)를 개재시켜 접속된다. 그 후, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에 절연막(117)을 그 윗면과 용량하부전극(115) 및 접속 패드(116)의 각각의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(117)이 형성된 제 1 층간절연막(112) 위에 전면에 걸쳐 PZT계 또는 SBT계의 재료로 이루어지는 강유전체막 및 Pt 또는 Pt를 포함하는 합금으로 이루어지는 도전성막을 순차 성막한 후, 그 도전성막 및 강유전체막을 동일한 마스크 패턴(도시생략)을 이용하여 패턴화한다. 이로 인해, 도 6의 (c)에 나타내는 바와 같이, 용량하부전극(115)의 윗면을 덮는 용량절연막(118) 및 용량절연막(118)의 윗면을 덮는 용량상부전극(119)을 형성한다. 이 때, 용량절연막(118) 및 용량상부전극(119)을 각각의 단부가 접속 패드(116) 위에 위치하도록 형성한다. 또, 용량하부전극(115), 용량절연막(118) 및 용량상부전극(119)에 의해 용량소자가 구성되어 있다.
다음에, 용량소자가 형성된 제 1 층간절연막(112) 위에 전면에 걸쳐 도전성막(도시생략)을 퇴적한 후, 그 도전성막에 대하여 에치 백을 행함으로써, 도 7의 (a)에 나타내는 바와 같이, 용량상부전극(119)의 측면에 도전성의 제 3 측벽(119b)을 접속 패드(116)와 접속하도록 형성한다. 이로 인해, 용량상부전극(119)과 제 2 고농도 불순물확산층(111)이 제 2 플러그(114)를 개재시켜 전기적으로 접속된다.
다음에, 도 7의 (b)에 나타내는 바와 같이, 용량소자가 형성된 제 1 층간절연막(112) 위에 제 2 층간절연막(120)을 형성한다. 그 후, 제 1 층간절연막(112), 절연막(117) 및 제 2 층간절연막(120)에 텅스텐으로 이루어지는 제 3 플러그(121)를 제 2 고농도 불순물확산층(111)(소스영역이 되는 부분 및 드레인 영역이 되는 부분 중 제 2 플러그(114)가 접속되어 있지 않은 쪽)과 접속하도록 형성한다.
다음에, 도 8의 (a)에 나타내는 바와 같이, 제 2 층간절연막(120) 위에 알루미늄 등으로 이루어지는 배선(122)을 제 3 플러그(121)와 접속하도록 형성한다. 이로 인해, 배선(122)과 제 2 고농도 불순물확산층(111)이 제 3 플러그(121)를 개재시켜 접속된다. 그 후, 도 8의 (b)에 나타내는 바와 같이, 배선(122)을 포함하는 제 2 층간절연막(120) 위에 제 3 층간절연막(123)을 형성한 후, 제 3 층간절연막(123)에 텅스텐으로 이루어지는 제 4 플러그(124)를 배선(122)과 접속하도록 형성한다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(123) 위에 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써 강유전체 메모리를 완성시킨다.
이상 설명한 바와 같이, 제 1 실시예의 제 1 변형예에 의하면, 메모리셀 트랜지스터 및 제 2 고농도 불순물확산층(111)을 포함하는 제어 트랜지스터가 형성된 반도체기판(100) 위에 제 1 층간절연막(112)을 형성한 후, 제 1 층간절연막(112)에 메모리셀 트랜지스터와 접속하는 제 1 플러그(113) 및 제 2 고농도 불순물확산층(111)과 접속하는 제 2 플러그(114)를 형성한다. 그 후, 제 1 층간절연막(112) 위에 제 1 플러그(113)와 접속하는 용량하부전극(115)을 형성한 후, 용량절연막(118)이 되는 강유전체막 및 용량상부전극(119)이 되는 도전성막을 동일한 마스크 패턴을 이용하여 패턴화함으로써, 용량하부전극(115)의 윗면을 덮는 용량절연막(118) 및 용량절연막(118)의 윗면을 덮는 용량상부전극(119)을 형성한다. 그 후, 용량상부전극(119)의 측면에 도전성의 제 3 측벽(119b)을 제 2 플러그(114)와 전기적으로 접속하도록 형성한다. 그 후, 용량상부전극(119)을 포함하는 제 1 층간절연막(112) 위에 제 2 층간절연막(120)을 형성한 후, 제 1 층간절연막(112) 및 제2 층간절연막(120)에 제 2 고농도 불순물확산층(111)과 제 2 층간절연막(120) 위의 배선(122)을 접속하는 제 3 플러그(121)를 형성한다. 이 때문에, 용량상부전극(119)의 형성 전에, 구체적으로는 메모리셀 트랜지스터와 용량하부전극(115)을 접속하는 제 1 플러그(113)의 형성과 동시에, 제 3 측벽(119b)을 개재시켜 용량상부전극(119)과 제 2 고농도 불순물확산층(111)을 접속하는 제 2 플러그(114)를 제 1 층간절연막(112)에 형성할 수 있다. 이로 인해, 제 2 플러그(114), 제 2 고농도 불순물확산층(111) 및 제 3 플러그(121)를 개재시켜 용량상부전극(119)과 배선(122)을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그(114) 및 제 2 고농도 불순물확산층(111)을 이용하여 용량상부전극(119)과 배선(122)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(119)의 형성 후에, 용량상부전극(119)과 배선(122)을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극(119)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극(119)으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막(118)을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예의 제 1 변형예에 의하면, 산소 배리어성을 갖는 용량하부전극(115)이 제 1 플러그(113)의 윗면을 덮고 있는 동시에, 산소 배리어성을 갖는 접속 패드(116)가 제 2 플러그(114)의 윗면을 덮고 있다. 이 때문에, 용량절연막 (118)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에 제 1 플러그(113)및 제 2 플러그(114)가 산화되는 것을 방지할 수 있다.
또한, 제 1 실시예의 제 1 변형예에 의하면, 용량하부전극(115)의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그(114)의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극(115)의 형성과 동시에 접속 패드(116)를 형성하기 때문에, 공정의 증가를 초래하지 않고 제 2 플러그(114)의 산화를 방지할 수 있다. 또한, 용량상부전극(119)의 측면에 도전성의 제 3 측벽(119b)을 접속 패드(116)와 접속하도록 형성하기 때문에, 용량상부전극(119)과 제 2 플러그(114)를 제 3 측벽(119b) 및 접속 패드(116)를 개재시켜 접속된다.
또한, 제 1 실시예의 제 1 변형예에 의하면, 용량절연막(118)을 그 단부가 접속 패드(116) 위에 위치하도록 형성한다. 이 때문에, 용량절연막(118)이 되는 절연성막에 대하여 큰 에칭 선택비를 갖는 도전성막을 접속 패드(116)의 재료로서 이용하는 동시에, 그 접속 패드(116)를 에칭 스토퍼로서 상기의 절연성막을 패턴화함으로써, 오버에칭에 기인하는 단차형성을 방지하면서 용량절연막(118)을 형성할 수 있다.
또, 제 1 실시예의 제 1 변형예에 의하면, 용량절연막(118)이 되는 절연성막을 패턴화하기 위해 이용된 마스크 패턴을 이용하여 용량상부전극(119)이 되는 도전성막을 패턴화하기 때문에, 제조공정에서 이용되는 마스크 패턴의 수를 저감할 수 있다.
또한, 제 1 실시예의 제 1 변형예에 의하면, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에 절연막(117)을그 윗면과 용량하부전극(115) 및 접속 패드(116)의 각각의 윗면이 균일하게 되도록 매설한다. 이 때문에, 용량절연막(118) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또, 제 1 실시예의 제 1 변형예에 의하면, 제 2 고농도 불순물확산층(111)의 표면부를 실리사이드화하여 실리사이드층을 형성해 두고, 그 실리사이드층을 제 2 플러그(114)와 제 3 플러그(121)를 접속하는 도전층으로서 이용한 경우, 다음과 같은 효과를 얻는다. 즉, 제 2 플러그(114)와 제 3 플러그(121)를 접속하는 도전층으로서, 반도체기판(100) 위에 형성된 폴리실리콘층 등을 이용하는 경우와 비교하여, 그 도전층을 저저항화할 수 있다.
또, 제 1 실시예의 제 1 변형예에 있어서, 제 3 측벽(119b)을 구성하는 도전성막으로서는 용량상부전극(119) 또는 용량하부전극(115)을 구성하는 도전성막에 대하여 에칭 선택비를 갖는 도전성막, 예를 들면 Tin막 또는 TaN막 등을 이용하는 것이 바람직하다. 이와 같이 하면, 제 3 측벽(119b)의 형성시에 용량상부전극(119) 또는 용량하부전극(115)이 받는 손상을 억제할 수 있다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 제 1 플러그(113), 제 2 플러그(114), 또는 제 3 플러그(121) 등의 재료로서 텅스텐을 이용하였지만, 그 대신에, 폴리실리콘 등을 이용하여도 된다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 용량하부전극(115)으로서는, 산소함유율이 적은 TiON막 또는 TiN막, 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 용량하부전극(115)끼리의 사이에 매설되는 절연막(117)으로서는, SiO2막, Si3N4막, 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 용량절연막(118)을 구성하는 강유전체막의 재료로서는, PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 용량상부전극(119)으로서는, 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(118)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 반도체기판(100) 위에서의 비메모리셀영역에 제 2 게이트전극(108) 등에 의해 구성되는 제어 트랜지스터를 형성하였지만, 회로구성상, 제어 트랜지스터를 필요로 하지 않는 강유전체 메모리에 있어서는 반도체기판(100) 위에서의 비메모리셀영역에 제 2 고농도 불순물확산층(111)만을 형성하여도 된다. 이 경우, 제 2 고농도 불순물확산층(111)의 표면부를 실리사이드화하여도 된다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 제 2 플러그(114)의 윗면을 산소 배리어성을 갖는 접속 패드(116)에 의해 덮었지만, 이 대신에, 예를 들면 제 2 플러그(114)가 산소 배리어성을 갖는 재료로 이루어진 경우에는, 접속 패드(116)를 형성하지 않아도 된다. 이와 같이 하면, 강유전체 메모리의 집적도를 향상시킬 수 있다. 또한, 이 때, 제 3 측벽(119b)은 제 2 플러그(114)의 윗면의 적어도 일부분을 덮는 것이 바람직하다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에, 절연막(117)을 매설하였지만, 이 대신에, 절연막(117)을 형성하지 않아도 된다.
또한, 제 1 실시예의 제 1 변형예에 있어서, 제 2 층간절연막(120) 위에 제 3 플러그(121)와 접속하도록 배선(122)을 형성하였지만, 이 대신에, 제 2 층간절연막(120)에 제 3 플러그(121)와 접속하도록 배선(122)을 매설하여도 된다.
(제 1 실시예의 제 2 변형예)
이하, 본 발명의 제 1 실시예의 제 2 변형예에 관한 강유전체 메모리 및 그 제조방법에 대하여 도면을 참조하여 설명한다.
도 9의 (a)∼(c), 도 10의 (a)∼(c) 및 도 11의 (a)∼(c)는 제 1 실시예의 제 2 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다.
우선, 도 9의 (a)에 나타내는 바와 같이, 반도체기판(100)의 표면에 STI 구조를 갖는 소자분리영역(101)을 형성한다. 그 후, 반도체기판(100)에서의 소자분리영역(101)에 의해 둘러싸인 영역 중 각 메모리셀영역의 표면부에, 하층이 되는 제 1 저농도 불순물확산층(105) 및 상층이 되는 제 1 고농도 불순물확산층(106)을 형성한다. 제 1 저농도 불순물확산층(105) 및 제 1 고농도 불순물확산층(106)은 메모리셀 트랜지스터(게이트전극 등의 도시생략)의 소스영역 또는 드레인영역이 된다. 이 때, 반도체기판(100)에서의 비메모리셀영역의 표면부에 제 1 저농도 불순물확산층(105) 또는 제 1 고농도 불순물확산층(106)이 형성되어 있어도 된다. 그 후, 메모리셀 트랜지스터가 형성되어 있는 반도체기판(100) 위에 제 1 층간절연막(112)의 하층막(112a)을 형성한다.
다음에, 도 9의 (b)에 나타내는 바와 같이, 하층막(112a)이 형성된 반도체기판(100)에서의 비메모리셀 영역 위에, 예를 들면 폴리실리콘으로 이루어지는 도전층(130)을 형성한 후, 도전층(130) 위 및 하층막(112a) 위에 제 1 층간절연막(112)의 상층막(112b)을 형성한다.
다음에, 도 9의 (c)에 나타내는 바와 같이, 제 1 층간절연막(112)의 상층막(112b) 및 하층막(112a)에 제 1 고농도 불순물확산층(106)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(113)를 형성하는 동시에, 제 1 층간절연막(112)의 상층막(112b)에, 도전층(130)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(114)를 형성한다.
다음에, 제 1 층간절연막(112) 위에 전면에 걸쳐, 산소 배리어성을 갖는 도전성막(예를 들면 Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 10의 (a)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(113)의 윗면을 덮는 용량하부전극(115) 및 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 2 플러그(114)의 윗면을 덮는 접속 패드(116)를 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(115)이 제 1 플러그(113)를 개재시켜 접속된다. 그 후, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에, 절연막(117)을 그 윗면과 용량하부전극(115) 및 접속 패드(116)의 각각의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(117)이 형성된 제 1 층간절연막(112) 위에 전면에 걸쳐, PZT계 또는 SBT계의 재료로 이루어지는 강유전체막을 성막한 후, 그 강유전체막을 패턴화함으로써, 도 10의 (b)에 나타내는 바와 같이, 용량하부전극(115)의 윗면을 덮는 용량절연막(118)을 형성한다.
다음에, 용량절연막(118)이 형성된 제 1 층간절연막(112) 위에 전면에 걸쳐, Pt 또는 Pt를 포함하는 합금으로 이루어지는 도전성막을 성막한 후, 그 도전성막을 패턴화함으로써, 도 10의 (c)에 나타내는 바와 같이, 용량절연막(118)의 윗면을 덮고 또한 용량절연막(118)의 바깥쪽까지 연장되는 용량상부전극(119)을 형성한다. 구체적으로는, 용량상부전극(119)은 접속 패드(116)의 윗면의 적어도 일부분을 덮는 돌출부(119a)를 갖고 있고, 그 돌출부(119a)는 용량상부전극(119)이 되는 도전성막을 패턴화할 때에 형성된다. 이로 인해, 용량상부전극(119)과 제 2 플러그(114)가 접속 패드(116)를 개재시켜 접속되기 때문에, 용량상부전극(119)과 도전층(130)이 제 2 플러그(114)를 개재시켜 전기적으로 접속된다. 또, 용량하부전극(115), 용량절연막(118) 및 용량상부전극(119)에 의해 용량소자가 구성되어 있다.
다음에, 도 11의 (a)에 나타내는 바와 같이, 용량소자가 형성된 제 1 층간절연막(112) 위에 제 2 층간절연막(120)을 형성한다. 그 후, 제 1 층간절연막(112)의 상층막(112b), 절연막(117) 및 제 2 층간절연막(120)에, 텅스텐으로 이루어지는 제 3 플러그(121)를 도전층(130)과 접속하도록 형성한다.
다음에, 도 11의 (b)에 나타내는 바와 같이, 제 2 층간절연막(120) 위에 알루미늄 등으로 이루어지는 배선(122)을 제 3 플러그(121)와 접속하도록 형성한다. 이로 인해, 배선(122)과 도전층(130)이 제 3 플러그(121)를 개재시켜 접속된다. 그 후, 도 11의 (c)에 나타내는 바와 같이, 배선(122)을 포함하는 제 2 층간절연막(120) 위에 제 3 층간절연막(123)을 형성한 후, 제 3 층간절연막(123)에 텅스텐으로 이루어지는 제 4 플러그(124)를 배선(122)과 접속하도록 형성한다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(123) 위에 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써, 강유전체 메모리를 완성시킨다.
이상 설명한 바와 같이, 제 1 실시예의 제 2 변형예에 의하면, 메모리셀 트랜지스터가 형성된 반도체기판(100) 위에 제 1 층간절연막(112)의 하층막(112a)을 형성한 후, 비메모리셀영역의 하층막(112a) 위에 도전층(130)을 형성하고, 그 후,제 1 층간절연막(112)의 상층막(112b)을 형성한다. 그 후, 제 1 층간절연막(112)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(113) 및 도전층(130)과 접속하는 제 2 플러그(114)를 형성한다. 그 후, 제 1 층간절연막(112) 위에 제 1 플러그(113)와 접속하는 용량하부전극(115)을 형성한 후, 용량하부전극(115) 위에 강유전체막으로 이루어지는 용량절연막(118) 및 용량절연막(118)의 바깥쪽까지 연장되고 또한 제 2 플러그(114)와 전기적으로 접속하는 용량상부전극(119)을 순차 형성한다. 그 후, 용량상부전극(119)을 포함하는 제 1 층간절연막(112) 위에 제 2 층간절연막(120)을 형성한 후, 제 1 층간절연막(112) 및 제 2 층간절연막(120)에, 도전층(130)과 제 2 층간절연막(120) 위의 배선(122)을 접속하는 제 3 플러그(121)를 형성한다. 이 때문에, 용량상부전극(119)의 형성 전에, 구체적으로는 메모리셀 트랜지스터와 용량하부전극(115)을 접속하는 제 1 플러그(113)의 형성과 동시에, 용량상부전극(119)과 도전층(130)을 접속하는 제 2 플러그(114)를 제 1 층간절연막(112)에 형성할 수 있다. 이로 인해, 제 2 플러그(114), 도전층(130) 및 제 3 플러그(121)를 개재시켜 용량상부전극(119)과 배선(122)을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그(114) 및 도전층(130)을 이용하여 용량상부전극(119)과 배선(122)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(119)의 형성 후에, 용량상부전극(119)과 배선(122)을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극(119)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극(119)으로서 강한 촉매작용을 갖는 Pt막을이용하는 경우에도, 용량절연막(118)을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예의 제 2 변형예에 의하면, 산소 배리어성을 갖는 용량하부전극(115)이 제 1 플러그(113)의 윗면을 덮고 있는 동시에, 산소 배리어성을 갖는 접속 패드(116)가 제 2 플러그(114)의 윗면을 덮고 있다. 이 때문에, 용량절연막(118)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에, 제 1 플러그(113) 및 제 2 플러그(114)가 산화되는 것을 방지할 수 있다.
또한, 제 1 실시예의 제 2 변형예에 의하면, 용량하부전극(115)의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그(114)의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극(115)의 형성과 동시에 접속 패드(116)를 형성하기 때문에, 공정의 증가를 초래하지 않고 제 2 플러그(114)의 산화를 방지할 수 있다. 또한, 용량상부전극(119)을 접속 패드(116)와 접속하도록 형성하기 때문에, 용량상부전극(119)과 제 2 플러그(114)를 접속 패드(116)를 개재시켜 접속할 수 있다.
또한, 제 1 실시예의 제 2 변형예에 의하면, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에, 절연막(117)을 그 윗면과 용량하부전극(115) 및 접속 패드(116)의 각각의 윗면이 균일하게 되도록 매설한다. 이 때문에, 용량절연막(118) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예의 제 2 변형예에 의하면, 제 2 플러그(114)와 제 3 플러그(121)를 접속하는 도전층(130)이 제 1 층간절연막(112)의 하층막(112a)과 상층막(112b) 사이에 형성되어 있다. 이 때문에, 제 2 플러그(114)와 제 3 플러그(121)를 접속하는 도전층으로서, 반도체기판(100)의 표면부에 형성된 불순물확산층을 이용하는 경우와 비교하여, 기판전위를 간단히 설정할 수 있는 동시에 강유전체 메모리의 셀 크기를 작게 할 수 있다. 또한, 도전층(130)과 접속하는 제 2 플러그(114) 또는 제 3 플러그(121)가 매설되는 홀의 애스펙트비가 작아지기 때문에, 각 플러그의 형성불량이나 고저항화를 방지할 수 있다.
또, 제 1 실시예의 제 2 변형예에 있어서, 도전층(130)의 재료는 특별히 한정되는 것이 아니지만, 도전층(130)이 본 변형예와 같이 용량상부전극(119)의 인출배선에 사용되는 것을 고려하여, 도전층(130)의 재료로서 저저항 재료, 예를 들면 폴리실리콘 또는 그것을 실리사이드화한 것 또는 텅스텐 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 도전층(130)으로서 강유전체 커패시터(용량하부전극(115), 용량절연막(118) 및 용량상부전극(119)에 의해 구성되는 용량소자)보다도 아래쪽의 배선층, 예를 들면 비트선에 사용되는 배선층을 이용하여도 된다. 또는, 도전층(130)으로서, 예를 들면 도 12에 나타내는 바와 같이, 반도체기판(100) 위에 층간절연막을 개재시키지 않고 형성된 배선층, 예를 들면 메모리셀 트랜지스터 또는 제어 트랜지스터의 게이트전극과 동시에 형성된 배선층을 이용하여도 된다. 이 때, 그 배선층은 소자분리영역(101) 위에 형성되어 있어도 되고, 반도체기판(100)에서의 소자분리영역(101)이 형성되어 있지 않은 영역의 위에 형성되어 있어도 된다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 제 1 플러그(113), 제 2 플러그(114), 또는 제 3 플러그(121) 등의 재료로서 텅스텐을 이용하였지만, 그 대신에 폴리실리콘 등을 이용하여도 된다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 용량하부전극(115)으로서는 산소함유율이 적은 TiON막 또는 TiN막, 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 용량하부전극(115)끼리의 사이에 매설되는 절연막(117)으로서는 SiO2막, Si3N4막, 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 용량절연막(118)을 구성하는 강유전체막의 재료로서는 PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 용량상부전극(119)으로서는 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(118)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 제 2 플러그(114)의 윗면을 산소 배리어성을 갖는 접속 패드(116)에 의해 덮었지만, 그 대신에, 예를 들면 제 2 플러그(114)가 산소 배리어성을 갖는 재료로 이루어지는 경우에는, 접속 패드(116)를 형성하지 않아도 된다. 이와 같이 하면, 강유전체 메모리의 집적도를 향상시킬 수 있다. 또한, 이 때, 용량상부전극(119)의 돌출부(119a)는 제 2 플러그(114)의 윗면의 적어도 일부분을 덮는 것이 바람직하다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 용량하부전극(115)끼리의 사이의 영역 또는 용량하부전극(115)과 접속 패드(116) 사이의 영역에, 절연막(117)을 매설하였지만, 그 대신에 절연막(117)을 형성하지 않아도 된다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 용량상부전극(119)을 형성하기 전에, 용량절연막(118)의 측면에 측벽을 형성해 두는 것이 바람직하다. 이와 같이 하면, 용량상부전극(119)이 되는 도전성막의 단차피복성이 향상되어, 용량상부전극(119)의 돌출부(119a)에 단선이 생기는 사태를 방지할 수 있기 때문에, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 1 실시예의 제 2 변형예에 있어서, 제 2 층간절연막(120) 위에 제 3 플러그(121)와 접속하도록 배선(122)을 형성하였지만, 그 대신에 제 2 층간절연막(120)에 제 3 플러그(121)와 접속하도록 배선(122)을 매설하여도 된다.
(제 2 실시예)
이하, 본 발명의 제 2 실시예에 관한 강유전체 메모리 및 그 제조방법에 대하여 도면을 참조하여 설명한다.
도 13의 (a), (b), 도 14의 (a), (b), 도 15의 (a)∼(c) 및 도 16의 (a), (b)는 제 2 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다. 또, 도 13의 (b)는 도 13의 (a)에서의 XIII-XIII선의 단면도이고, 도 16의 (b)는 도 16의 (a)에서의 XVI-XVI선의 단면도이다.
우선, 도 13의 (a) 및 (b)에 나타내는 바와 같이, 반도체기판(200)의 표면에, STI 구조를 갖는 소자분리영역(201)을 형성한다. 그 후, 반도체기판(200)에서의 소자분리영역(201)에 의해 둘러싸인 영역 중 각 메모리셀영역 위에, 제 1 게이트절연막(202)을 개재시켜 메모리셀 트랜지스터를 구성하는 제 1 게이트전극(203)을 형성한다. 그 후, 제 1 게이트전극(203)의 측면에 절연성의 제 1 측벽(204)을 형성하는 동시에, 반도체기판(200)에서의 각 메모리셀영역의 표면부에, 하층이 되는 제 1 저농도 불순물확산층(205) 및 상층이 되는 제 1 고농도 불순물확산층(206)을 형성한다. 제 1 저농도 불순물확산층(205) 및 제 1 고농도 불순물확산층(206)은 메모리셀 트랜지스터의 소스영역 또는 드레인영역이 된다.
또한, 도 13의 (a)에 나타내는 바와 같이, 반도체기판(200)에서의 비메모리셀영역 위에, 제 2 게이트절연막(207)을 개재시켜 제어 트랜지스터를 구성하는 제 2 게이트전극(208)을 형성한다. 그 후, 제 2 게이트전극(208)의 측면에 절연성의 제 2 측벽(209)을 형성하는 동시에, 반도체기판(200)에서의 비메모리셀영역의 표면부에, 하층이 되는 제 2 저농도 불순물확산층(210) 및 상층이 되는 제 2 고농도 불순물확산층(211)을 형성한다. 제 2 저농도 불순물확산층(210) 및 제 2 고농도 불순물확산층(211)은 제어 트랜지스터의 소스영역 또는 드레인영역이 된다.
또, 제 2 실시예에 있어서, 메모리셀 트랜지스터 및 제어 트랜지스터의 각각을 구성하는 게이트전극 등의 각 요소를 요소마다 동시에 형성하여도 된다.
다음에, 도 13의 (a) 및 (b)에 나타내는 바와 같이, 메모리셀 트랜지스터 및 제어 트랜지스터가 형성되어 있는 반도체기판(200) 위에 제 1 층간절연막(212)을 형성한다. 그 후, 제 1 층간절연막(212)에, 제 1 고농도 불순물확산층(206)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(213) 및 제 2 고농도 불순물확산층(211)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중의 어느 한쪽)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(214)를 형성한다.
다음에, 제 1 층간절연막(212) 위에 전면에 걸쳐, 산소 배리어성을 갖는 도전성막(예를 들면, Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 14의 (a)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(213)의 윗면을 덮는 용량하부전극(215) 및 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 2 플러그(214)의 윗면을 덮는 접속 패드(216)를 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(215)이 제 1 플러그(213)를 개재시켜 접속된다. 그 후, 용량하부전극(215)끼리의 사이의 영역 또는 용량하부전극(215)과 접속 패드(216) 사이의 영역에, 절연막(217)을그 윗면과 용량하부전극(215) 및 접속 패드(216)의 각각의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(217)이 형성된 제 1 층간절연막(212) 위에 전면에 걸쳐, PZT계 또는 SBT계의 재료로 이루어지는 강유전체막을 성막한 후, 그 강유전체막을 패턴화함으로써, 도 14의 (b)에 나타내는 바와 같이, 용량하부전극(215)의 윗면을 덮는 용량절연막(218)을 형성한다. 이 때, 용량절연막(218)을 접속 패드(216), 즉 제 2 플러그(214)의 위쪽까지 연장되도록 형성해 두는 동시에, 용량절연막(218)이 되는 강유전체막에서의 접속 패드(216)의 위쪽에 형성되어 있는 부분에 개구부(218a)를 형성해 둔다.
다음에, 개구부(218a)를 갖는 용량절연막(218)이 형성된 제 1 층간절연막(212) 위에 전면에 걸쳐, Pt 또는 Pt를 포함하는 합금으로 이루어지는 도전성막을 성막한 후, 그 도전성막을 패턴화함으로써, 도 15의 (a)에 나타내는 바와 같이, 용량절연막(218)의 윗면을 덮고 또한 개구부(218a)를 개재시켜 접속 패드(216)와 접속하는 용량상부전극(219)을 형성한다. 구체적으로는, 용량상부전극(219)은 접속 패드(216)의 윗면의 적어도 일부분을 덮는 접속부(219c)를 개구부(218a) 내에 갖고 있고, 이로 인해, 용량상부전극(219)과 제 2 플러그(214)가 접속 패드(216)를 개재시켜 전기적으로 접속되는 결과, 용량상부전극(219)과 제 2 고농도 불순물확산층(211)이 제 2 플러그(214)를 개재시켜 전기적으로 접속된다. 또, 용량하부전극(215), 용량절연막(218) 및 용량상부전극(219)에 의해 용량소자가 구성되어 있다.
다음에, 도 15의 (b)에 나타내는 바와 같이, 용량소자가 형성된 제 1 층간절연막(212) 위에 제 2 층간절연막(220)을 형성한다. 그 후, 제 1 층간절연막(212), 절연막(217) 및 제 2 층간절연막(220)에, 텅스텐으로 이루어지는 제 3 플러그(221)를 제 2 고농도 불순물확산층(211)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중 제 2 플러그(214)가 접속되어 있지 않은 쪽)과 접속하도록 형성한다.
다음에, 도 15의 (c)에 나타내는 바와 같이, 제 2 층간절연막(220) 위에, 알루미늄 등으로 이루어지는 배선(222)을 제 3 플러그(221)와 접속하도록 형성한다. 이로 인해, 배선(222)과 제 2 고농도 불순물확산층(211)이 제 3 플러그(221)를 개재시켜 접속된다. 그 후, 도 16의 (a) 및 (b)에 나타내는 바와 같이, 배선(222)을 포함하는 제 2 층간절연막(220) 위에 제 3 층간절연막(223)을 형성한 후, 제 3 층간절연막(223)에 텅스텐으로 이루어지는 제 4 플러그(224)를 배선(222)과 접속하도록 형성한다. 또, 도 16의 (b)에 나타내는 바와 같이, 제 1 층간절연막(212), 절연막(217) 및 제 2 층간절연막(220)에는 제 5 플러그(225)가 형성되어 있고, 그것에 의하여 제 1 고농도 불순물확산층(206)(드레인영역이 되는 부분)과 배선(222)이 접속되어 있다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(223) 위에, 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써, 강유전체 메모리를 완성시킨다.
이상 설명한 바와 같이, 제 2 실시예에 의하면, 메모리셀 트랜지스터 및 제 2 고농도 불순물확산층(211)을 포함하는 제어 트랜지스터가 형성된 반도체기판(200) 위에 제 1 층간절연막(212)을 형성한 후, 제 1 층간절연막(212)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(213) 및 제 2 고농도 불순물확산층(211)이 접속하는 제 2 플러그(214)를 형성한다. 그 후, 제 1 층간절연막(212) 위에 제 1 플러그(213)와 접속하는 용량하부전극(215)을 형성한 후, 용량하부전극(215) 위에, 제 2 플러그(214)의 위쪽까지 연장되고 또한 강유전체막으로 이루어지는 용량절연막(218)을 형성한다. 그 후, 용량절연막(218)에서의 제 2 플러그(214)의 위쪽에 형성되어 있는 부분에 개구부(218a)를 형성한 후, 그 개구부(218a)를 개재시켜 제 2 플러그(214)와 전기적으로 접속하도록 용량상부전극(219)을 형성한다. 그 후, 용량상부전극(219)을 포함하는 제 1 층간절연막(212) 위에 제 2 층간절연막(220)을 형성한 후, 제 1 층간절연막(212) 및 제 2 층간절연막(220)에, 제 2 고농도 불순물확산층(211)과 제 2 층간절연막(220) 위의 배선(222)을 접속하는 제 3 플러그(221)를 형성한다. 이 때문에, 용량상부전극(219)의 형성 전에, 구체적으로는 메모리셀 트랜지스터와 용량하부전극(215)을 접속하는 제 1 플러그(213)의 형성과 동시에, 용량상부전극(219)과 제 2 고농도 불순물확산층(211)을 접속하는 제 2 플러그(214)를 제 1 층간절연막(212)에 형성할 수 있다. 이로 인해, 제 2 플러그(214), 제 2 고농도 불순물확산층(211) 및 제 3 플러그(221)를 개재시켜 용량상부전극(219)과 배선(222)을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그(214) 및 제 2 고농도 불순물확산층(211)을 이용하여, 용량상부전극(219)과 배선(222)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(219)의 형성 후에, 용량상부전극(219)과 배선(222)을 직접 접속하는 플러그를 형성하기 위한 콘택트홀을 형성할 필요가 없기 때문에, 용량상부전극(219)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극(219)으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막(218)을 구성하는 강유전체막의 특성의 열화를 방지하여 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 2 실시예에 의하면, 산소 배리어성을 갖는 용량하부전극(215)이 제 1 플러그(213)의 윗면을 덮고 있는 동시에, 산소 배리어성을 갖는 접속 패드(216)가 제 2 플러그(214)의 윗면을 덮고 있다. 이 때문에, 용량절연막(218)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에, 제 1 플러그(213) 및 제 2 플러그(214)가 산화되는 것을 방지할 수 있다.
또한, 제 2 실시예에 의하면, 용량하부전극(215)의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그(214)의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극(215)의 형성과 동시에 접속 패드(216)를 형성하기 때문에, 공정의 증가를 초래하지 않고 제 2 플러그(214)의 산화를 방지할 수 있다. 또한, 용량상부전극(219)을 접속 패드(216)와 접속하도록 형성하기 때문에, 용량상부전극(219)과 제 2 플러그(214)를 접속 패드(216)를 개재시켜 접속할 수 있다.
또한, 제 2 실시예에 의하면, 용량하부전극(215)끼리의 사이의 영역 또는 용량하부전극(215)과 접속 패드(216) 사이의 영역에, 절연막(217)을 그 윗면과 용량하부전극(215) 및 접속 패드(216)의 각각의 윗면이 균일하게 되도록 매설한다. 이때문에, 용량절연막(218) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 2 실시예에 의하면, 제 2 고농도 불순물확산층(211)의 표면부를 실리사이드화하여 실리사이드층을 형성해 두고, 그 실리사이드층을 제 2 플러그(214)와 제 3 플러그(221)를 접속하는 도전층으로서 이용한 경우, 다음과 같은 효과를 얻는다. 즉, 제 2 플러그(214)와 제 3 플러그(221)를 접속하는 도전층으로서, 반도체기판(200) 위에 형성된 폴리실리콘층 등을 이용하는 경우와 비교하여 그 도전층을 저저항화할 수 있다.
게다가, 제 2 실시예에 의하면, 이하에 설명하는 바와 같은 효과를 얻는다.
도 17의 (a)는 제 1 비교예로서의 제 1 실시예에 관한 강유전체 메모리에 있어서의, 제 2 플러그(114), 접속 패드(116), 용량절연막(118) 및 용량상부전극(119)의 적층부분의 단면도와 그 단면도와 대응하는 평면도를 나타내고 있다.
도 17의 (b)는 제 2 실시예에 관한 강유전체 메모리에서의 제 2 플러그(214), 접속 패드(216), 용량절연막(218) 및 용량상부전극(219)의 적층부분의 단면도와 그 단면도와 대응하는 평면도를 나타내고 있다.
제 1 비교예에서는, 도 17의 (a)에 나타내는 바와 같이, 용량상부전극(119)의 단차가 용량절연막(118)의 1단변을 따라 1방향에 형성되어 있다(영역 R1 참조). 또한, 용량절연막(118)이 되는 절연성막과 용량상부전극(119)이 되는 도전성막이 각각 패턴화되기 때문에, 용량절연막 형성용의 마스크 패턴과 용량상부전극 형성용의 마스크 패턴 사이에서 마스크맞춤 마진 D1을 고려할 필요가 있다.
한편, 제 2 실시예에서는, 도 17의 (b)에 나타내는 바와 같이, 용량절연막(218)에 설치한 개구부(218a)를 개재시켜 용량상부전극(219)과 접속 패드(216), 즉 제 2 플러그(214)를 접속하기 때문에, 용량상부전극(219)의 단차는 개구부(218a)의 둘레부를 따라 형성된다(영역 R2 참조). 구체적으로는, 개구부(218a)의 형상을 예를 들어 방형으로 하면, 용량상부전극(219)의 단차는 개구부(218a)의 둘레부가 되는 4변을 따라 4방향에 형성된다. 이 때문에, 용량상부전극 형성재료의 단차부에서의 피복율에 방향의존성이 있어도, 제 1 비교예(용량상부전극(119)의 단차가 용량절연막(118)의 1단변을 따라 1방향에 형성되어 있다)와 비교하여, 용량상부전극(219)과 제 2 플러그(214) 사이의 전류패스가 확실히 확보된다.
또, 제 2 실시예에서, 도 14의 (b) 및 도 15의 (a)에 나타내는 공정에서, 용량절연막(218)이 되는 절연성막을 패턴화하기 전에, 그 절연성막에 개구부(218a)를 설치한 후, 그 절연성막과 용량상부전극(219)이 되는 도전성막을 동시에 패턴화하는 것이 바람직하다. 이와 같이 하면, 용량절연막 형성용의 마스크 패턴과 용량상부전극 형성용의 마스크 패턴 사이에서 마스크맞춤 마진을 고려할 필요가 없게 된다. 그 결과, 강유전체 메모리의 셀 크기를 작게 할 수 있고, 그것에 의하여 메모리셀 어레이 전체의 점유면적을 축소할 수 있다.
또한, 제 2 실시예에서, 제 1 플러그(213), 제 2 플러그(214) 또는 제 3 플러그(221) 등의 재료로서 텅스텐을 이용하였지만, 그 대신에 폴리실리콘 등을 이용하여도 된다.
또한, 제 2 실시예에서, 용량하부전극(215)으로서는 산소함유율이 적은 TiON막 또는 TiN막, 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 2 실시예에서, 용량하부전극(215)끼리의 사이에 매설되는 절연막(217)으로서는 SiO2막, Si3N4막 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 2 실시예에서, 용량절연막(218)을 구성하는 강유전체막의 재료로서는, PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 2 실시예에서, 용량상부전극(219)으로서는 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(218)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 2 실시예에서, 반도체기판(200) 위에서의 비메모리셀영역에, 제 2 게이트전극(208) 등에 의해 구성되는 제어 트랜지스터(용량상부전극(219) 즉 메모리셀 플레이트를 온/오프하는 드라이버로서의 기능을 갖고 있다)를 형성하였다. 즉, 제 2 실시예에서는, 제어 트랜지스터가 온으로 되어 있는 경우에만, 용량상부전극(219)과 배선(222)은 제 2 플러그(214), 제 2 고농도 불순물확산층(211)(즉,제어 트래지스터의 소스영역 또는 드레인영역) 및 제 3 플러그(221)를 개재시켜 전기적으로 접속된다. 그것에 대하여, 회로구성상, 제어 트랜지스터를 필요로 하지 않은 강유전체 메모리에 있어서는, 예를 들면 도 18에 나타내는 바와 같이, 반도체기판(200) 위에서의 비메모리셀영역에 제 2 고농도 불순물확산층(211)만을 형성하여도 된다. 이 경우, 용량상부전극(219)과 배선(222)은 제 2 플러그(214), 제 2 고농도 불순물확산층(211) 및 제 3 플러그(221)를 개재시켜 항상 전기적으로 접속된다. 또한, 이 경우, 제 2 고농도 불순물확산층(211)의 표면부를 실리사이드화하여도 된다.
또한, 제 2 실시예에서, 제 2 플러그(214)와 제 3 플러그(221)를 접속하는 도전층으로서 제 2 고농도 불순물확산층(211)을 이용하였지만, 그 대신에, 예를 들면 도 19에 나타내는 바와 같이, 제 1 층간절연막(212)의 하층막(212a)과 상층막(212b) 사이에 형성된 도전층(230)을 이용하여도 된다. 도 19에 나타내는 구조의 형성방법(자세하게는 제 1 실시예의 제 2 변형예를 참조) 중 본 실시예의 방법과 크게 다른 점은 다음과 같다. 즉, 메모리셀 트랜지스터가 형성된 반도체기판(200) 위에 제 1 층간절연막(212)의 하층막(212a)을 형성한 후, 비메모리셀영역의 하층막(212a) 위에 도전층(230)을 형성하고, 그 후, 제 1 층간절연막(212)의 상층막(212b)을 형성한다. 그 후, 제 1 층간절연막(212)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(213) 및 도전층(230)과 접속하는 제 2 플러그(214)를 형성한다. 여기서, 도전층(230)의 재료는 특별히 한정되는 것은 아니지만, 도전층(230)이 용량상부전극(219)의 인출배선에 사용되는 것을 고려하여,도전층(230)의 재료로서 저저항재료, 예를 들면 폴리실리콘 또는 그것을 실리사이드화한 것 또는 텅스텐 등을 이용하는 것이 바람직하다. 또한, 도전층(230)으로서 강유전체 커패시터(용량하부전극(215), 용량절연막(218) 및 용량상부전극(219)에 의해 구성되는 용량소자)보다도 아래쪽의 배선층, 예를 들면 비트선에 사용되는 배선층을 이용하여도 된다. 또는, 도전층(230)으로서, 예를 들면 도 20에 나타내는 바와 같이, 반도체기판(200) 위에 층간절연막을 개재시키지 않고 형성된 배선층, 예를 들면 메모리셀 트랜지스터 또는 제어 트랜지스터의 게이트전극과 동시에 형성된 배선층을 이용하여도 된다. 이 때, 그 배선층은 소자분리영역(201) 위에 형성되어 있어도 되고, 반도체기판(200)에서의 소자분리영역(201)이 형성되어 있지 않은 영역 위에 형성되어 있어도 된다.
또한, 제 2 실시예에서, 제 2 플러그(214)의 윗면을 산소 배리어성을 갖는 접속 패드(216)에 의해 덮었지만, 그 대신에, 예를 들면 제 2 플러그(214)가 산소 배리어성을 갖는 재료로 이루어진 경우에는, 접속 패드(216)를 형성하지 않아도 된다. 이와 같이 하면, 강유전체 메모리의 집적도를 향상시킬 수 있다. 또한, 이 때, 용량상부전극(219)의 접속부(219c)는 제 2 플러그(214)의 윗면의 적어도 일부분을 덮는 것이 바람직하다.
또한, 제 2 실시예에서, 용량하부전극(215)끼리의 사이의 영역 또는 용량하부전극(215)과 접속 패드(216) 사이의 영역에 절연막(217)을 매설하였지만, 그 대신에 절연막(217)을 형성하지 않아도 된다.
또한, 제 2 실시예에서, 용량상부전극(219)을 형성하기 전에, 개구부(218a)의 벽면에 측벽을 형성해 두는 것이 바람직하다. 이와 같이 하면, 용량상부전극(219)이 되는 도전성막의 단차피복성이 향상되어, 용량상부전극(219)의 접속부(219c)에 단선이 생기는 사태를 방지할 수 있기 때문에, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 2 실시예에서, 제 2 층간절연막(220) 위에 제 3 플러그(221)와 접속하도록 배선(222)을 형성하였지만, 그 대신에, 제 2 층간절연막(220)에 제 3 플러그(221)와 접속하도록 배선(222)을 매설하여도 된다.
(제 3 실시예)
이하, 본 발명의 제 3 실시예에 관한 강유전체 메모리 및 그 제조방법에 대해서 도면을 참조하여 설명한다.
도 21의 (a), (b), 도 22의 (a), (b), 도 23의 (a)∼(c) 및 도 24의 (a), (b)는 제 3 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다. 또, 도 21의 (b)는 도 21의 (a)에서의 XXI-XXI선의 단면도이고, 도 24의 (b)는 도 24의 (a)에서의 XXIV-XXIV선의 단면도이다.
우선, 도 21의 (a) 및 (b)에 나타내는 바와 같이, 반도체기판(300)의 표면에, STI 구조를 갖는 소자분리영역(301)을 형성한다. 그 후, 반도체기판(300)에서의 소자분리영역(301)에 의해 둘러싸인 영역 중 각 메모리셀영역 위에 게이트절연막(302)을 개재시켜 메모리셀 트랜지스터를 구성하는 게이트전극(303)을 형성한다. 그 후, 게이트전극(303)의 측면에 절연성의 측벽(304)을 형성하는 동시에, 반도체기판(300)에서의 각 메모리셀영역의 표면부에, 하층이 되는 저농도불순물확산층(305) 및 상층이 되는 고농도 불순물확산층(306)을 형성한다. 저농도 불순물확산층(305) 및 고농도 불순물확산층(306)은 메모리셀 트랜지스터의 소스영역 또는 드레인영역이 된다. 그 후, 메모리셀 트랜지스터가 형성되어 있는 반도체기판(300) 위에 제 1 층간절연막(307)을 형성한 후, 제 1 층간절연막(307)에, 고농도 불순물확산층(306)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(308)를 형성한다.
다음에, 제 1 층간절연막(307) 위에 전면에 걸쳐, 산소 배리어성을 갖는 도전성막(예를 들면 Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 22의 (a)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(308)의 윗면을 덮는 용량하부전극(309)을 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(309)이 제 1 플러그(308)를 개재시켜 접속된다. 그 후, 용량하부전극(309)끼리의 사이의 영역에, 절연막(310)을 그 윗면과 용량하부전극(309)의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(310)이 형성된 제 1 층간절연막(307) 위에 전면에 걸쳐, PZT계 또는 SBT계의 재료로 이루어지는 강유전체막 및 Pt 또는 Pt을 포함하는 합금으로 이루어지는 도전성막을 순차 성막한 후, 그 도전성막 및 강유전체막을 동일한 마스크 패턴(도시생략)을 이용하여 패턴화함으로써, 도 22의 (b)에 나타내는 바와 같이, 용량하부전극(309)의 윗면을 덮는 용량절연막(311) 및 용량절연막(311)의 윗면을 덮는 용량상부전극(312)을 형성한다. 또, 용량하부전극(309),용량절연막(311) 및 용량상부전극(312)에 의해 용량소자가 구성되어 있다.
다음에, 용량소자가 형성된 제 1 층간절연막(307) 위에 전면에 걸쳐, 수소 배리어성을 갖는 도전성막, 예를 들면 Ti막 또는 Ta막 또는 Ti 또는 Ta를 포함하는 합금막을 성막한 후, 그 도전성막을 패턴화함으로써, 도 23의 (a)에 나타내는 바와 같이, 용량소자를 덮는 도전성 수소 배리어막(313)을 형성한다. 이 때, 도전성 수소 배리어막(313)을 용량상부전극(312)의 바깥쪽까지 연장되도록 형성한다. 즉, 도전성 수소 배리어막(313)은 절연막(310)에서의 용량상부전극(312)이 형성되어 있지 않은 영역의 위쪽을 덮는 돌출부(313a)를 갖고 있다.
다음에, 도 23의 (b)에 나타내는 바와 같이, 도전성 수소 배리어막(313)이 형성된 제 1 층간절연막(307) 위에 제 2 층간절연막(314)을 형성한다. 그 후, 제 2 층간절연막(314)에, 텅스텐으로 이루어지는 제 2 플러그(315)를 도전성 수소 배리어막(313)의 돌출부(313a), 즉 도전성 수소 배리어막(313)에서의 용량상부전극(312)에 오버랩하고 있지 않은 부분과 접속하도록 형성한다.
다음에, 도 23의 (c)에 나타내는 바와 같이, 제 2 층간절연막(314) 위에, 알루미늄 등으로 이루어지는 배선(316)을 제 2 플러그(315)와 접속하도록 형성한다. 이로 인해, 용량상부전극(312)과 배선(316)이 도전성 수소 배리어막(313) 및 제 2 플러그(315)를 개재시켜 접속된다. 그 후, 도 24의 (a) 및 (b)에 나타내는 바와 같이, 배선(316)을 포함하는 제 2 층간절연막(314) 위에 제 3 층간절연막(317)을 형성한 후, 제 3 층간절연막(317)에, 텅스텐으로 이루어지는 제 3 플러그(318)를 배선(316)과 접속하도록 형성한다. 또, 도 24의 (b)에 나타내는 바와 같이, 제 1 층간절연막(307), 절연막(310) 및 제 2 층간절연막(314)에는 제 4 플러그(319)가 형성되어 있고, 그것에 의하여 고농도 불순물확산층(306)(드레인영역이 되는 부분)과 배선(316)이 접속되어 있다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(317) 위에 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써, 강유전체 메모리를 완성시킨다.
이상 설명한 바와 같이, 제 3 실시예에 의하면, 메모리셀 트랜지스터가 형성된 반도체기판(300) 위에 제 1 층간절연막(307)을 형성한 후, 제 1 층간절연막(307)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(308)를 형성하고, 그 후, 제 1 층간절연막(307) 위에 제 1 플러그(308)와 접속하는 용량하부전극(309)을 형성한다. 그 후, 용량하부전극(309) 위에 강유전체막으로 이루어지는 용량절연막(311) 및 용량상부전극(312)을 순차 형성한 후, 용량상부전극(312) 위에 도전성 수소 배리어막(313)을 형성한다. 그 후, 도전성 수소 배리어막(313)을 포함하는 제 1 층간절연막(307) 위에 제 2 층간절연막(314)을 형성한 후, 제 2 층간절연막(314)에, 도전성 수소 배리어막(313)과 제 2 층간절연막(314) 위의 배선(316)을 접속하는 제 2 플러그(315)를 형성한다. 이 때문에, 도전성 수소 배리어막(313) 및 제 2 플러그(315)를 개재시켜 용량상부전극(312)과 배선(316)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(312)의 형성 후에, 용량상부전극(312)과 배선(316)을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극(312)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극(312)으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막(311)을 구성하는 강유전체막의 특성의 열화를 방지하여, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 3 실시예에 의하면, 도전성 수소 배리어막(313)을 용량상부전극(312)의 바깥쪽까지 연장되도록 형성함으로써, 도전성 수소 배리어막(313)에서의 용량상부전극(312)에 오버랩하고 있지 않은 부분(돌출부(313a)) 위에 제 2 플러그(315)를 형성한다. 이 때문에, 제 2 플러그(315)를 형성하기 위한 콘택트 홀을 제 2 층간절연막(314)에 형성할 때에, 오버에칭에 기인하여 도전성 수소 배리어막(313)이 제거되고 용량상부전극(312)이 노출되는 사태를 확실히 회피할 수 있다.
또한, 제 3 실시예에 의하면, 용량하부전극(309), 용량절연막(311) 및 용량상부전극(312)으로 구성되는 용량소자의 전체를 도전성 수소 배리어막(313)에 의해서 항상 덮고 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
또한, 제 3 실시예에 의하면, 산소 배리어성을 갖는 용량하부전극(309)에 의해서 제 1 플러그(308)의 윗면을 덮기 때문에, 용량절연막(311)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에, 제 1 플러그(308)가 산화되는 것을 방지할 수 있다.
또한, 제 3 실시예에 의하면, 용량하부전극(309)끼리의 사이의 영역에, 절연막(310)을 그 윗면과 용량하부전극(309)의 윗면이 균일하게 되도록 매설한다. 이 때문에, 용량절연막(311) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또, 제 3 실시예에 있어서, 제 1 플러그(308) 또는 제 2 플러그(315) 등의 재료로서 텅스텐을 이용하였지만, 그 대신에 폴리실리콘 등을 이용하여도 된다.
또한, 제 3 실시예에 있어서, 용량하부전극(309)으로서는 산소함유율이 적은 TiON막 또는 TiN막, 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 3 실시예에 있어서, 용량하부전극(309)끼리의 사이에 매설되는 절연막(310)으로서는, SiO2막, Si3N4막, 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 3 실시예에 있어서, 용량절연막(311)을 구성하는 강유전체막의 재료로서는, PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 3 실시예에 있어서, 용량상부전극(312)으로서는 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(311)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 3 실시예에 있어서, 도전성 수소 배리어막(313)으로서는 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN,TiAlN 또는 TiAlON을 포함하는 합금막을 이용하는 것이 바람직하다. 이와 같이 하면, Ti나 Ta의 수소를 흡장하는 성질을 이용하여, 용량상부전극(312)까지 수소가 확산되는 것을 방지하고, 그것에 의하여 용량소자의 내환원성을 확실히 향상시킬 수 있다. 또한, 도전성 수소 배리어막(313)의 도전성이 확실히 유지되기 때문에, 도전성 수소 배리어막(313)을 개재시켜 용량상부전극(312)과 제 2 플러그(315)를 전기적으로 확실히 접속할 수 있다.
또한, 제 3 실시예에 있어서, 용량하부전극(309)끼리의 사이의 영역에, 절연막(310)을 매설하였지만, 그 대신에 절연막(310)을 형성하지 않아도 된다.
또한, 제 3 실시예에 있어서, 용량절연막(311)이 되는 강유전체막 및 용량상부전극(312)이 되는 도전성막을 동일한 마스크 패턴을 이용하여 패턴화하였지만, 그 대신에 그 도전성막 및 강유전체막을 서로 다른 마스크 패턴을 이용하여 패턴화하여도 된다.
또한, 제 3 실시예에 있어서, 도전성 수소 배리어막(313)을 형성하기 전에, 용량상부전극(312) 및 용량절연막(311)의 각각의 측면에 측벽을 형성해 두는 것이 바람직하다. 이와 같이 하면, 도전성 수소 배리어막(313)이 되는 도전성막의 단차피복성이 향상되어, 도전성 수소 배리어막(313)의 돌출부(313a)에 단선이 생기는 사태를 방지할 수 있기 때문에, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 3 실시예에 있어서, 도전성 수소 배리어막(313)을 용량상부전극(312)의 바깥쪽까지 연장되도록 형성함으로써, 도전성 수소 배리어막(313)의 돌출부(313a) 위에 제 2 플러그(315)를 형성하였지만, 그 대신에,예를 들면 도 25에 나타내는 바와 같이, 돌출부(313a)를 형성하지 않고, 도전성 수소 배리어막(313)에서의 용량상부전극(312)에 오버 랩하고 있는 부분 위에 제 2 플러그(315)를 형성하여도 된다. 이 경우, 제 2 플러그(315)를 형성하기 위한 콘택트 홀을 제 2 층간절연막(314)에 형성할 때에, 도전성 수소 배리어막(313)과 제 2 층간절연막(314) 사이의 에칭 선택비가 높아지는 에칭조건을 사용하는 것이 바람직하다. 이와 같이 하면, 오버에칭을 행하여도 도전성 수소 배리어막(313)이 제거되지 않기 때문에, 용량상부전극(312)이 노출되는 사태를 방지할 수 있다.
또한, 제 3 실시예에 있어서, 제 2 층간절연막(314) 위에 제 2 플러그(315)와 접속하도록 배선(316)을 형성하였지만, 그 대신에 제 2 층간절연막(314)에 제 2 플러그(315)와 접속하도록 배선(316)을 매설하여도 된다.
(제 4 실시예)
이하, 본 발명의 제 4 실시예에 관한 강유전체 메모리 및 그 제조방법에 대하여 도면을 참조하여 설명한다.
도 26의 (a), (b), 도 27의 (a), (b), 도 28의 (a)∼(c) 및 도 29의 (a), (b)는 제 4 실시예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다. 또, 도 26의 (b)는 도 26의 (a)에서의 XXVI-XXVI선의 단면도이고, 도 29의 (b)는 도 29의 (a)에서의 XXIX-XXIX선의 단면도이다.
우선, 도 26의 (a) 및 (b)에 나타내는 바와 같이, 반도체기판(400)의 표면에, STI 구조를 갖는 소자분리영역(401)을 형성한다. 그 후, 반도체기판(400)에서의 소자분리영역(401)에 의해 둘러싸인 영역 중 각 메모리셀영역 위에, 제 1 게이트절연막(402)을 개재시켜 메모리셀 트랜지스터를 구성하는 제 1 게이트전극(403)을 형성한다. 그 후, 제 1 게이트전극(403)의 측면에 절연성의 제 1 측벽(404)을 형성하는 동시에, 반도체기판(400)에서의 각 메모리셀영역의 표면부에, 하층이 되는 제 1 저농도 불순물확산층(405) 및 상층이 되는 제 1 고농도 불순물확산층(406)을 형성한다. 제 1 저농도 불순물확산층(405) 및 제 1 고농도 불순물확산층(406)은 메모리셀 트랜지스터의 소스영역 또는 드레인영역이 된다.
또한, 도 26의 (a)에 나타내는 바와 같이, 반도체기판(400)에서의 비메모리셀영역 위에 제 2 게이트절연막(407)을 개재시켜 제어 트랜지스터를 구성하는 제 2 게이트전극(408)을 형성한다. 그 후, 제 2 게이트전극(408)의 측면에 절연성의 제 2 측벽(409)을 형성하는 동시에, 반도체기판(400)에서의 비메모리셀영역의 표면부에, 하층이 되는 제 2 저농도 불순물확산층(410) 및 상층이 되는 제 2 고농도 불순물확산층(411)을 형성한다. 제 2 저농도 불순물확산층(410) 및 제 2 고농도 불순물확산층(411)은 제어 트랜지스터의 소스영역 또는 드레인영역이 된다.
또, 제 4 실시예에 있어서, 메모리셀 트랜지스터 및 제어 트랜지스터의 각각을 구성하는 게이트전극 등의 각 요소를 요소마다 동시에 형성하여도 된다.
다음에, 도 26의 (a) 및 (b)에 나타내는 바와 같이, 메모리셀 트랜지스터 및 제어 트랜지스터가 형성되어 있는 반도체기판(400) 위에 제 1 층간절연막(412)을 형성한다. 그 후, 제 1 층간절연막(412)에, 제 1 고농도 불순물확산층(406)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(413) 및 제 2 고농도 불순물확산층(411)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중의 어느 한쪽)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(414)를 형성한다.
다음에, 제 1 층간절연막(412) 위에 전면에 걸쳐, 산소 배리어성을 갖는 도전성막(예를 들면 Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 27의 (a)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(413)의 윗면을 덮는 용량하부전극(415) 및 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 2 플러그(414)의 윗면을 덮는 접속 패드(416)를 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(415)이 제 1 플러그(413)를 개재시켜 접속된다. 그 후, 용량하부전극(415)끼리의 사이의 영역 또는 용량하부전극(415)과 접속 패드(416) 사이의 영역에, 절연막(417)을 그 윗면과 용량하부전극(415) 및 접속 패드(416)의 각각의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(417)이 형성된 제 1 층간절연막(412) 위에 전면에 걸쳐, PZT계 또는 SBT계의 재료로 이루어지는 강유전체막 및 Pt 또는 Pt를 포함하는 합금으로 이루어지는 도전성막을 순차 성막한 후, 그 도전성막 및 강유전체막을 동일한 마스크 패턴(도시생략)을 이용하여 패턴화함으로써, 도 27의 (b)에 나타내는 바와 같이, 용량하부전극(415)의 윗면을 덮는 용량절연막(418) 및 용량절연막(418)의 윗면을 덮는 용량상부전극(419)을 형성한다. 또, 용량하부전극(415), 용량절연막(418) 및 용량상부전극(419)에 의해 용량소자가 구성되어 있다.
다음에, 용량소자가 형성된 제 1 층간절연막(412) 위에 전면에 걸쳐, 수소 배리어성을 갖는 도전성막, 예를 들면 Ti막 또는 Ta막 또는 Ti 또는 Ta를 포함하는 합금막을 성막한 후, 그 도전성막을 패턴화함으로써, 도 28의 (a)에 나타내는 바와 같이, 용량소자를 덮고 또한 용량상부전극(419)의 바깥쪽까지 연장되도록 도전성 수소 배리어막(420)을 형성한다. 구체적으로는, 도전성 수소 배리어막(420)은 접속 패드(416)의 윗면의 적어도 일부분을 덮는 돌출부(420a)를 갖고 있고, 그 돌출부(420a)는 도전성 수소 배리어막(420)이 되는 도전성막을 패턴화할 때에 형성되어 있다. 이로 인해, 도전성 수소 배리어막(420)과 제 2 플러그(414)가 접속 패드(416)를 개재시켜 접속되기 때문에, 도전성 수소 배리어막(420)과 제 2 고농도 불순물확산층(411)이 제 2 플러그(414)를 개재시켜 전기적으로 접속된다.
다음에, 도 28의 (b)에 나타내는 바와 같이, 도전성 수소 배리어막(420)이 형성된 제 1 층간절연막(412) 위에 제 2 층간절연막(421)을 형성한다. 그 후, 제 1 층간절연막(412), 절연막(417) 및 제 2 층간절연막(421)에, 텅스텐으로 이루어지는 제 3 플러그(422)를 제 2 고농도 불순물확산층(411)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중 제 2 플러그(414)가 접속되어 있지 않은 쪽)과 접속하도록 형성한다.
다음에, 도 28의 (c)에 나타내는 바와 같이, 제 2 층간절연막(421) 위에, 알루미늄 등으로 이루어지는 배선(423)을 제 3 플러그(422)와 접속하도록 형성한다. 이로 인해, 배선(423)과 제 2 고농도 불순물확산층(411)이 제 3 플러그(422)를 개재시켜 접속된다. 그 후, 도 29의 (a) 및 (b)에 나타내는 바와 같이, 배선(423)을포함하는 제 2 층간절연막(421) 위에 제 3 층간절연막(424)을 형성한 후, 제 3 층간절연막(424)에, 텅스텐으로 이루어지는 제 4 플러그(425)를 배선(423)과 접속하도록 형성한다. 또, 도 29의 (b)에 나타내는 바와 같이, 제 1 층간절연막(412), 절연막(417) 및 제 2 층간절연막(421)에는 제 5 플러그(426)가 형성되어 있고, 그것에 의하여 제 1 고농도 불순물확산층(406)(드레인영역이 되는 부분)과 배선(423)이 접속되어 있다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(424) 위에 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써, 강유전체 메모리를 완성시킨다.
이상 설명한 바와 같이, 제 4 실시예에 의하면, 메모리셀 트랜지스터 및 제 2 고농도 불순물확산층(411)을 포함하는 제어 트랜지스터가 형성된 반도체기판(400) 위에 제 1 층간절연막(412)을 형성한 후, 제 1 층간절연막(412)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(413)와, 제 2 고농도 불순물확산층(411)과 접속하는 제 2 플러그(414)를 형성한다. 그 후, 제 1 층간절연막(412) 위에 제 1 플러그(413)와 접속하는 용량하부전극(415)을 형성한 후, 용량하부전극(415) 위에, 강유전체막으로 이루어지는 용량절연막(418) 및 용량상부전극(419)을 순차 형성하고, 그 후, 용량상부전극(419) 위에, 용량상부전극(419)의 바깥쪽까지 연장되고 또한 제 2 플러그(414)와 전기적으로 접속하는 도전성 수소 배리어막(420)을 형성한다. 그 후, 도전성 수소 배리어막(420)을 포함하는 제 1 층간절연막(412) 위에 제 2 층간절연막(421)을 형성한 후, 제 1 층간절연막(412) 및 제 2 층간절연막(421)에, 제 2 고농도 불순물확산층(411)과 제 2 층간절연막(421)위의 배선(423)을 접속하는 제 3 플러그(422)를 형성한다. 이 때문에, 용량상부전극(419)의 형성 전에, 구체적으로는 메모리셀 트랜지스터와 용량하부전극(415)을 접속하는 제 1 플러그(413)의 형성과 동시에, 도전성 수소 배리어막(420)과 제 2 고농도 불순물확산층(411)을 접속하는 제 2 플러그(414)를 제 1 층간절연막(412)에 형성할 수 있다. 이로 인해, 도전성 수소 배리어막(420), 제 2 플러그(414), 제 2 고농도 불순물확산층(411) 및 제 3 플러그(422)를 개재시켜 용량상부전극(419)과 배선(423)을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그(414) 및 제 2 고농도 불순물확산층(411)을 이용하여, 용량상부전극(419)과 배선(423)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(419)의 형성 후에, 용량상부전극(419)과 배선(423)을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극(419)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극(419)으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막(418)을 구성하는 강유전체막의 특성의 열화를 방지하여, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 실시예에 의하면, 용량하부전극(415), 용량절연막(418) 및 용량상부전극(419)으로 구성되는 용량소자의 전체를 도전성 수소 배리어막(420)에 의해 항상 덮고 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
또한, 제 4 실시예에 의하면, 산소 배리어성을 갖는 용량하부전극(415)이 제 1 플러그(413)의 윗면을 덮고 있는 동시에, 산소 배리어성을 갖는 접속 패드(416)가 제 2 플러그(414)의 윗면을 덮고 있다. 이 때문에, 용량절연막(418)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에, 제 1 플러그(413) 및 제 2 플러그(414)가 산화되는 것을 방지할 수 있다.
또한, 제 4 실시예에 의하면, 용량하부전극(415)의 재료로서 이용되고 또한 산소 배리어성을 도전성막을 제 2 플러그(414)의 윗면 전체를 덮도록 패턴화함으로써, 용량하부전극(415)의 형성과 동시에 접속 패드(416)를 형성하기 때문에, 공정의 증가를 초래하지 않고 제 2 플러그(414)의 산화를 방지할 수 있다. 또한, 도전성 수소 배리어막(420)을 접속 패드(416)와 접속하도록 형성하기 때문에, 도전성 수소 배리어막(420)과 제 2 플러그(414)를 접속 패드(416)를 개재시켜 접속할 수 있다.
또한, 제 4 실시예에 의하면, 용량하부전극(415)끼리의 사이의 영역 또는 용량하부전극(415)과 접속 패드(416) 사이의 영역에, 절연막(417)을 그 윗면과 용량하부전극(415) 및 접속 패드(416)의 각각의 윗면과 균일하게 되도록 매설한다. 이 때문에, 용량절연막(418) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 실시예에 의하면, 제 2 고농도 불순물확산층(411)의 표면부를 실리사이드화하여 실리사이드층을 형성해 두고, 그 실리사이드층을 제 2 플러그(414)와 제 3 플러그(422)를 접속하는 도전층으로서 이용한 경우, 다음과 같은 효과를 얻는다. 즉, 제 2 플러그(414)와 제 3 플러그(422)를 접속하는 도전층으로서, 반도체기판(400) 위에 형성된 폴리실리콘층 등을 이용하는 경우와 비교하여 그 도전층을 저저항화할 수 있다.
또, 제 4 실시예에 있어서, 제 1 플러그(413), 제 2 플러그(414) 또는 제 3 플러그(422) 등의 재료로서 텅스텐을 이용하였지만, 그 대신에 폴리실리콘 등을 이용하여도 된다.
또한, 제 4 실시예에 있어서, 용량하부전극(415)으로서는, 산소함유율이 적은 TiON막 또는 TiN막, 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 4 실시예에 있어서, 용량하부전극(415)끼리의 사이에 매설되는 절연막(417)으로서는 SiO2막, Si3N4막, 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 4 실시예에 있어서, 용량절연막(418)을 구성하는 강유전체막의 재료로서는, PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 4 실시예에 있어서, 용량상부전극(419)으로서는 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(418)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 4 실시예에 있어서, 도전성 수소 배리어막(420)으로서는 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막, 또는, Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막을 이용하는 것이 바람직하다. 이와 같이 하면, Ti나 Ta의 수소를 흡장하는 성질을 이용하여, 용량상부전극(419)까지 수소가 확산되는 것을 방지하고, 그것에 의하여 용량소자의 내환원성을 확실히 향상시킬 수 있다. 또한, 도전성 수소 배리어막(420)의 도전성이 확실히 유지되기 때문에, 도전성 수소 배리어막(420)을 개재시켜 용량상부전극(419)과 제 2 플러그(414)를 전기적으로 확실히 접속할 수 있다.
또한, 제 4 실시예에 있어서, 반도체기판(400) 위에서의 비메모리셀영역에, 제 2 게이트전극(408) 등에 의해 구성되는 제어 트랜지스터(용량상부전극(419), 즉 메모리셀 플레이트를 온/오프하는 드라이버로서의 기능을 갖고 있다)를 형성하였다. 즉, 제 4 실시예에서는, 제어 트랜지스터가 온으로 되어 있는 경우에만, 용량상부전극(419)과 배선(423)은 도전성 수소 배리어막(420), 제 2 플러그(414), 제 2 고농도 불순물확산층(411)(즉, 제어 트랜지스터의 소스영역 또는 드레인영역) 및 제 3 플러그(422)를 개재시켜 전기적으로 접속된다. 그것에 대하여, 회로구성상 제어 트랜지스터를 필요로 하지 않은 강유전체 메모리에 있어서는, 예를 들면 도 30에 나타내는 바와 같이, 반도체기판(400) 위에서의 비메모리셀영역에 제 2 고농도 불순물확산층(411)만을 형성하여도 된다. 이 경우, 용량상부전극(419)과 배선(423)은 도전성 수소 배리어막(420), 제 2 플러그(414), 제 2 고농도 불순물확산층(411) 및 제 3 플러그(422)를 개재시켜 항상 전기적으로 접속된다. 또한, 이 경우, 제 2 고농도 불순물확산층(411)의 표면부를 실리사이드화하여도 된다.
또한, 제 4 실시예에 있어서, 제 2 플러그(414)와 제 3 플러그(422)를 접속하는 도전층으로서 제 2 고농도 불순물확산층(411)을 이용하였지만, 그 대신에, 예를 들면 도 31에 나타내는 바와 같이, 제 1 층간절연막(412)의 하층막(412a)과 상층막(412b) 사이에 형성된 도전층(430)을 이용하여도 된다. 도 31에 나타내는 구조의 형성방법(자세하게는 제 1 실시예의 제 2 변형예를 참조) 중 본 실시예의 방법과 크게 다른 점은 다음과 같다. 즉, 메모리셀 트랜지스터가 형성된 반도체기판(400) 위에 제 1 층간절연막(412)의 하층막(412a)을 형성한 후, 비메모리셀영역의 하층막(412a) 위에 도전층(430)을 형성하고, 그 후, 제 1 층간절연막(412)의 상층막(412b)을 형성한다. 그 후, 제 1 층간절연막(412)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(413) 및 도전층(430)과 접속하는 제 2 플러그(414)를 형성한다. 여기서, 도전층(430)의 재료는 특별히 한정되는 것은 아니지만, 도전층(430)이 용량상부전극(419)의 인출배선에 사용되는 것을 고려하여, 도전층(430)의 재료로서 저저항재료, 예를 들면 폴리실리콘 또는 그것을 실리사이드화한 것 또는 텅스텐 등을 이용하는 것이 바람직하다. 또한, 도전층(430)으로서, 강유전체 커패시터(용량하부전극(415), 용량절연막(418) 및 용량상부전극(419)에 의해 구성되는 용량소자)보다도 아래쪽의 배선층, 예를 들면 비트선에 사용되는 배선층을 이용하여도 된다. 또는, 도전층(430)으로서, 예를 들면 도 32에 나타내는 바와 같이, 반도체기판(400) 위에 층간절연막을 개재시키지 않고 형성된 배선층, 예를 들면 메모리셀 트랜지스터 또는 제어 트랜지스터의 게이트전극과 동시에 형성된 배선층을 이용하여도 된다. 이 때, 그 배선층은 소자분리영역(401) 위에 형성되어 있어도 되고, 반도체기판(400)에서의 소자분리영역(401)이 형성되어 있지 않은 영역 위에 형성되어 있어도 된다.
또한, 제 4 실시예에 있어서, 제 2 플러그(414)의 윗면을 산소 배리어성을 갖는 접속 패드(416)에 의해 덮었지만, 그 대신에 예를 들면 제 2 플러그(414)가 산소 배리어성을 갖는 재료로 이루어지는 경우에는, 접속 패드(416)를 형성하지 않아도 된다. 이와 같이 하면, 강유전체 메모리의 집적도를 향상시킬 수 있다. 또한, 이 때, 도전성 수소 배리어막(420)의 돌출부(420a)는 제 2 플러그(414)의 윗면의 적어도 일부분을 덮는 것이 바람직하다.
또한, 제 4 실시예에 있어서, 용량하부전극(415)끼리의 사이의 영역 또는 용량하부전극(415)과 접속 패드(416) 사이의 영역에, 절연막(417)을 매설하였지만, 그 대신에 절연막(417)을 형성하지 않아도 된다.
또한, 제 4 실시예에 있어서, 용량절연막(418)이 되는 강유전체막 및 용량상부전극(419)이 되는 도전성막을 동일한 마스크 패턴을 이용하여 패턴화하였지만, 그 대신에 그 도전성막 및 강유전체막을 서로 다른 마스크 패턴을 이용하여 패턴화하여도 된다.
또한, 제 4 실시예에 있어서, 도전성 수소 배리어막(420)을 형성하기 전에, 용량상부전극(419) 및 용량절연막(418)의 각각의 측면에 측벽을 형성해 두는 것이 바람직하다. 이와 같이 하면, 도전성 수소 배리어막(420)이 되는 도전성막의 단차피복성이 향상되어, 도전성 수소 배리어막(420)의 돌출부(420a)에 단선이 생기는 사태를 방지할 수 있기 때문에, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 실시예에 있어서, 제 2 층간절연막(421) 위에 제 3 플러그(422)와 접속하도록 배선(423)을 형성하였지만, 그 대신에 제 2 층간절연막(421)에 제 3 플러그(422)와 접속하도록 배선(423)을 매설하여도 된다.
(제 4 실시예의 변형예)
이하, 본 발명의 제 4 실시예의 변형예에 관한 강유전체 메모리 및 그 제조방법에 대해서 도면을 참조하여 설명한다.
도 33의 (a)∼(c), 도 34의 (a), (b) 및 도 35의 (a), (b)는 제 4 실시예의 변형예에 관한 강유전체 메모리의 제조방법의 각 공정을 나타내는 단면도이다.
우선, 도 33의 (a)에 나타내는 바와 같이, 반도체기판(400)의 표면에, STI 구조를 갖는 소자분리영역(401)을 형성한다. 그 후, 반도체기판(400)에서의 소자분리영역(401)에 의해 둘러싸인 영역 중 각 메모리셀영역의 표면부에, 하층이 되는 제 1 저농도 불순물확산층(405) 및 상층이 되는 제 1 고농도 불순물확산층(406)을 형성한다. 제 1 저농도 불순물확산층(405) 및 제 1 고농도 불순물확산층(406)은 메모리셀 트랜지스터(게이트전극 등의 도시생략)의 소스영역 또는 드레인영역이 된다.
또한, 도 33의 (a)에 나타내는 바와 같이, 반도체기판(400)에서의 비메모리셀영역 위에, 제 2 게이트절연막(407)을 개재시켜 제어 트랜지스터를 구성하는 제 2 게이트전극(408)을 형성한다. 그 후, 제 2 게이트전극(408)의 측면에 절연성의 제 2 측벽(409)을 형성하는 동시에, 반도체기판(400)에서의 비메모리셀영역의 표면부에, 하층이 되는 제 2 저농도 불순물확산층(410) 및 상층이 되는 제 2 고농도 불순물확산층(411)을 형성한다. 제 2 저농도 불순물확산층(410) 및 제 2 고농도 불순물확산층(411)은 제어 트랜지스터의 소스영역 또는 드레인영역이 된다.
또, 제 4 실시예의 변형예에 있어서, 메모리셀 트랜지스터 및 제어 트랜지스터의 각각을 구성하는 게이트전극 등의 각 요소를 요소마다 동시에 형성하여도 된다.
다음에, 도 33의 (a)에 나타내는 바와 같이, 메모리셀 트랜지스터 및 제어 트랜지스터가 형성되어 있는 반도체기판(400) 위에 제 1 층간절연막(412)을 형성한다. 그 후, 제 1 층간절연막(412)에, 제 1 고농도 불순물확산층(406)(소스영역이 되는 부분)과 접속하고 또한 텅스텐으로 이루어지는 제 1 플러그(413) 및 제 2 고농도 불순물확산층(411)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중의 어느 한쪽)과 접속하고 또한 텅스텐으로 이루어지는 제 2 플러그(414)를 형성한다.
다음에, 제 1 층간절연막(412) 위에 전면에 걸쳐, 산소 배리어성을 갖는 도전성막(예를 들면 Ir막 또는 IrO2막 등)을 전면에 성막한 후, 그 도전성막을 패턴화함으로써, 도 33의 (b)에 나타내는 바와 같이, 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 1 플러그(413)의 윗면을 덮는 용량하부전극(415) 및 산소 배리어성을 갖는 도전성막으로 이루어지고 또한 제 2 플러그(414)의 윗면을 덮는 접속 패드(416)를 형성한다. 이로 인해, 메모리셀 트랜지스터와 용량하부전극(415)이 제 1 플러그(413)를 개재시켜 접속된다. 그 후, 용량하부전극(415)끼리의 사이의 영역 또는 용량하부전극(415)과 접속 패드(416) 사이의 영역에, 절연막(417)을 그 윗면과 용량하부전극(415) 및 접속 패드(416)의 각각의 윗면이 균일하게 되도록 매설한다.
다음에, 절연막(417)이 형성된 제 1 층간절연막(412) 위에 전면에 걸쳐, PZT계 또는 SBT계의 재료로 이루어지는 강유전체막, Pt 또는 Pt를 포함하는 합금으로 이루어지는 제 1 도전성막 및 수소 배리어성을 갖는 제 2 도전성막(예를 들면 Ti막 또는 Ta막 또는 Ti 또는 Ta를 포함하는 합금막)을 순차 성막한 후, 그 제 2 도전성막, 제 1 도전성막 및 강유전체막을 동일한 마스크 패턴(도시생략)을 이용하여 패턴화한다. 이로 인해, 도 33의 (c)에 나타내는 바와 같이, 용량하부전극(415)의 윗면을 덮는 용량절연막(418), 용량절연막(418)의 윗면을 덮는 용량상부전극(419) 및 용량상부전극(419)의 윗면을 덮는 도전성 수소 배리어막(420)을 형성한다. 또, 용량하부전극(415), 용량절연막(418) 및 용량상부전극(419)에 의해 용량소자가 구성되어 있다.
다음에, 도전성 수소 배리어막(420)이 형성된 제 1 층간절연막(412) 위에 전면에 걸쳐, 도전성막(도시생략)을 퇴적한 후, 그 도전성막에 대하여 에치 백을 행함으로써, 도 34의 (a)에 나타내는 바와 같이, 도전성 수소 배리어막(420)의 측면에 도전성의 제 3 측벽(420b)을 접속 패드(416)와 접속하도록 형성한다. 이로 인해, 도전성 수소 배리어막(420)과 제 2 플러그(414)가 제 3 측벽(420b) 및 접속 패드(416)를 개재시켜 접속된다.
다음에, 도 34의 (b)에 나타내는 바와 같이, 용량소자가 형성된 제 1 층간절연막(412) 위에 제 2 층간절연막(421)을 형성한다. 그 후, 제 1 층간절연막(412),절연막(417) 및 제 2 층간절연막(421)에, 텅스텐으로 이루어지는 제 3 플러그(422)를, 제 2 고농도 불순물확산층(411)(소스영역이 되는 부분 및 드레인영역이 되는 부분 중 제 2 플러그(414)가 접속되어 있지 않은 쪽)과 접속하도록 형성한다.
다음에, 도 35의 (a)에 나타내는 바와 같이, 제 2 층간절연막(421) 위에, 알루미늄 등으로 이루어지는 배선(423)을 제 3 플러그(422)와 접속하도록 형성한다. 이로 인해, 배선(423)과 제 2 고농도 불순물확산층(411)이 제 3 플러그(422)를 개재시켜 접속된다. 그 후, 도 35의 (b)에 나타내는 바와 같이, 배선(423)을 포함하는 제 2 층간절연막(421) 위에 제 3 층간절연막(424)을 형성한 후, 제 3 층간절연막(424)에, 텅스텐으로 이루어지는 제 4 플러그(425)를 배선(423)과 접속하도록 형성한다. 그 후, 도시는 생략되어 있지만, 제 3 층간절연막(424) 위에 추가로 상층의 층간절연막, 배선 또는 표면보호막 등을 형성함으로써, 강유전체 메모리를 완성시킨다.
이상 설명한 바와 같이, 제 4 실시예의 변형예에 의하면, 메모리셀 트랜지스터 및 제 2 고농도 불순물확산층(411)을 포함하는 제어 트랜지스터가 형성된 반도체기판(400) 위에 제 1 층간절연막(412)을 형성한 후, 제 1 층간절연막(412)에, 메모리셀 트랜지스터와 접속하는 제 1 플러그(413) 및 제 2 고농도 불순물확산층(411)과 접속하는 제 2 플러그(414)를 형성한다. 그 후, 제 1 층간절연막(412) 위에 제 1 플러그(413)와 접속하는 용량하부전극(415)을 형성한 후, 용량절연막(418)이 되는 강유전체막, 용량상부전극(419)이 되는 제 1 도전성막 및 도전성 수소 배리어막(420)이 되는 제 2 도전성막을 동일한 마스크 패턴을 이용하여패턴화한다. 이로 인해, 용량하부전극(415)의 윗면을 덮는 용량절연막(418), 용량절연막(418)의 윗면을 덮는 용량상부전극(419) 및 용량상부전극(419)의 윗면을 덮는 도전성 수소 배리어막(420)을 형성한다. 그 후, 도전성 수소 배리어막(420)의 측면에 도전성의 제 3 측벽(420b)을 제 2 플러그(414)와 전기적으로 접속하도록 형성한다. 그 후, 도전성 수소 배리어막(420)을 포함하는 제 1 층간절연막(412) 위에 제 2 층간절연막(421)을 형성한 후, 제 1 층간절연막(412) 및 제 2 층간절연막(421)에, 제 2 고농도 불순물확산층(411)과 제 2 층간절연막(421) 위의 배선(423)을 접속하는 제 3 플러그(422)를 형성한다. 이 때문에, 용량상부전극(419) 형성 전에, 구체적으로는 메모리셀 트랜지스터와 용량하부전극(415)을 접속하는 제 1 플러그(413)의 형성과 동시에, 제 3 측벽(420b)을 개재시켜 도전성 수소 배리어막(420)과 제 2 고농도 불순물확산층(411)을 접속하는 제 2 플러그(414)를 제 1 층간절연막(412)에 형성할 수 있다. 이로 인해, 도전성 수소 배리어막(420), 제 2 플러그(414), 제 2 고농도 불순물확산층(411) 및 제 3 플러그(422)를 개재시켜 용량상부전극(419)과 배선(423)을 전기적으로 접속할 수 있다. 즉, 미리 용량소자보다도 아래쪽에 형성되어 있는 제 2 플러그(414) 및 제 2 고농도 불순물확산층(411)을 이용하여, 용량상부전극(419)과 배선(423)을 전기적으로 접속할 수 있다. 따라서, 용량상부전극(419)의 형성 후에, 용량상부전극(419)과 배선(423)을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극(419)이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를회피할 수 있다. 그 결과, 용량상부전극(419)으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막(418)을 구성하는 강유전체막의 특성의 열화를 방지하여, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 실시예의 변형예에 의하면, 용량하부전극(415), 용량절연막(418) 및 용량상부전극(419)으로 구성되는 용량소자를 도전성 수소 배리어막(420)으로 항상 덮고 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다.
또한, 제 4 실시예의 변형예에 의하면, 산소 배리어성을 갖는 용량하부전극(415)이 제 1 플러그(413)의 윗면을 덮고 있는 동시에, 산소 배리어성을 갖는 접속 패드(416)가 제 2 플러그(414)의 윗면을 덮고 있다. 이 때문에, 용량절연막(418)을 구성하는 강유전체막을 산소분위기 중에서 소결할 때에, 제 1 플러그(413) 및 제 2 플러그(414)가 산화되는 것을 방지할 수 있다.
또한, 제 4 실시예의 변형예에 의하면, 용량하부전극(415)의 재료로서 이용되고 또한 산소 배리어성을 갖는 도전성막을 제 2 플러그(414)의 윗면 전체를 덮 도록 패턴화함으로써, 용량하부전극(415)의 형성과 동시에 접속 패드(416)를 형성하기 때문에, 공정의 증가를 초래하지 않고 제 2 플러그(414)의 산화를 방지할 수 있다. 또한, 도전성 수소 배리어막(420)의 측면에 도전성의 제 3 측벽(420b)을 접속 패드(416)와 접속하도록 형성하기 때문에, 도전성 수소 배리어막(420)과 제 2 플러그(414)를 제 3 측벽(420b) 및 접속 패드(416)를 개재시켜 접속할 수 있다.
또한, 제 4 실시예의 변형예에 의하면, 용량절연막(418)이 되는 절연성막 및 용량상부전극(419)이 되는 제 1 도전성막을 패턴화하기 위해서 이용된 마스크 패턴을 이용하여, 도전성 수소 배리어막(420)이 되는 제 2 도전성막을 패턴화하기 때문에, 제조공정에서 이용되는 마스크 패턴의 수를 저감할 수 있다.
또한, 제 4 실시예의 변형예에 의하면, 용량하부전극(415)끼리의 사이의 영역 또는 용량하부전극(415)과 접속 패드(416) 사이의 영역에, 절연막(417)을 그 윗면과 용량하부전극(415) 및 접속 패드(416)의 각각의 윗면이 균일하게 되도록 매설한다. 이 때문에, 용량절연막(418) 등의 퇴적공정을 평탄한 하지 상에서 행할 수 있기 때문에, 용량소자의 신뢰성, 즉 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
또한, 제 4 실시예의 변형예에 의하면, 제 2 고농도 불순물확산층(411)의 표면부를 실리사이드화하여 실리사이드층을 형성해 두고, 그 실리사이드층을 제 2 플러그(414)와 제 3 플러그(422)를 접속하는 도전층으로서 이용한 경우, 다음과 같은 효과를 얻는다. 즉, 제 2 플러그(414)와 제 3 플러그(422)를 접속하는 도전층으로서, 반도체기판(400) 위에 형성된 폴리실리콘층 등을 이용하는 경우와 비교하여, 그 도전층을 저저항화할 수 있다.
또, 제 4 실시예의 변형예에 있어서, 제 3 측벽(420b)은 수소 배리어성을 갖는 것이 바람직하다. 이와 같이 하면, 용량하부전극(415), 용량절연막(418) 및 용량상부전극(419)으로 구성되는 용량소자의 전체를 수소 배리어막으로 확실히 덮을 수 있기 때문에, 용량소자의 내환원성을 향상시킬 수 있다. 또한, 제 3 측벽(420b)의 재료로서 도전성 수소 배리어막(420)과 동일한 재료를 이용하는 경우에는, 도전성 수소 배리어막(420)이 되는 제 2 도전성막을 두껍게 퇴적하는 것이 바람직하다.
또한, 제 4 실시예의 변형예에 있어서, 제 1 플러그(413), 제 2 플러그(414), 또는 제 3 플러그(422) 등의 재료로서 텅스텐을 이용하였지만, 그 대신에 폴리실리콘 등을 이용하여도 된다.
또한, 제 4 실시예의 변형예에 있어서, 용량하부전극(415)으로서는, 산소함유율이 적은 TiON막 또는 TiN막, 또는 Ti를 포함하는 합금막 등을 하층막(밀착층으로서 기능한다)으로 하고, 또한 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 상층막으로 하는 적층막을 이용하는 것이 바람직하다.
또한, 제 4 실시예의 변형예에 있어서, 용량하부전극(415)끼리의 사이에 매설되는 절연막(417)으로서는 SiO2막, Si3N4막, 또는 SiON막 등을 이용하는 것이 바람직하다.
또한, 제 4 실시예의 변형예에 있어서, 용량절연막(418)을 구성하는 강유전체막의 재료로서는, PZT계의 재료 또는 SBT계의 재료 등을 이용하는 것이 바람직하다.
또한, 제 4 실시예의 변형예에 있어서, 용량상부전극(419)으로서는 내산화성이 강한 Pt막 또는 Pt를 포함하는 합금막, 산화물이 산소 배리어성 및 도전성을 갖는 Ru막 또는 Ir막, 또는 RuO2막 또는 IrO2막 등을 적어도 일부분에 이용하는 것이 바람직하다. 이와 같이 하면, 용량절연막(418)을 구성하는 강유전체막의 결정을 충분히 성장시킬 수 있다.
또한, 제 4 실시예의 변형예에 있어서, 도전성 수소 배리어막(420)으로서는 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막, 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막을 이용하는 것이 바람직하다. 이와 같이 하면, Ti나 Ta의 수소를 흡장하는 성질을 이용하여, 용량상부전극(419)까지 수소가 확산하는 것을 방지하고, 그것에 의하여 용량소자의 내환원성을 확실히 향상시킬 수 있다. 또한, 도전성 수소 배리어막(420)의 도전성이 확실히 유지되기 때문에, 도전성 수소 배리어막(420)을 개재시켜 용량상부전극(419)과 제 2 플러그(414)를 전기적으로 확실히 접속할 수 있다.
또한, 제 4 실시예의 변형예에 있어서, 반도체기판(400) 위에서의 비메모리영역에, 제 2 게이트전극(408) 등에 의해 구성되는 제어 트랜지스터를 형성하였지만, 회로구성상, 제어 트랜지스터를 필요로 하지 않은 강유전체 메모리에 있어서는, 반도체기판(400) 위에서의 비메모리영역에 제 2 고농도 불순물확산층(411)만을 형성하여도 된다. 이 경우, 제 2 고농도 불순물확산층(411)의 표면부를 실리사이드화하여도 된다.
또한, 제 4 실시예의 변형예에 있어서, 제 2 플러그(414)의 윗면을 산소 배리어성을 갖는 접속 패드(416)로 덮었지만, 그 대신에, 예를 들면 제 2 플러그(414)가 산소 배리어성을 갖는 재료로 이루어지는 경우에는, 접속 패드(416)를 형성하지 않아도 된다. 이와 같이 하면, 강유전체 메모리의 집적도를 향상시킬 수 있다. 또한, 이 때, 제 3 측벽(420b)은 제 2 플러그(414)의 윗면의 적어도 일부분을 덮는 것이 바람직하다.
또한, 제 4 실시예의 변형예에 있어서, 용량하부전극(415)끼리의 사이의 영역 또는 용량하부전극(415)과 접속 패드(416) 사이의 영역에, 절연막(417)을 매설하였지만, 그 대신에 절연막(417)을 형성하지 않아도 된다.
또한, 제 4 실시예의 변형예에 있어서, 용량절연막(418)이 되는 강유전체막, 용량상부전극(419)이 되는 제 1 도전성막 및 도전성 수소 배리어막(420)이 되는 제 2 도전성막을 동일한 마스크 패턴을 이용하여 패턴화하였지만, 그 대신에 각 도전성막 및 강유전체막을 서로 다른 마스크 패턴을 이용하여 패턴화하여도 된다.
또한, 제 4 실시예의 변형예에 있어서, 용량절연막(418)을 용량하부전극(415)의 윗면을 덮고 또한 접속 패드(416)와는 접촉하지 않도록 형성하였지만, 그 대신에 용량절연막(418)을 그 단부가 접속 패드(416) 위에 위치하도록 형성하여도 된다. 이와 같이 하면, 용량절연막(418)이 되는 절연성막에 대하여 큰 에칭 선택비를 갖는 도전성막을 접속 패드(416)의 재료로서 이용하는 동시에, 그 접속 패드(416)를 에칭 스토퍼로서 상기의 절연막성을 패턴화함으로써, 오버에칭에 기인하는 단차형성을 방지하면서 용량절연막(418)을 형성할 수 있다.
또한, 제 4 실시예의 변형예에 있어서, 제 2 층간절연막(421) 위에 제 3 플러그(422)와 접속하도록 배선(423)을 형성하였지만, 그 대신에 제 2 층간절연막(421)에 제 3 플러그(422)와 접속하도록 배선(423)을 매설하여도 된다.
본 발명에 의하면, 용량상부전극의 형성 후에, 용량상부전극과 배선을 직접 접속하는 플러그를 형성하기 위한 콘택트 홀을 형성할 필요가 없기 때문에, 용량상부전극이 노출되어 수소분위기 또는 환원성 분위기에 방치되는 사태를 회피할 수 있다. 그 결과, 용량상부전극으로서 강한 촉매작용을 갖는 Pt막을 이용하는 경우에도, 용량절연막을 구성하는 강유전체막의 특성의 열화를 방지하여, 강유전체 메모리의 신뢰성을 향상시킬 수 있다.
Claims (45)
- 반도체기판 위에서의 하나의 영역에 형성된 트랜지스터와,상기 반도체기판 위에서의 다른 영역에 형성된 도전층과,상기 트랜지스터 및 도전층을 포함하는 상기 반도체기판 위에 형성된 제 1 층간절연막과,상기 제 1 층간절연막 위에 형성된 용량하부전극과,상기 용량하부전극 위에 형성된 강유전체막으로 이루어지는 용량절연막과,상기 용량절연막 위에 상기 용량절연막의 바깥쪽까지 연장되도록 형성된 용량상부전극과,상기 용량상부전극을 포함하는 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막과,상기 제 2 층간절연막 위에 형성된 배선과,상기 제 1 층간절연막에 형성되어 상기 트랜지스터와 상기 용량하부전극을 접속하는 제 1 플러그와,상기 제 1 층간절연막에 형성되어 상기 도전층과 상기 용량상부전극을 전기적으로 접속하는 제 2 플러그와,상기 제 1 층간절연막 및 제 2 층간절연막에 형성되어 상기 도전층과 상기 배선을 접속하는 제 3 플러그를 구비하고 있는 것을 특징으로 하는 강유전체 메모리.
- 제 1항에 있어서,상기 도전층은 상기 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것을 특징으로 하는 강유전체 메모리.
- 제 1항에 있어서,상기 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고,상기 도전층은 상기 하층막과 상기 상층막 사이에 형성되어 있는 것을 특징으로 하는 강유전체 메모리.
- 제 1항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리.
- 반도체기판 위에서의 하나의 영역에 형성된 트랜지스터와,상기 반도체기판 위에서의 다른 영역에 형성된 도전층과,상기 트랜지스터 및 도전층을 포함하는 상기 반도체기판 위에 형성된 제 1 층간절연막과,상기 제 1 층간절연막 위에 형성된 용량하부전극과,상기 용량하부전극 위에 상기 용량하부전극의 바깥쪽까지 연장되도록 형성된 강유전체막으로 이루어지는 용량절연막과,상기 용량절연막에서의 상기 용량하부전극의 바깥쪽에 형성되어 있는 부분에 설치된 개구부와,상기 개구부를 포함하는 상기 용량절연막 위에 형성된 용량상부전극과,상기 용량상부전극을 포함하는 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막과,상기 제 2 층간절연막 위에 형성된 배선과,상기 제 1 층간절연막에 형성되어 상기 트랜지스터와 상기 용량하부전극을 접속하는 제 1 플러그와,상기 제 1 층간절연막에 형성되어 상기 도전층과 상기 용량상부전극을 상기 개구부를 개재시켜 전기적으로 접속하는 제 2 플러그와,상기 제 1 층간절연막 및 제 2 층간절연막에 형성되어 상기 도전층과 상기 배선을 접속하는 제 3 플러그를 구비하고 있는 것을 특징으로 하는 강유전체 메모리.
- 제 5항에 있어서,상기 도전층은 상기 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것을 특징으로 하는 강유전체 메모리.
- 제 5항에 있어서,상기 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고,상기 도전층은 상기 하층막과 상기 상층막 사이에 형성되어 있는 것을 특징으로 하는 강유전체 메모리.
- 제 5항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리.
- 반도체기판 위에 형성된 트랜지스터와,상기 트랜지스터를 포함하는 상기 반도체기판 위에 형성된 제 1 층간절연막과,상기 제 1 층간절연막 위에 형성된 용량하부전극과,상기 용량하부전극 위에 형성된 강유전체막으로 이루어지는 용량절연막과,상기 용량절연막 위에 형성된 용량상부전극과,상기 용량상부전극 위에 형성된 도전성 수소 배리어막과,상기 도전성 수소 배리어막을 포함하는 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막과,상기 제 2 층간절연막 위에 형성된 배선과,상기 제 1 층간절연막에 형성되어 상기 트랜지스터와 상기 용량하부전극을 접속하는 제 1 플러그와,상기 제 2 층간절연막에 형성되어 상기 도전성 수소 배리어막과 상기 배선을 접속하는 제 2 플러그를 구비하고 있는 것을 특징으로 하는 강유전체 메모리.
- 제 9항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리.
- 제 9항에 있어서,상기 도전성 수소 배리어막은 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리.
- 반도체기판 위에서의 하나의 영역에 형성된 트랜지스터와,상기 반도체기판 위에서의 다른 영역에 형성된 도전층과,상기 트랜지스터 및 도전층을 포함하는 상기 반도체기판 위에 형성된 제 1 층간절연막과,상기 제 1 층간절연막 위에 형성된 용량하부전극과,상기 용량하부전극 위에 형성된 강유전체막으로 이루어지는 용량절연막과,상기 용량절연막 위에 형성된 용량상부전극과,상기 용량상부전극 위에 상기 용량상부전극의 바깥쪽까지 연장되도록 형성된 도전성 수소 배리어막과,상기 도전성 수소 배리어막을 포함하는 상기 제 1 층간절연막 위에 형성된 제 2 층간절연막과,상기 제 2 층간절연막 위에 형성된 배선과,상기 제 1 층간절연막에 형성되어 상기 트랜지스터와 상기 용량하부전극을 접속하는 제 1 플러그와,상기 제 1 층간절연막에 형성되어 상기 도전층과 상기 도전성 수소 배리어막을 전기적으로 접속하는 제 2 플러그와,상기 제 1 층간절연막 및 제 2 층간절연막에 형성되어 상기 도전층과 상기 배선을 접속하는 제 3 플러그를 구비하고 있는 것을 특징으로 하는 강유전체 메모리.
- 제 12항에 있어서,상기 도전층은 상기 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것을 특징으로 하는 강유전체 메모리.
- 제 12항에 있어서,상기 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고,상기 도전층은 상기 하층막과 상기 상층막 사이에 형성되어 있는 것을 특징으로 하는 강유전체 메모리.
- 제 12항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리.
- 제 12항에 있어서,상기 도전성 수소 배리어막은 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리.
- 반도체기판 위에서의 하나의 영역에 트랜지스터를 형성하는 공정과,상기 반도체기판 위에서의 다른 영역에 도전층을 형성하는 공정과,상기 트랜지스터 및 도전층을 포함하는 상기 반도체기판 위에 제 1 층간절연막을 형성하는 공정과,상기 제 1 층간절연막에 상기 트랜지스터와 접속하는 제 1 플러그와, 상기 도전층과 접속하는 제 2 플러그를 형성하는 공정과,상기 제 1 층간절연막 위에 상기 제 1 플러그와 접속하도록 용량하부전극을형성하는 공정과,상기 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과,상기 용량절연막 위에 상기 용량절연막의 바깥쪽까지 연장되고 또한 상기 제 2 플러그와 전기적으로 접속하도록 용량상부전극을 형성하는 공정과,상기 용량상부전극을 포함하는 상기 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과,상기 제 1 층간절연막 및 제 2 층간절연막에 상기 도전층과 접속하는 제 3 플러그를 형성하는 공정과,상기 제 2 층간절연막 위에 상기 제 3 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 17항에 있어서,상기 용량하부전극을 형성하는 공정은 상기 제 1 층간절연막 위에 상기 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고,상기 용량상부전극을 형성하는 공정은 상기 용량상부전극을 상기 접속 패드와 접속하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 18항에 있어서,상기 용량절연막을 형성하는 공정은 상기 용량절연막을 그 단부가 상기 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 17항에 있어서,상기 용량상부전극을 형성하는 공정은 상기 용량절연막이 되는 절연성막을 패턴화하기 위해서 이용된 마스크패턴을 이용하여 상기 용량상부전극이 되는 도전성막을 패턴화한 후, 상기 용량상부전극의 측면에 상기 제 2 플러그와 전기적으로 접속하도록 도전성의 측벽을 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 20항에 있어서,상기 용량하부전극을 형성하는 공정은 상기 제 1 층간절연막 위에 상기 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고,상기 용량상부전극을 형성하는 공정은 상기 측벽을 상기 접속 패드와 접속하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 21항에 있어서,상기 용량절연막을 형성하는 공정은 상기 용량절연막을 그 단부가 상기 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 17항에 있어서,상기 도전층은 상기 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 17항에 있어서,상기 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고,상기 도전층은 상기 하층막과 상기 상층막 사이에 형성되어 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 17항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 반도체기판 위에서의 하나의 영역에 트랜지스터를 형성하는 공정과,상기 반도체기판 위에서의 다른 영역에 도전층을 형성하는 공정과,상기 트랜지스터 및 도전층을 포함하는 상기 반도체기판 위에 제 1 층간절연막을 형성하는 공정과,상기 제 1 층간절연막에 상기 트랜지스터와 접속하는 제 1 플러그와, 상기 도전층과 접속하는 제 2 플러그를 형성하는 공정과,상기 제 1 층간절연막 위에 상기 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과,상기 용량하부전극 위에 적어도 상기 제 2 플러그의 위쪽까지 연장되고 또한 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과,상기 용량절연막에서의 상기 제 2 플러그의 위쪽에 형성되어 있는 부분에 개구부를 형성하는 공정과,상기 개구부를 포함하는 상기 용량절연막 위에 상기 개구부를 개재시켜 상기 제 2 플러그와 전기적으로 접속하도록 용량상부전극을 형성하는 공정과,상기 용량상부전극을 포함하는 상기 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과,상기 제 1 층간절연막 및 제 2 층간절연막에 상기 도전층과 접속하는 제 3 플러그를 형성하는 공정과,상기 제 2 층간절연막 위에 상기 제 3 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 26항에 있어서,상기 용량하부전극을 형성하는 공정은 상기 제 1 층간절연막 위에 상기 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고,상기 용량상부전극을 형성하는 공정은 상기 용량상부전극을 상기 접속 패드와 접속하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 26항에 있어서,상기 개구부를 형성하는 공정은 상기 용량절연막이 되는 절연성막을 패턴화하기 전에 행해지고,상기 용량상부전극을 형성하는 공정은 상기 용량절연막이 되는 상기 절연성막과, 상기 용량상부전극이 되는 도전성막을 동시에 패턴화하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 26항에 있어서,상기 도전층은 상기 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 26항에 있어서,상기 제 1 층간절연막은 하층막과 그 위에 형성된 상층막을 갖고 있고,상기 도전층은 상기 하층막과 상기 상층막 사이에 형성되어 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 26항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 반도체기판 위에 트랜지스터를 형성하는 공정과,상기 트랜지스터를 포함하는 상기 반도체기판 위에 제 1 층간절연막을 형성하는 공정과,상기 제 1 층간절연막에 상기 트랜지스터와 접속하는 제 1 플러그를 형성하는 공정과,상기 제 1 층간절연막 위에 상기 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과,상기 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과,상기 용량절연막 위에 용량상부전극을 형성하는 공정과,상기 용량상부전극 위에 도전성 수소 배리어막을 형성하는 공정과,상기 도전성 수소 배리어막을 포함하는 상기 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과,상기 제 2 층간절연막에 상기 도전성 수소 배리어막과 접속하는 제 2 플러그를 형성하는 공정과,상기 제 2 층간절연막 위에 상기 제 2 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 32항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 32항에 있어서,상기 도전성 수소 배리어막은 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 반도체기판 위에서의 하나의 영역에 트랜지스터를 형성하는 공정과,상기 반도체기판 위에서의 다른 영역에 도전층을 형성하는 공정과,상기 트랜지스터 및 도전층을 포함하는 상기 반도체기판 위에 제 1 층간절연막을 형성하는 공정과,상기 제 1 층간절연막에 상기 트랜지스터와 접속하는 제 1 플러그와, 상기 도전층과 접속하는 제 2 플러그를 형성하는 공정과,상기 제 1 층간절연막 위에 상기 제 1 플러그와 접속하도록 용량하부전극을 형성하는 공정과,상기 용량하부전극 위에 강유전체막으로 이루어지는 용량절연막을 형성하는 공정과,상기 용량절연막 위에 용량상부전극을 형성하는 공정과,상기 용량상부전극 위에 상기 용량상부전극의 바깥쪽까지 연장되고 또한 상기 제 2 플러그와 전기적으로 접속하도록 도전성 수소 배리어막을 형성하는 공정과,상기 도전성 수소 배리어막을 포함하는 상기 제 1 층간절연막 위에 제 2 층간절연막을 형성하는 공정과,상기 제 1 층간절연막 및 제 2 층간절연막에 상기 도전층과 접속하는 제 3 플러그를 형성하는 공정과,상기 제 2 층간절연막 위에 상기 제 3 플러그와 접속하도록 배선을 형성하는 공정을 구비하고 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 35항에 있어서,상기 용량하부전극을 형성하는 공정은 상기 제 1 층간절연막 위에 상기 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고,상기 도전성 수소 배리어막을 형성하는 공정은 상기 도전성 수소 배리어막을 상기 접속 패드와 접속하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 36항에 있어서,상기 용량절연막을 형성하는 공정은 상기 용량절연막을 그 단부가 상기 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 35항에 있어서,상기 도전성 수소 배리어막을 형성하는 공정은 상기 용량절연막이 되는 절연성막 및 상기 용량상부전극이 되는 제 1 도전성막을 패턴화하기 위해서 이용된 마스크 패턴을 이용하여, 상기 도전성 수소 배리어막이 되는 제 2 도전성막을 패턴화한 후, 상기 도전성 수소 배리어막의 측면에 상기 제 2 플러그와 전기적으로 접속하도록 도전성의 측벽을 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 38항에 있어서,상기 측벽은 수소 배리어성을 갖는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 38항에 있어서,상기 용량하부전극을 형성하는 공정은 상기 제 1 층간절연막 위에 상기 제 2 플러그와 접속하도록 접속 패드를 형성하는 공정을 포함하고,상기 도전성 수소 배리어막을 형성하는 공정은 상기 측벽을 상기 접속 패드와 접속하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 40항에 있어서,상기 용량절연막을 형성하는 공정은 상기 용량절연막을 그 단부가 상기 접속 패드 위에 위치하도록 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 35항에 있어서,상기 도전층은 상기 반도체기판의 표면부에 형성된 불순물확산층 또는 상기 불순물확산층의 표면부가 실리사이드화된 층인 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 35항에 있어서,상기 제 1 층간절연막은 하층막과 그 위에 형성된 상층막를 갖고 있고,상기 도전층은 상기 하층막과 상기 상층막 사이에 형성되어 있는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 35항에 있어서,상기 용량상부전극의 적어도 일부는 Pt막 또는 Pt를 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리의 제조방법.
- 제 35항에 있어서,상기 도전성 수소 배리어막은 Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막 또는 Ti, Ta, TiON, TiN, TaN, TiAlN 또는 TiAlON을 포함하는 합금막으로 이루어지는 것을 특징으로 하는 강유전체 메모리의 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2000-00316033 | 2000-10-17 | ||
| JP2000316033 | 2000-10-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020030723A true KR20020030723A (ko) | 2002-04-25 |
| KR100870361B1 KR100870361B1 (ko) | 2008-11-25 |
Family
ID=18795037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010063844A KR100870361B1 (ko) | 2000-10-17 | 2001-10-17 | 강유전체 메모리 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US6958508B2 (ko) |
| EP (1) | EP1204142A3 (ko) |
| KR (1) | KR100870361B1 (ko) |
| TW (1) | TW507367B (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467369B1 (ko) * | 2002-05-18 | 2005-01-24 | 주식회사 하이닉스반도체 | 수소배리어막 및 그를 구비한 반도체장치의 제조 방법 |
| KR100470166B1 (ko) * | 2002-07-19 | 2005-02-07 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7408218B2 (en) * | 2001-12-14 | 2008-08-05 | Renesas Technology Corporation | Semiconductor device having plural dram memory cells and a logic circuit |
| US6893912B2 (en) * | 2002-10-15 | 2005-05-17 | Macronix International Co., Ltd. | Ferroelectric capacitor memory device fabrication method |
| US6914282B2 (en) * | 2002-10-15 | 2005-07-05 | Macronix International Co., Ltd. | Ferroelectric device and method for making |
| JP2004304162A (ja) * | 2003-03-17 | 2004-10-28 | Seiko Epson Corp | コンタクトホール形成方法、薄膜半導体装置の製造方法、電子デバイスの製造方法、電子デバイス |
| JP4459900B2 (ja) * | 2003-05-27 | 2010-04-28 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP2005116891A (ja) * | 2003-10-09 | 2005-04-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| KR100560803B1 (ko) * | 2004-02-04 | 2006-03-13 | 삼성전자주식회사 | 캐패시터를 갖는 반도체 소자 및 그 제조방법 |
| JP3935475B2 (ja) * | 2004-03-18 | 2007-06-20 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP4880894B2 (ja) | 2004-11-17 | 2012-02-22 | シャープ株式会社 | 半導体記憶装置の構造及びその製造方法 |
| JP4181135B2 (ja) * | 2005-01-28 | 2008-11-12 | 株式会社東芝 | 半導体記憶装置 |
| US20060197183A1 (en) * | 2005-03-01 | 2006-09-07 | International Business Machines Corporation | Improved mim capacitor structure and process |
| JP2006310444A (ja) * | 2005-04-27 | 2006-11-09 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| JP2006310497A (ja) * | 2005-04-27 | 2006-11-09 | Oki Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
| US7528040B2 (en) | 2005-05-24 | 2009-05-05 | Cree, Inc. | Methods of fabricating silicon carbide devices having smooth channels |
| JP2007036126A (ja) * | 2005-07-29 | 2007-02-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP5111745B2 (ja) * | 2005-08-24 | 2013-01-09 | イビデン株式会社 | コンデンサ及びその製造方法 |
| KR100970156B1 (ko) * | 2005-12-08 | 2010-07-14 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 |
| JP4780616B2 (ja) | 2006-04-25 | 2011-09-28 | パナソニック株式会社 | 半導体記憶装置 |
| US7592273B2 (en) * | 2007-04-19 | 2009-09-22 | Freescale Semiconductor, Inc. | Semiconductor device with hydrogen barrier and method therefor |
| JP4563504B2 (ja) * | 2008-02-12 | 2010-10-13 | パナソニック株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| WO2009150814A1 (ja) | 2008-06-10 | 2009-12-17 | パナソニック株式会社 | 半導体装置、半導体装置の製造方法、半導体チップおよびシステム |
| JP2010239001A (ja) | 2009-03-31 | 2010-10-21 | Sony Corp | 容量素子とその製造方法および固体撮像装置と撮像装置 |
| US20110012229A1 (en) * | 2009-07-14 | 2011-01-20 | United Microelectronics Corp. | Semiconductor device with capacitor and method of fabricating the same |
| JP6725109B2 (ja) * | 2016-08-30 | 2020-07-15 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
| US11332609B2 (en) | 2017-06-29 | 2022-05-17 | Dow Global Technologies Llc | Epoxy-fiber reinforced composites, method to form the composites and epoxy resin composition used therefor |
| CN109585516B (zh) * | 2018-12-13 | 2021-02-23 | 武汉华星光电半导体显示技术有限公司 | 一种tft驱动背板 |
| WO2021068229A1 (en) * | 2019-10-12 | 2021-04-15 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3197064B2 (ja) * | 1992-07-17 | 2001-08-13 | 株式会社東芝 | 半導体記憶装置 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| US5407855A (en) | 1993-06-07 | 1995-04-18 | Motorola, Inc. | Process for forming a semiconductor device having a reducing/oxidizing conductive material |
| JP3404123B2 (ja) * | 1994-05-27 | 2003-05-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3366440B2 (ja) | 1994-05-27 | 2003-01-14 | 聯華電子股▲ふん▼有限公司 | 半導体記憶装置及びその製造方法 |
| US5563762A (en) | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
| US5567636A (en) * | 1995-02-27 | 1996-10-22 | Motorola Inc. | Process for forming a nonvolatile random access memory array |
| JPH10189914A (ja) | 1996-10-31 | 1998-07-21 | Nippon Steel Corp | 半導体装置及びその製造方法 |
| JP3599504B2 (ja) * | 1996-11-27 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US5773314A (en) | 1997-04-25 | 1998-06-30 | Motorola, Inc. | Plug protection process for use in the manufacture of embedded dynamic random access memory (DRAM) cells |
| JPH118355A (ja) | 1997-06-16 | 1999-01-12 | Nec Corp | 強誘電体メモリ |
| JPH11121704A (ja) | 1997-10-21 | 1999-04-30 | Sony Corp | 誘電体キャパシタおよびその製造方法 |
| JPH11126881A (ja) | 1997-10-23 | 1999-05-11 | Hitachi Ltd | 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法 |
| JP3098474B2 (ja) | 1997-10-31 | 2000-10-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH11145410A (ja) | 1997-11-13 | 1999-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| US6313539B1 (en) * | 1997-12-24 | 2001-11-06 | Sharp Kabushiki Kaisha | Semiconductor memory device and production method of the same |
| JP2000012804A (ja) * | 1998-06-24 | 2000-01-14 | Matsushita Electron Corp | 半導体記憶装置 |
| US6211035B1 (en) | 1998-09-09 | 2001-04-03 | Texas Instruments Incorporated | Integrated circuit and method |
| TW454330B (en) | 1999-05-26 | 2001-09-11 | Matsushita Electronics Corp | Semiconductor apparatus and its manufacturing method |
| JP3762148B2 (ja) * | 1999-06-30 | 2006-04-05 | 株式会社東芝 | 半導体装置の製造方法 |
| EP1067605A1 (en) * | 1999-07-05 | 2001-01-10 | STMicroelectronics S.r.l. | Ferroelectric memory cell and corresponding manufacturing method |
-
2001
- 2001-10-03 US US09/968,948 patent/US6958508B2/en not_active Expired - Lifetime
- 2001-10-11 EP EP01124454A patent/EP1204142A3/en not_active Withdrawn
- 2001-10-17 TW TW090125678A patent/TW507367B/zh not_active IP Right Cessation
- 2001-10-17 KR KR1020010063844A patent/KR100870361B1/ko not_active IP Right Cessation
-
2004
- 2004-10-05 US US10/957,618 patent/US6965141B2/en not_active Expired - Lifetime
-
2005
- 2005-01-06 US US11/029,355 patent/US7189612B2/en not_active Expired - Lifetime
- 2005-07-07 US US11/175,451 patent/US20050242383A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100467369B1 (ko) * | 2002-05-18 | 2005-01-24 | 주식회사 하이닉스반도체 | 수소배리어막 및 그를 구비한 반도체장치의 제조 방법 |
| KR100470166B1 (ko) * | 2002-07-19 | 2005-02-07 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050041505A1 (en) | 2005-02-24 |
| US6958508B2 (en) | 2005-10-25 |
| US7189612B2 (en) | 2007-03-13 |
| US20050118734A1 (en) | 2005-06-02 |
| US6965141B2 (en) | 2005-11-15 |
| US20020045311A1 (en) | 2002-04-18 |
| TW507367B (en) | 2002-10-21 |
| US20050242383A1 (en) | 2005-11-03 |
| EP1204142A3 (en) | 2009-01-14 |
| KR100870361B1 (ko) | 2008-11-25 |
| EP1204142A2 (en) | 2002-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100870361B1 (ko) | 강유전체 메모리 및 그 제조방법 | |
| JP3452800B2 (ja) | 高集積記憶素子およびその製造方法 | |
| JP3759859B2 (ja) | 半導体装置およびその製造方法 | |
| JP4874456B2 (ja) | 三重金属配線一つのトランジスター／一つのキャパシタ及びその製造方法 | |
| KR100343287B1 (ko) | 고집적 강유전체 메모리 소자의 형성 방법 | |
| JP4453846B2 (ja) | 強誘電体メモリ装置およびその製造方法 | |
| US20020109168A1 (en) | Ferroelectric memory device and method of forming the same | |
| US20030042522A1 (en) | Semiconductor memory device and method for manufacturing the same | |
| US20050205912A1 (en) | Ferroelectric memory device with merged-top-plate structure and method for fabricating the same | |
| JP2009065089A (ja) | 半導体装置及びその製造方法 | |
| US6677630B1 (en) | Semiconductor device having ferroelectric film and manufacturing method thereof | |
| JPH10173154A (ja) | 半導体メモリ装置のキャパシタ及びその製造方法 | |
| JP3810349B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JP2002198494A (ja) | 強誘電体メモリ及びその製造方法 | |
| KR100832104B1 (ko) | 반도체 메모리 장치 및 그 형성 방법 | |
| JP3396144B2 (ja) | 半導体記憶装置およびその製造方法 | |
| US6700147B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP4829678B2 (ja) | 強誘電体メモリ及びその製造方法 | |
| US20040099894A1 (en) | Semiconductor device having ferroelectric film and manufacturing method thereof | |
| JP2001053246A (ja) | 半導体装置及びその製造方法 | |
| US20030057464A1 (en) | Ferroelectric memory device and method of fabricating the same | |
| JP2005039299A (ja) | 強誘電体メモリ及びその製造方法 | |
| JP2004235560A (ja) | 誘電体メモリ及びその製造方法 | |
| JP2006253194A (ja) | 半導体装置およびその製造方法 | |
| JP2004153293A (ja) | 容量素子、半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111019 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20121019 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |