KR100970156B1 - 반도체 장치 - Google Patents

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후지쯔 세미컨덕터 가부시키가이샤
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Abstract

본 발명은 탐침(probe)의 접촉에 대한 강도를 증가시킨 패드를 구비한 반도체 장치를 제공한다. 반도체 장치는 반도체 기판과, 반도체 기판에 형성된 반도체 소자와, 반도체 소자를 덮으며, 반도체 기판 상방에 형성된 절연막과, 절연막 중에 형성된 다층 배선 구조와, 다층 배선 구조에 접속되며, 절연막 위에 형성된 패드 전극 구조로서, 도전성 밀착막과, 도전성 밀착막 상방에 형성된 도전성 패드 전극과, 도전성 패드 전극 상방에 형성된 도전성 수소 배리어막을 포함하는 패드 전극 구조를 갖는다.
Figure R1020087013661
도전성 패드 전극, 도전성 밀착막, 도전성 수소 배리어막

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이며, 특히 외부 회로와의 접속이나 검사를 위한 패드를 갖는 반도체 장치에 관한 것이다.
반도체 집적 회로 장치는 최상 배선층과 동일층 또는 그 위에, 검사를 위한 탐침(probe)을 당접(當接)시키거나, 외부 회로와의 접속을 위한 와이어를 본딩하는 패드를 갖는다. 패드는 배선의 다른 패턴에 비해 비교적 큰 치수를 갖고, 패드 윗면은 노출되어, 탐침을 당접시키거나, 접속 와이어를 본딩할 수 있도록 되어 있다. 반도체 집적 회로 장치를 완성하기까지에는, 복수회의 검사를 행하여, 최종적으로 합격품으로 판정된 것만을 패키지한다.
검사에서 탐침을 패드에 닿게 하면, 패드에 균열이 생길 경우가 있다. 균열이 생겨도 패드에 와이어를 본딩할 수 있어, 제품화할 수는 있다. 그러나, 와이어 본딩 후에도 패드 표면은 노출된 상태여서, 균열로 수분이나 수소가 침입하기 숴워진다. 침입한 수분이나 수소가 배선이나 산화물에 도달하면, 화학 반응을 일으켜, 반도체 장치의 성능에 영향을 준다.
근래, 강유전체 캐패시터를 사용하여, 강유전체의 분극 반전을 이용하여 정보를 기억하는 강유전체 메모리(FeRAM)의 개발이 진행되고 있다. 강유전체 메모리 는 전원을 끊어도 기억된 정보가 소실되지 않는 불휘발성 메모리이며, 고(高)집적도, 고속 구동, 고(高)내구성, 및 저(低)소비전력의 실현을 기대할 수 있다.
강유전체 메모리는 강유전체의 히스테리시스(hysteresis) 특성을 이용하여 정보를 기억한다. 강유전체막을 캐패시터 유전체막으로 하여 한 쌍의 전극 사이에 끼운 강유전체 캐패시터는 전극간의 인가 전압에 따라 분극을 발생시키고, 인가 전압을 제거해도 분극을 유지한다. 인가 전압의 극성을 반전시키면, 분극의 극성도 반전한다. 이 분극을 검출하면, 정보를 판독할 수 있다. 강유전체막의 재료로서는, 잔류 분극량이 큰, 예를 들면 10μC/cm2∼30μC/cm2 정도의, PZT(Pb(Zr1-xTix)O3), SBT(SrBi2Ta2O9) 등의 페로브스카이트(perovskite) 결정 구조를 갖는 산화물 강유전체가 주로 사용되고 있다. 특성이 뛰어난 산화물 강유전체막을 형성하기 위해서는 산화성 분위기 중에서의 성막, 내지는 열처리가 필요하며, 하부 전극(필요에 따라 상부 전극도)은 산화하기 어려운 귀금속이나, 산화하더라도 도전성인, 귀금속 내지 귀금속 산화물로 형성되는 것이 많다.
강유전체 캐패시터 제작 전에 실리콘 기판에는 트랜지스터가 형성된다. 트랜지스터에 접속하는 W 등의 도전성 플러그를 형성한 후에, 강유전체 캐패시터를 형성할 경우에는, 강유전체막 성막시의 산화성 분위기가 하부 구조에 악영향을 주지 않도록 할 필요가 있다.
반도체 집적 회로 장치의 층간절연막은 산화실리콘으로 형성될 경우가 많다. 산화실리콘은 수분과의 친화성이 높다. 외부로부터 수분이 침입하면, 수분은 층간 절연막을 통하여 배선, 캐패시터, 트랜지스터 등에 도달할 수 있다. 캐패시터, 특히 강유전체 캐패시터에 수분이 도달하면, 유전체막, 특히 강유전체막의 특성이 열화한다. 강유전체막이 침입한 수분에 유래하는 수소에 의해 환원되어, 산소 결함이 발생하면 결정성이 저하해 버린다. 잔류 분극량이나 유전율이 저하하는 등의 특성 열화가 발생한다. 장기간의 사용에 의해서도 동일한 현상이 발생한다. 수소가 침입하면, 수분보다 직접적으로 특성 열화를 발생시킨다. 실리콘막이나 산화실리콘막을 성막할 때, 실리콘 소스로서 사용되는 실란은 수소화실리콘이며, 분해하면 수소를 발생시킨다. 이와 같은 수소도 강유전체막 열화의 원인이 된다.
제작된 반도체 집적 회로 장치에서, 외부로부터 침입하는 수분, 수소의 영향을 가장 받기 쉬운 장소는 패드와 그 주변부라고 여겨진다. 예를 들면, 패드를 포함하는 최상 배선을 덮도록 산화실리콘막 등의 층간절연막, 질화실리콘막, 폴리이미드막을 형성하지만, 패드에의 전기적 접촉을 가능하게 하기 위해 패드 위의 폴리이미드막, 질화실리콘막, 산화실리콘막은 제거된다. 질화실리콘막은 수분, 수소에 대한 차폐능을 갖지만, 패드 위에서는 제거되어 있으므로 수분, 수소는 패드 전극에 직접 접할 수 있다.
일본 특개2003-174146호 공보(출원인 : 후지쯔)는 2종류의 산화귀금속막의 적층으로 상부 전극을 형성하는 것을 제안한다. 강유전체막 성막시의 산화성 분위기가 악영향을 주지 않도록, 반도체 기판에 형성한 트랜지스터는 질화실리콘막이나 산화질화실리콘막 등의 산소 차폐능을 갖는 절연성 배리어막으로 덮여진다. 환원성 분위기 중에서의 열처리에 의해 강유전체 캐패시터의 특성이 열화하지 않도록, 강유전체 캐패시터는 알루미나 등의 수소 차폐능을 갖는 절연성 배리어막으로 피복된다.
일본 특개2005-39299호 공보(출원인 : 마츠시타덴끼산교)는 층간절연막 위에 형성된 하부 전극을 강유전체막이 덮고, 그 위에 상부 전극이 형성된 강유전체 캐패시터의 상부 전극을 덮으며 층간절연막 위에 돌출하는 돌출 부분을 갖는 도전성 수소 배리어막을 형성하는 것을 제안한다. 강유전체 캐패시터를 덮는 상층 층간절연막을 형성한 후, 도전성 수소 배리어막의 돌출 부분에 도달하는 비어홀을 형성하고, 비어홀 내에 도전성 플러그를 형성한다. 도전성 수소 배리어막으로서는, Ti막, Ta막, TiON막, TiN막, TaN막, TiAlN막, TiAlON막, 또는 이들을 함유하는 합금막을 사용하는 것이 바람직하다고 교시되어 있다.
일본 특개2003-86589호 공보(출원인 : 후지쯔)는 패드의 구조를 제안하여, 패드 전극은 Al 합금막의 상하에 TiN 배리어 메탈막을 배치한 구성으로 하고, 상측의 TiN 배리어 메탈막은 중앙부를 제거하여 Al 합금막이 노출된 접촉부를 형성하는 것을 개시하고 있다. 이와 같은 구성에 의하면, TiN 배리어 메탈막이 수분, 수소에 대하여 차폐능을 나타낸다.
[발명의 개시]
[발명이 해결하고자 하는 과제]
본 발명의 목적은 검사를 행하더라도 수소, 수분에 대한 내성을 유지할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 목적은 탐침의 접촉에 대한 강도를 증가시킨 패드를 구비한 반도체 장치를 제공하는 데 있다.
[과제를 해결하기 위한 수단]
본 발명의 1 관점에 의하면,
반도체 기판과,
상기 반도체 기판에 형성된 반도체 소자와,
상기 반도체 소자를 덮으며, 상기 반도체 기판 상방에 형성된 절연막과,
상기 절연막 중에 형성된 다층 배선 구조와,
상기 다층 배선 구조에 접속되며, 상기 절연막 위에 형성된 패드 전극 구조로서, 도전성 밀착막과, 상기 도전성 밀착막 상방에 형성된 도전성 패드 전극과, 상기 도전성 패드 전극 상방에 형성된 도전성 수소 배리어막을 포함하는 패드 전극 구조
를 갖는 반도체 장치가 제공된다.
[발명의 효과]
패드 전극 구조의 경도가 증가하므로, 탐침을 접촉시켜도 균열이 생기기 어렵다.
패드 전극 구조에 균열이 생기기 어려우므로, 수소, 수분이 침입하기 어렵다.
도 1A-1L은 제1 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 반도체 기판의 단면도.
도 2는 각종 도전성 재료의 경도를 나타내는 표.
도 3은 제1 실시예에 의한 반도체 장치의 수율 측정 검사시의 상태를 나타내는 단면도.
도 4A, 4B는 제1 실시예의 변형예를 나타내는 단면도.
도 5A-5E는 제2 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 반도체 기판의 단면도.
도 6A-6F는 제3 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 반도체 기판의 단면도.
도 7은 다른 변형예를 나타내는 단면도.
도 8A-8D는 또 다른 변형예를 나타내는 단면도.
[도면 중의 참조 기호의 설명]
11…반도체 기판(실리콘 웨이퍼), STI…섈로우 트렌치 아이솔레이션, 13…p형 웰(well), 14…게이트 절연막, 15…게이트 전극, 16…캡막(질화실리콘막), 17…LDD 영역, SW…사이드 월(side wall) 스페이서, S/D…소스/드레인 영역, 18…층간절연막(IL), 18a…보호막, 18b…산화실리콘막, 18c…질화실리콘막, 18d…TEOS 산화실리콘막, 21…Ti밀착막, 22…Pt막, BEL…하부 전극층, 23…유전체막, FER…강유전체막, 24…IrO2막, TEL…상부 전극층, 26…층간절연막, VH…비어홀, T…트랜지스터, C…캐패시터, 28…글루(glue)막, 29…W막, PL…플러그, 30…배선층, 30a…Ti막(배리어막), 30b…TiN막(배리어막), 30c…Al-Cu 합금막, 30d…Ti막(배리어막), 30e…TiN막(배리어막), BARC…저면(底面) 반사 방지막, RP…레지스트 패턴, 31…층간절연막, 31a…절연성 배리어막(알루미나막), 31b…TEOS 산화실리콘막, 32…플러그(PL), 34…배선층, 35…층간절연막(IL), 36…플러그(PL), 41…도전성 밀착막, 41a…Ti막, 41b…TiAlN막, 42…배선막, 43…도전성 수소 배리어(TiAlN)막, 44…하드 마스크막, 45…층간절연(TEOS 산화실리콘)막, 46…상부 보호(질화실리콘)막, 47…폴리이미드막(PI), 51…도전성 밀착막, 52…주(主)패드 배선막(고(高)경도 배선막), 53…도전성 수소 배리어막, 54…제5 층간절연막, 55…도전성 밀착막, 56…고경도 도전막, 57…도전성 수소 배리어막, CP…도전성 보호막, 58…절연막, 59…상부 보호막, 60, 61, 62, 63…절연성 배리어막
[발명을 실시하기 위한 최량의 형태]
도 1A-1L을 참조하여, 제1 실시예에 의한 반도체 장치의 제조 방법을 설명한다.
도 1A에 나타내는 바와 같이, n형 또는 p형 실리콘 웨이퍼인 반도체 기판(11)에 활성 영역을 획정하는 소자 분리 영역으로서 섈로우 트렌치 아이솔레이션(STI)을 형성한다. 예를 들면, 질화실리콘막 등의 CMP 스토퍼를 거쳐 반도체 기판(11)에 깊이 300nm 정도의 섈로우 트렌치를 에칭하고, 필요에 따라 산화실리콘막, 질화실리콘막 등의 라이너(liner)를 거쳐, 고밀도 플라스마(HDP) 화학 기상 퇴적(CVD)에 의해 언도프트 실리케이트 유리(USG; undoped silicate glass)막을 퇴적하고, 퇴적막의 불필요 부분을 CMP 스토퍼를 이용한 화학 기계 연마(CMP)에 의해 제거하고, CMP 스토퍼를 에칭에 의해 제거한다. n채널 트랜지스터 영역의 활성 영역에는 p형 불순물, 예를 들면 B를, 도즈(dose)량 3×1013cm-2(이하 3E13과 같이 표기한다), 가속 에너지 300keV로 이온 주입하여, p형 웰(13)을 형성한다. p채널 트랜지스터 영역에는 n형 불순물을 이온 주입하여, n형 웰을 형성한다. 이하, n채널 트랜지스터 영역을 예로 들어 설명하는데, p채널 트랜지스터 영역에 있어서는 도전형을 반전시킨 처리를 행한다.
활성 영역 표면을 열산화하여, 예를 들면 두께 약 3nm의 산화실리콘막으로 이루어지는 게이트 절연막(14)을 형성한다. 게이트 절연막을 얇게 할 경우에는, 산화실리콘막 형성후, 질소를 도입해도 좋다. 게이트 절연막(14) 위에 예를 들면 두께 180nm 정도의 다결정 실리콘막으로 이루어지는 게이트 전극막(15)을 CVD로 퇴적한다. 게이트 전극막(15) 위에, 예를 들면 두께 29nm 정도의 질화실리콘막으로 이루어지는 캡막(16)을 CVD로 퇴적한다. 게이트 전극 형상의 레지스트 패턴을 형성하고, 캡막(16), 게이트 전극막(15), 게이트 절연막(14)을 에칭하여, 절연 게이트 전극 구조를 형성한다. 캡막(16)을 마스크로 하여, n형 불순물, 예를 들면 As를 도즈량 5E14, 가속 에너지 10keV로 이온 주입하여, LDD(lightly doped drain)(또는 익스텐션) 영역(17)을 형성한다.
2개의 트랜지스터의 게이트 전극이 나란히 형성된 구성을 나타냈는데, 이들 트랜지스터는 중간의 소스/드레인 영역(이하, 필요에 따라 소스 영역이라 한다)을 공통 비트선에 접속하고, 양측의 소스/드레인 영역(이하, 필요에 따라 드레인 영역 이라 한다)에 메모리 캐패시터를 접속하여 사용한다. 좌우 대칭의 구성이 되므로, 캐패시터는 우측의 구성만을 나타낸다.
도 1B에 나타내는 바와 같이, 게이트 전극 구조를 덮도록 반도체 기판 전면(全面) 위에 예를 들면 산화실리콘막을 CVD로 퇴적하고, 에치백(etch back)함으로써 게이트 전극 구조측면 위에만 사이드 월 스페이서(SW)를 남긴다. 캡층(16), 사이드 월 스페이서(SW)를 거쳐 활성 영역에 n형 불순물, 예를 들면 P를 도즈량 5E14, 가속 에너지 13keV로 4회 이온 주입하여, LDD 영역(17)과 중첩하는, LDD 영역보다 고농도의 소스/드레인 영역(S/D)을 형성한다.
도 1C에 나타내는 바와 같은 절연 적층을 퇴적하고, 제1 층간절연막(18)을 형성한다. 우선, 막두께 20nm 정도의 산화실리콘막(18a)을 CVD로 퇴적하고, 그 위에 막두께 20nm 정도의 산화실리콘막(18b), 막두께 80nm 정도의 질화실리콘막(18c), 막두께 1000nm 정도의 TEOS〔테트라에톡시실란〕를 원료로 한 산화실리콘막(18d)을 플라스마 촉진(PE) CVD로 퇴적한다. 최하층의 산화실리콘막(18a)을 열CVD로 형성함으로써 활성 영역을 플라스마로부터 보호한다. 질화실리콘막(18c)은 수분, 수소의 침입에 대한 배리어막으로서 기능한다. 그 후, CMP에 의해 TEOS 산화실리콘막(18d)을 연마하여 표면을 평탄화하여, 전체의 두께를 700nm 정도로 한다.
도 1D에 나타내는 바와 같이, 평탄화한 제1 층간절연막(18) 위에 강유전체 캐패시터를 형성한다. 예를 들면, 막두께 20nm 정도의 Ti막으로 형성된 도전성 밀착막(21)을 스퍼터링으로 퇴적하고, 그 위에 두께 150nm 정도의 Pt막으로 형성된 주(主)하부 전극막(22)을 스퍼터링으로 퇴적한다. 이와 같이 하여 하부 전극 적층이 형성된다. 또, 주하부 전극막은 Pt막에 한하지 않는다. Pt, Ir, Ru, Rh, Re, Os, Pd, 이들의 산화물, SrRuO3로 이루어지는 군에서 선택된 적어도 1종의 재료의 막이나 이들의 적층을 사용하는 것이 바람직하다.
하부 전극층 위에, 예를 들면 PZT로 이루어지는 강유전체막(23)을 막두께 200nm 정도 RF 스퍼터링으로 퇴적한다. 강유전체막 퇴적후, 래피드 서멀 어닐링(RTA) 처리를 행하여, 강유전체막(23)을 결정화한다. 그 후, 강유전체막(23) 위에, 예를 들면 두께 200nm 정도의 IrO2막으로 형성된 상부 전극층(24)을 반응성 스퍼터링에 의해 퇴적한다. 또, 강유전체막은 PZT에 한하지 않는다. 일반식 ABO3로 표기되는 산화물 강유전체막을 사용할 수 있다. PZT, La, Sr, Ca 등의 첨가물을 미량으로 도핑한 PZT, BLT(Bi4-xLaxTiO3), SBT, Bi계 층상 화합물의 강유전체를 사용하는 것이 바람직하다. 상부 전극층도 IrO2에 한하지 않는다. Pt, Ir, Ru, Rh, Re, Os, Pd, 이들의 산화물, SrRuO3로 이루어지는 군에서 선택된 적어도 1종의 재료의 막이나 이들의 적층을 사용하는 것이 바람직하다.
강유전체 캐패시터를 형성한 후, 제2 층간절연막(26)을 형성한다. 예를 들면, 두께 1400nm 정도의 TEOS 산화실리콘막을 PE-CVD로 퇴적하고, CMP에 의해 두께 1000nm 정도로 될 때까지 연마한다. CMP 후 제2 층간절연막의 탈수를 위해, 예를 들면 N2O의 플라스마 중에서 어닐링 처리를 실시한다.
도 1E에 나타내는 바와 같이, 층간절연막을 관통하는 도전성 플러그(PL)를 형성한다. 우선, 레지스트 마스크를 사용한 드라이 에칭으로, 제2 층간절연막을 관통하여, 강유전체 캐패시터의 하부 전극(BEL)(21, 22), 상부 전극(TEL)(24)에 도달하는 비어홀(VHC)을 형성한다. 비어홀의 직경은 예를 들면 0.5㎛ 정도로 한다. 상부 전극(TEL), 하부 전극(BEL)은 산화실리콘막의 에칭에 있어서의 에칭 스토퍼로서 기능한다. 상부 전극(TEL), 하부 전극(BEL)의 레벨이 달라도 비어홀의 형성에 문제는 발생하지 않는다. 다음으로, 강유전체 캐패시터 구조가 받은 손상을 회복하는 어닐링을, 예를 들면 산소 분위기 중, 500℃에서 60분간 행한다.
트랜지스터의 소스/드레인에 대한 비어홀(VHT)을 형성한다. 예를 들면, 레지스트 마스크를 사용한 드라이 에칭으로, 소스/드레인 영역의 실리콘 표면을 에칭 스토퍼로 하여 제2 층간절연막(26), 제1 층간절연막(18)을 에칭한다. 비어홀(VHT)의 직경은 예를 들면 0.3㎛ 정도로 한다.
비어홀(VHC, VHT)을 형성한 후, 실리콘 표면에 형성되어 있을 가능성이 있는 산화막을 제거하기 위해서, RF 전(前)처리를 산화실리콘막 에칭 환산으로 예를 들면 10nm 정도 행하고, 계속해서 예를 들면 두께 75nm 정도의 TiN 하지 글루막(28)을 스퍼터링에 의해 퇴적하여, 비어홀의 내면을 덮는다. 다음으로 CVD에 의해, W막(29)을 퇴적하여, 비어홀을 메운다. 그 후, 제2 층간절연막을 CMP 스토퍼로서 이용하여, 제2 층간절연막 위의 W막(29), TiN막(28)을 CMP에 의해 제거한다. 이와 같이 하여 도전성 플러그(PL)를 형성한다.
도 1F에 나타내는 바와 같이, 도전성 플러그를 형성한 제2 층간절연막(26) 위에 제1 배선(30)을 형성한다. 우선, 스퍼터링 등에 의해 기판 전면에 하부 배리어 메탈막, 배선막, 상부 배리어 메탈막을 퇴적한다. 하부 배리어 메탈막으로서는, 예를 들면 두께 60nm 정도의 Ti막(30a), 및 두께 30nm 정도의 TiN막(30b)을 성막한다. 배선막으로서는, 예를 들면 두께 360nm 정도의 Al 합금(예를 들면 Al-Cu)막(30c)을 성막한다. 상부 배리어 메탈막으로서는, 예를 들면 두께 5nm 정도의 Ti막(30d), 및 두께 70nm 정도의 TiN막(30e)을 성막한다. 이 배선 구조는 동일 룰의 로직 회로와 동일하며, 높은 신뢰성을 보증할 수 있다.
도 1G에 나타내는 바와 같이, 제1 배선막 구조 위에, 저면 반사 방지막으로서 SiON막, 또는 레지스트와 유사 조성의 유기 반사 방지막(BARC)을 성막하고, 그 위에 레지스트 패턴(RP)을 형성한다. 레지스트 패턴(RP)을 에칭 마스크로 하여, 저면 반사 방지막(BARC), 배선막(30)을 에칭하여, 제1 배선 패턴을 형성한다. 그 후, 레지스트 패턴(RP), 저면 반사 방지막(BARC)은 예를 들면 애싱으로 제거한다. 또, 제1 배선을 Cu 내지는 Cu 합금을 사용한 대머신(damascene) 배선으로 형성할 수도 있다.
도 1H에 나타내는 바와 같이, 제1 배선(30)을 덮도록, 수소 차폐능을 갖는 절연성 배리어막(31a)을 성막한다. 절연성 배리어막(31a)은 강유전체 캐패시터가 그 후의 공정에서 받을 수 있는 손상을 억제하기 위한 것이며, 수소 차폐능을 갖는 금속산화막, 예를 들면 두께 20nm 정도의 알루미나막을 스퍼터링으로 형성한다. 계속해서, 절연성 배리어막(31a) 위에, 두께 700nm 정도의 산화실리콘막을 성막하고, TEOS 산화실리콘막(31b)을 PE-CVD로 더 성막하여 전체의 두께를 1100nm 정도로 한 후, CMP로 표면을 연마하여, 막두께 750nm 정도의 산화실리콘 절연막(31b)을 형성한다. 또, 편의상 절연성 배리어막(31a)과 산화실리콘막(31b)을 합하여 제3 층간절연막(31)으로 부르는 경우가 있다.
도 1I에 나타내는 바와 같이, 제3 층간절연막(31)을 관통하여, 제1 배선을 끌어내는 도전성 플러그(32)를 형성한다. 우선, 제1 배선의 접속부에 대응하는 개구를 갖는 레지스트 패턴을 형성하고, 제3 층간절연막(31)을 관통하여, 제1 배선(30)에 도달하는, 직경 0.25㎛ 정도의 비어홀을 형성한다. 도전성 플러그의 제조 프로세스는 도 1E에 나타낸 도전성 플러그(PL)의 제조 프로세스와 동일하다.
또한, 도전성 플러그(32)를 형성한 제3 층간절연막(31) 위에 제2 배선(34)을 형성한다. 제2 배선의 제조 프로세스는 도 1F, 1G를 참조하여 설명한 제1 배선의 제조 프로세스와 동일하다. 제2 배선(34)을 덮도록, 제4 층간절연막(35)을 형성한다. 제4 층간절연막(35)은 제3 층간절연막(31)과 동일하게 형성할 수 있다. 단, 절연성 배리어막은 생략해도 좋다. 도전성 플러그(32)와 동일한 프로세스로, 제4 층간절연막(35)을 관통하여 제2 배선(34)에 도달하는 도전성 플러그(36)를 형성한다. 다층 배선의 층수는 임의로 선택할 수 있다.
도전성 플러그(35)를 형성한 제4 층간절연막(35)의 전면 위에, 도전성 밀착막(41), 고경도 배선막(42), 도전성 수소 배리어막(43)을 형성한다. 예를 들면, 스퍼터링에 의해 두께 30nm 정도의 Ti막(41a), 두께 50nm 정도의 TiAlN막(41b)을 성막하여, 도전성 밀착막(41)을 형성한다. 도전성 밀착막은 그 아래 층간절연막과 그 위 배선막의 밀착성을 향상시키는 막이며, TiAlN/Ti 적층에 한하지 않는다. Ti 막, TiN막, TiAlN막, Ir막, IrOx막, Pt막, Ru막, RuOx막, Os막, Ta막으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 단층막 내지 다층막으로 도전성 밀착막을 형성할 수 있다.
고경도 배선막(42)으로서, 예를 들면 두께 200nm의 Ir막을 성막한다. Ir은 Al-Cu보다 저(低)저항률이며, 두께 100-200nm 정도로, 두께 350nm 정도의 Al-Cu와 동일한 도전성의 배선을 형성할 수 있다. 성막법에 따라서는, Ir를 IrO로 해도 거의 동일 정도의 도전성을 얻을 수 있다. 고경도 배선막은 패드에 탐침을 닿게 해도, 균열이 생기기 어려운 경도를 갖는 막이면, Ir막, IrO막에 한하지 않는다. 고경도 배선막은, 경도가 높은 귀금속(Ir, Ru, Rh, Re, Os), 이들의 합금, 및 이들의 산화물로 이루어지는 군에서 선택된 적어도 1종의 재료를 포함하는 단층막 내지 다층막으로 형성할 수 있다.
도전성 수소 배리어막(43)으로서, 예를 들면 두께 100nm의 TiAlN막을 스퍼터링으로 형성한다. TiN과 비교했을 때, TiAlN은 산화하기 어려워, 산소에 대하여 배리어성을 갖고, 박리하기 어려워, TiN보다 고경도이며, 수소에 대해서도 TiN과 동일 정도의 배리어성을 갖는다. 종래의 두께 50nm 정도의 TiN막 대신에, 두께 20-100nm 정도의 TiAlN막을 사용할 수 있다. 배리어성을 향상시킨 고경도의 도전막을 형성할 수 있다. 20nm 미만에서는 충분한 배리어성을 얻기 어렵고, 100nm를 초과한 두께로 하면, 비용이 증가한다. 도전성 수소 배리어막은 도전성과 수소 배리어성을 갖는 막이며, TiAlN에 한하지 않는다. 도전성 수소 배리어막은 Ti, TiAl, Ta, TaAl 중 어느 것의 질화물, 또는 산화질화물, 또는 이들의 혼합물 중 어느 1종의 층, 또는 그들의 적층으로 형성할 수 있다.
예를 들면, Ir, IrOx, Ru, RuOx, Os는 도전성 밀착막으로서도, 고경도 배선막으로서도 사용할 수 있다. 이와 같은 경우, 도전성 밀착막과 고경도 배선막을 일체화한 구성으로 해도 좋다. 패드 전극 구조 전체의 강도나 배리어성은 각 구성층에 따라 결정된다. 예를 들면, 도전성 밀착막과 도전성 배리어막이 동일 재료로 형성되어 있을 경우에는, 합산한 두께의 막으로서 배리어성, 강도 등을 생각할 수도 있다. 이와 같이, 강도, 배리어성은 적층 구조 전체의 성능으로서 생각할 수 있다.
도전성 수소 배리어막(43) 위에, 패드 전극 구조의 에칭에 있어서, 하드 마스크로서도 기능하는, 예를 들면 두께 800nm의 산화실리콘막(44)을 퇴적한다. 산화실리콘막(44) 위에 레지스트 패턴(RP)을 형성하고, 레지스트 패턴을 에칭 마스크로 하여 산화실리콘막(44)을 에칭하여, 하드 마스크를 형성한다. 이 하드 마스크를 사용하여, 도전성 수소 배리어막(43), 고경도 배선막(42), 도전성 밀착막(41)을, 에칭 가스로서 Ar+C12를 사용하여 에칭한다. 또, 하드 마스크를 사용하지 않고, 두꺼운 레지스트 패턴을 에칭 마스크로 하여 에칭할 수도 있다. 그 후, 레지스트 패턴(RP), 산화실리콘막(44)은 제거한다. 이와 같이 하여, 패드 전극 구조를 포함하는 제3 배선이 형성된다.
도 1J에 나타내는 바와 같이, 제3 배선을 덮도록 제5 층간절연막 및 상부 보 호막을 형성한다. 예를 들면, 제3 배선을 매립하도록, TEOS 산화실리콘막(45a)을 CVD에 의해 퇴적하고, 제3 배선을 스토퍼로 한 CMP를 행하여, 표면을 평탄화한다. 이 단계에서는 제3 배선이 노출되므로, 절연막, 예를 들면 TEOS 산화실리콘막(45b)을 CVD에 의해 더 퇴적하고, 제3 배선 위에 두께 100nm를 갖는 제5 층간절연막(45)을 형성한다. 제5 층간절연막 위에, 수분, 수소 차폐능을 갖는 상부 보호막(46), 예를 들면 두께 350nm의 질화실리콘막을 퇴적한다. 상부 보호막(46) 위에, 패드 전극 구조의 접촉부를 개구하기 위한 레지스트 패턴(RP)을 형성한다. 레지스트 패턴(RP)의 개구는 평면으로 볼 때 패드 전극에 내포되는 형상으로 하여, 패드 전극의 측면 위의 절연막은 에칭하지 않도록 한다. 레지스트 패턴(RP)을 에칭 마스크로 하여, 상부 보호막(46), 제5 층간절연막(45)을 드라이 에칭한다. 그 후, 레지스트 패턴(RP)은 애싱 등으로 제거한다.
도 1K에 나타내는 바와 같이, 패드 전극의 주변부는 제5 층간절연막, 상부 보호막으로 덮고, 패드 전극 주요부를 노출시킨 패드 전극 구조가 형성된다.
도 1L에 나타내는 바와 같이, 예를 들면 두께 3300nm 정도의 폴리이미드막(47)을 도포하여, 패드 전극용 개구를 둘러싸는 형태로 패터닝한다. 감광성 폴리이미드를 사용할 경우에는 노광, 현상으로 패터닝할 수 있다. 이와 같이 하여, 강유전체 메모리를 갖는 반도체 장치를 제작할 수 있다.
본 실시예에서는, 도전성 밀착막은 층간절연막과 최상 배선막의 밀착성을 향상시키는 이외에, 수분, 수소에 대하여 뛰어난 배리어성을 가져, 캐패시터의 열화를 효과적으로 저감할 수 있다.
도 2는 각종 재료의 경도를 나타내는 표이다. 고경도 배선막(42)에 사용되는 Ir, Ru, Rh, Re, Os는 예를 들면 패드 배선 재료로서 자주 사용되는 Al, Al-Cu와 비교하여, 매우 높은 경도를 갖고 있다. 도전성 수소 배리어막으로서 이용할 수 있는 TiN, TiAlN, TaN도 Al이나 Cu와 비교하면 높은 경도를 갖고 있다. 표에 포함되어 있지 않지만, TaAlN도 높은 경도를 갖는다. 도전성 밀착막으로서 사용되는 Ti, TiN, TiAlN, Ir, Ru, Os, Ta도 높은 경도를 갖는다.
도 3은 제1 실시예에 의한 반도체 장치의 수율 측정 검사시의 모습을 나타낸다. 제1, 제2, 제3, 제4, 제5 층간절연막은 IL1, IL2, IL3, IL4, IL5로 표기했다. 절연성 배리어막은 BL로 표기하고, 상부 보호막은 PS로 표기했다. 패드 배선을 제외한 금속 배선층은 M1, M2로 표기했다. 도전성 플러그는 PL로 표기했다. 폴리이미드막은 PI로 표기했다. 패드 전극 구조(PD)는 도전성 밀착막(AM), 주패드 배선막(MM), 도전성 수소 배리어막(MB)의 적층으로 구성되어 있다. 패드에 침이 닿게 되어, 상방으로부터 응력이 인가된다. 이 상태로 고온, 고습 상태에서 가속 시험이 행해진다.
패드 전극 구조의 경도를 향상시킬 수 있기 때문에, 검사시에 패드에 침을 닿게 해도, 균열이 생기기 어렵다. 또한, 수분, 수소에 대한 차폐능도 얻어지기 때문에, 수분, 수소의 내부 침입을 효과적으로 방지할 수 있어, 강유전체 캐패시터의 특성을 유지하는 것이 용이해진다. 또, 도전성 밀착막, 도전성 수소 배리어막으로 충분한 경도, 수분, 수소 차폐능이 얻어지면, 패드 배선막을 귀금속 및 그들의 산화물 이외의 재료로 형성할 수도 있다.
도 4A는 제1 실시예의 변형예를 나타낸다. 최상 배선층인 메탈 배선막(M2)으로 하층 패드를 형성하고, 패드 전극이 있는 곳에만, 복수의 도전성 플러그(PL)를 거쳐 그 상방에 도전성 밀착막(AM), 주패드 전극막(MM), 도전성 수소 배리어막(MB)의 적층으로 이루어지는 패드 전극 구조를 형성한다. 적층 구조, 그 밖의 구성은 제1 실시예와 동일하다.
도 4B는 다른 변형예를 나타낸다. 패드 전극 구조를, 제1 실시예와 동일한 도전성 밀착막(51), Al-Cu 주패드 배선막(52), 제1 실시예와 동일한 도전성 수소 배리어막(53)으로 형성한다. 주패드 배선막(52)이 종래 기술과 동일한 Al 합금으로 형성되지만, 도전성 수소 배리어막(53)(및 도전성 밀착막(51))으로 경도가 향상되어 있으므로, 균열이 생기기 어렵다. 또한, 외부로부터의 수분, 수소의 침입에 대한 차폐능이 향상된다.
도 5A-5E는 제2 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타내는 단면도이다. 도 5A는 도 4B에 나타내는 변형예에 의한 패드 전극 구조를 형성한 상태를 나타낸다. 패드 전극 구조(PD)는 도전성 밀착막(51), Al-Cu 주패드 전극막(52), 도전성 수소 배리어막(53)의 적층으로 형성된다. 하지(50)는 특별히 한정되지 않지만, 예를 들면, 제1 실시예에 의한 제4 층간절연막으로부터 아래의 반도체 장치 구조이다.
도 5B에 나타내는 바와 같이, 패드 전극 구조를 제5 층간절연막(54)으로 덮고, 표면을 평탄화한다. 평탄화한 제5 층간절연막(54) 위에, 도전성 밀착막(55), 고경도 도전막(56), 도전성 수소 배리어막(57)을 적층하여 도전성 보호층(CP)을 형 성한다. 도전성 밀착막은 그 아래 층간절연막과 그 위 도전막의 밀착성을 향상시키는 막이며, Ti막, TiN막, TiAlN막, Ir막, IrOx막, Ru막, RuOx막, Os막, Ta막으로 이루어지는 군에서 선택된 적어도 하나를 포함하는, 두께 20-100nm의 단층막 내지 다층막으로 형성된다.
고경도 도전막은 고경도를 갖고, 수분, 수소에 대하여 차폐능을 갖는 막이며, 경도가 높은 귀금속(Ir, Ru, Rh, Re, Os), 이들의 합금, 및 이들의 산화물로 이루어지는 군에서 선택된 적어도 1종의 재료를 함유하는, 두께 20-200nm의 단층막 내지 다층막으로 형성된다.
도전성 수소 배리어막은 도전성과 수소 배리어성을 갖는 막이며, Ti, TiAl, Ta, TaAl 중 어느 것의 질화물, 또는 산화질화물, 또는 이들의 혼합물 중 어느 1종으로 형성되는 두께 20-100nm의 단층, 또는 그들의 적층으로 형성할 수 있다.
예를 들면, Ir, IrOx, Ru, RuOx, Os는 도전성 밀착막으로서도 고경도 도전막으로서도 사용할 수 있다. 이와 같은 경우, 도전성 밀착막과 고경도 도전막을 일체화한 구성으로 해도 좋다. 상기 구성은 도전성 재료를 사용하여 형성되어 있지만, 도전성은 특별히 필요하지 않다. 고경도 도전막이나 도전성 수소 배리어막 대신에, TiO이나 AlO를 사용할 수도 있다.
패드 전극 구조 상방의 도전성 보호층(CP)을 제거하기 위해서, 도전성 보호층(CP) 위에 레지스트 패턴(RP)을 형성하고, 도전성 보호층(CP)을 에칭한다.
도 5C에 나타내는 바와 같이, 패드 전극 구조(PD)를 내포하는 영역에서 도전 성 보호층(CP)을 제거하고, 레지스트 패턴(RP)은 애싱 등으로 제거한다. 도전성 보호층(CP)의 내연은 패드 전극 구조(PD) 외연으로부터 소정 거리 떨어져 있다. 패드 전극 구조는 제5 층간절연막(54)으로 덮여진 대로이다.
도 5D에 나타내는 바와 같이, 패터닝한 도전성 보호층(CP)을 덮도록 절연막(58), 상부 보호막(59)을 퇴적한다. 절연막(58)은 예를 들면 두께 100nm 정도의 산화실리콘막으로 형성한다. 상부 보호막(59)은 예를 들면 두께 350nm 정도의 질화실리콘막으로 형성한다. 도전성 보호막의 단차(段差)를 반영하여, 절연막(58), 상부 보호막(59)은 패드 전극 구조 상방에 오목부를 형성한다. 상부 보호막(59) 위에 레지스트 패턴(RP)을 형성한다. 레지스트 패턴(RP)은 오목부에 내포되는 영역에 개구를 갖는다. 단차부에서의 상부 보호막(59)은 레지스트 패턴(RP)으로 덮여진다. 레지스트 패턴(RP)을 에칭 마스크로 하여 상부 보호막(59), 절연막(58)을 드라이 에칭한다.
도 5E에 나타내는 바와 같이, 패드 전극 구조의 주요부를 노출시키는 개구가 형성된다. 레지스트 패턴(RP)은 애싱 등에 의해 제거한다. 단차부에서 질화실리콘의 상부 보호막(59)이 단차 측면에 돌출하도록 남겨지므로, 수분, 수소에 대한 차폐능이 향상된다. 상부 보호막(59) 위에 폴리이미드막(PI)을 형성한다.
패드 외의 영역도 거의 전면적이 도전성 보호막(CP)으로 덮여지므로 반도체 칩의 거의 전(全)면적에 있어서 응력에 대한 내성, 및 수분, 수소의 외부 침입에 대한 내성이 높은 구조가 얻어진다.
도 6A-6F는 제3 실시예에 의한 반도체 장치의 제조 방법의 주요 공정을 나타 내는 단면도이다. 제3 실시예는 제2 실시예의 다층 배선의 중간 레벨에 수분, 수소 차폐능을 갖는 절연성 배리어막을 배치한 구성이다.
도 6A에 나타내는 바와 같이, 하지 구조(50) 위에 도전성 밀착막, Al-Cu 주패드 전극막, 도전성 수소 배리어막의 적층으로 구성된 패드 전극 구조(PD)를 형성하고, 산화실리콘 등의 절연막(54a)으로 덮고, 패드 전극 구조(PD)를 CMP 스토퍼로서 CMP를 행하여, 표면을 평탄화한다. 또한, 산화실리콘막에 대한 드라이 에칭을 행하여, 절연막(54a)을 에치백하여, 패드 전극 구조(PD)의 중간 레벨까지 절연막(54a)의 표면을 끌어내린다.
도 6B에 나타내는 바와 같이, 수분, 수소에 대한 차폐능을 갖는 절연성 배리어막(60), 예를 들면 알루미나막, 또는 TiOx막, 또는 이들의 적층을 두께 20nm 정도 스퍼터링으로 퇴적한다. 절연성 배리어막(60) 위에, 절연막(54b), 예를 들면 TEOS 산화실리콘막을 CVD로 퇴적하고, 패드 전극 구조(PD)를 매립한다. 패드 전극 구조를 스토퍼로 한 CMP를 행하여, 표면을 평탄화한다.
도 6C에 나타내는 바와 같이, 절연막(54c), 예를 들면 TEOS 산화실리콘막을 CVD로 더 퇴적한다. 이후, 도 5B-5E에 대응하는 공정을 행한다.
도 6D에 나타내는 바와 같이, 평탄화한 절연막(54c) 위에, 도전성 밀착막(55), 고경도 도전막(56), 도전성 수소 배리어막(57)을 적층하여 도전성 보호층(CP)을 형성한다.
패드 전극 구조 상방의 도전성 보호층(CP)을 제거하기 위하여, 도전성 보호 층(CP) 위에 레지스트 패턴(RP)을 형성하고, 도전성 보호층(CP)을 에칭한다. 패드 외의 영역도 거의 전면적이 도전성 보호막(CP)으로 덮여지므로 반도체 칩의 거의 전면적에 있어서 응력에 대한 내성, 및 수분, 수소의 외부 침입에 대한 내성이 높은 구조가 얻어진다.
도 6E에 나타내는 바와 같이, 패드 전극 구조를 내포하는 영역에서 도전성 보호층(CP)을 제거하고, 레지스트 패턴(RP)은 애싱 등으로 제거한다. 패드 전극 구조는 절연막(54c)으로 덮여진 상태이다.
패터닝한 도전성 보호층(CP)을 덮도록 절연막(58), 상부 보호막(59)을 퇴적한다. 절연막(58)은 예를 들면 두께 100nm 정도의 산화실리콘막으로 형성한다. 상부 보호막(59)은 예를 들면 두께 350nm 정도의 질화실리콘막으로 형성한다. 도전성 보호막의 단차를 반영하여, 절연막(58), 상부 보호막(59)은 패드 전극 구조 상방에 오목부를 형성한다. 상부 보호막(59) 위에 레지스트 패턴(RP)을 형성한다. 레지스트 패턴(RP)은 오목부에 내포되는 영역에 개구를 갖는다. 단차부에서의 상부 보호막(59)은 레지스트 패턴(RP)으로 덮여진다. 레지스트 패턴(RP)을 에칭 마스크로 하여 상부 보호막(59), 절연막(58)을 드라이 에칭한다.
도 6F에 나타내는 바와 같이, 패드 전극 구조의 주요부를 노출시키는 개구가 형성된다. 레지스트 패턴(RP)은 애싱 등에 의해 제거한다. 단차부에서 질화실리콘의 상부 보호막(59)이 단차 측면에 돌출하도록 남겨지므로, 수분, 수소에 대한 차폐능이 향상된다. 상부 보호막(59) 위에 폴리이미드막(PI)을 형성한다.
본 실시예에 의하면, 다층 배선의 중간 레벨에 수분, 수소의 차폐능을 갖는 절연성 배리어막이 형성된다. 절연성 배리어막과 교차하는 배선 패턴이 공동으로 기판 전면을 덮는 구조를 형성한다. 하지 구조에 대한 수분, 수소의 침입이 보다 더 완전히 방지된다. 또, 절연성 배리어막은 배선 패턴과 교차시키는 대신에 도전성 플러그와 교차시켜도 좋다.
도 7은 제1 실시예에 도전성 플러그와 교차하는 절연성 배리어막을 짜넣은 변형예를 나타낸다. 강유전체 캐패시터의 하부 전극(BEL), 강유전체막(FER), 상부 전극(TEL), 도전성 플러그(PL1, PL2, PL3), 층간절연막(IL2, IL3, IL4, IL5), 메탈 배선(M1, M2), 패드 전극 구조(PD), 절연성 배리어막(BL), 상부 보호막(PS), 폴리이미드막(PI)은 제1 실시예와 동일하다. 도전성 플러그(PL2)와 교차하는 레벨, 및 도전성 플러그(PL3)와 교차하는 레벨에 수분, 수소 차폐능을 갖는, TiO, AlO 내지 그 혼합물 또는 이들의 적층에 의한 절연성 배리어막(61, 62)이 형성되어 있다.
도 8A-8D는 한층 더한 변형예를 나타낸다. 이들 도면에서, IL(IL4, IL5)은 (제4, 제5) 층간절연막, M2는 제2 메탈 배선, PD는 제1 실시예와 동일한, 도전성 밀착막, 패드 주(主)배선막, 도전성 수소 배리어막의 적층으로 이루어지는 패드 전극 구조, PS는 질화실리콘으로 이루어지는 상부 보호막, PI는 폴리이미드막, PL은 도전성 플러그를 나타낸다.
도 8A에서는, 제1 실시예의 패드 전극 구조(PD)와 동시에, 제2 실시예와 유사한 도전성 보호막(CP)이 동일 적층 구조로 형성되어, 홈에 의해 전기적으로 분리되어 있다. 공정수를 증가시키지 않고, 도전성 보호막을 형성할 수 있다.
도 8B에서는, 제2 메탈 배선(M2)과 교차하는 레벨에, 절연성 배리어막(60)이 형성되어 있다.
도 8C에서는, 제2 메탈 배선과 패드 전극 구조를 접속하는 도전성 플러그(PL)와 교차하는 레벨에 절연성 배리어막(62)이 형성되어 있다.
도 8D에서는, 도 8A에 나타내는 패드 전극 구조(PD)와 도전성 보호막(CP)의 윗면에 접하는 레벨에 절연성 배리어막(63)이 형성되어 있다. 이 구조에서는, 상부로부터 침입하는 수분, 수소는 절연성 배리어막(63) 또는 패드 전극 구조(PD), 도전성 보호막(CP) 모두를 투과하지 않는 한, 하부 구조에 침입할 수 없다. 또, 패드 전극, 도전성 보호막과 교차하는 레벨에 절연성 배리어막을 배치함으로써 동일한 효과를 얻을 수 있다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명은 이들에 제한되는 것은 아니다. 예를 들면, 각종 변경, 개량, 조합이 가능한 것임은 당업자에게 자명할 것이다.

Claims (20)

  1. 반도체 기판과,
    상기 반도체 기판에 형성된 반도체 소자와,
    상기 반도체 소자를 덮으며, 상기 반도체 기판 상방에 형성된 절연막과,
    상기 절연막 중에 형성된 다층 배선 구조와,
    상기 다층 배선 구조에 접속되며, 상기 절연막 위에 형성된 패드 전극 구조로서, 도전성 밀착막과, 상기 도전성 밀착막 상방에 형성된 도전성 패드 전극과, 상기 도전성 패드 전극 상방에 형성된 도전성 수소 배리어막을 포함하는 패드 전극 구조
    를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 도전성 패드 전극은 Ir, Ru, Rh, Re, Os, 및 이들의 산화물로 이루어지는 군에서 선택된 적어도 1종의 재료로 형성된 층을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 도전성 패드 전극은 Al, Cu, W, 및 이들의 합금으로 이루어지는 군에서 선택된 적어도 1종의 재료로 형성된 층을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 반도체 기판 상방에 형성되어, 하부 전극과, 산화물 유전체막과, 상부 전극을 포함하는 캐패시터를 더 갖고, 상기 다층 배선 구조는 상기 캐패시터 상방에 배치되어 있는 반도체 장치.
  5. 제4항에 있어서,
    상기 산화물 유전체막은 일반식 ABO3로 표기되는 강유전체의 막인 반도체 장치.
  6. 제5항에 있어서,
    상기 강유전체는 PZT, 첨가물을 미량 도핑한 PZT, BLT, SBT, Bi계 층상 화합물 중 어느 하나인 반도체 장치.
  7. 제4항에 있어서,
    상기 하부 전극은 Pt, Ir, Ru, Rh, Re, Os, Pd, 이들의 산화물, SrRuO3로 이루어지는 군에서 선택된 적어도 1종의 재료의 막을 포함하는 반도체 장치.
  8. 제4항에 있어서,
    상기 상부 전극은 Pt, Ir, Ru, Rh, Re, Os, Pd, 이들의 산화물, SrRuO3로 이루어지는 군에서 선택된 적어도 1종의 재료의 막을 포함하는 반도체 장치.
  9. 제1항에 있어서,
    상기 도전성 수소 배리어막은 Ti, TiAl, Ta, TaAl 중 어느 것의 질화물, 또는 산화질화물, 또는 이들의 혼합물 중 어느 1종의 층, 또는 그들의 적층을 포함하는 반도체 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 도전성 밀착막은 Ti막, TiN막, TiAlN막, Ir막, IrOx막, Pt막, Ru막, RuOx막, Os막, Ta막으로 이루어지는 군에서 선택된 적어도 하나를 포함하는 반도체 장치.
  11. 제2항에 있어서,
    상기 도전성 밀착막은 상기 도전성 패드 전극과 일체화한, Ir막, IrOx막, Ru막, RuOx막, Os막 중 어느 하나인 반도체 장치.
  12. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 패드 전극 구조와 전기적으로 절연되고, 상기 패드 전극 구조를 둘러싸도록 배치된 도전성 보호막을 더 갖는 반도체 장치.
  13. 제12항에 있어서,
    상기 도전성 보호막이 Ir, Ru, Rh, Re, Os, 이들의 산화물, Ti, TiAl, Ta, TaAl 중 어느 것의 질화물, 또는 산화질화물, 또는 이들의 혼합물 중 어느 1종의 층, 또는 그들의 적층을 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 도전성 보호막이 상기 패드 전극 구조와 동일한 층 구조를 갖는 반도체 장치.
  15. 제12항에 있어서,
    상기 도전성 보호막이 상기 패드 전극 구조 형성 위치를 제외한, 상기 반도체 기판 상방의 전면(全面)을 덮도록 형성되어 있는 반도체 장치.
  16. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 절연막 중 또는 절연막 상방에 배치되고, 산화알루미늄, 산화티탄의 적어도 한쪽으로 형성된 막을 포함하는 절연성 배리어막을 더 갖는 반도체 장치.
  17. 제16항에 있어서,
    상기 절연성 배리어막이 상기 다층 배선과 교차하는 높이에 배치되어, 상기 다층 배선과 함께, 상기 반도체 기판의 전면을 덮는 반도체 장치.
  18. 제17항에 있어서,
    상기 다층 배선이 비어(via) 도전체와 배선 패턴을 포함하고, 상기 절연성 배리어막이 상기 배선 패턴과 교차하는 높이에 배치되어 있는 반도체 장치.
  19. 제17항에 있어서,
    상기 다층 배선이 비어 도전체와 배선 패턴을 포함하고, 상기 절연성 배리어막이 상기 비어 도전체와 교차하는 높이에 배치되어 있는 반도체 장치.
  20. 제16항에 있어서,
    상기 절연성 배리어막이 상기 패드 전극 구조에 접하여 배치되어 있는 반도체 장치.
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