WO2007066400A1 - 半導体装置 - Google Patents

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Wensheng Wang
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    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
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    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Definitions

  • semiconductor devices especially semiconductor devices having a pad for inspection with an external path.
  • the head may crack.
  • the wire can be bonded to the pad and can be commercialized. However, it remains ejected even after wiring, and it becomes easier for moisture and hydrogen to enter from cracks. When the entered moisture or hydrogen reaches wiring or objects, it causes a reaction and affects the performance of semiconductor devices.
  • Ms. 000 memorizes information by using hysteresis.
  • a pair of caps generates a pressure that depends on the pressure of the electrode, and maintains the pressure even when the pressure is removed.
  • Etc. have a skyt structure.
  • the lower electrode (and the upper electrode, if necessary) must be a precious metal, but no precious metal that is conductive.
  • a transistor is formed in the front of the metal structure made of metal. When forming a cage after forming a plug such as W that connects to the transistor, it is necessary that the chemical atmosphere of does not adversely affect the substructure.
  • the water content is high.
  • the water can reach the wires, carriers, transistors, etc. through it.
  • a particularly strong carrier it has a dielectric property, especially strong properties. It is generated by hydrogen derived from the entered water, and if oxygen deficiency occurs, its properties will decrease. Will occur. A similar phenomenon occurs when the period is used.
  • the orchid used as a source for forming the hydrogen film is hydrogenated, and decomposes to generate hydrogen. This hydrogen also contributes to strengthening.
  • a nitride film such as an oxide film
  • the nitride film and the oxide film on the pad are removed to allow the contact of the pad.
  • the membrane has water and hydrogen, but since it is removed on the pad, water and hydrogen can be directly fed to the pad.
  • 000 2 3 74 46 proposes forming the top electrode with a layer of a metal of the second class.
  • the climax of the environment A transistor formed on a semiconductor without giving a sound is an insulating film containing nitride.
  • the catalyst is coated with an insulating film having, for example, ana, while the property of the catalyst does not affect the treatment in the atmosphere.
  • 001 2 5 39299 (Applicant: Shiden Denki Sangyo Co., Ltd.) has an overhanging part that overhangs the partial electrode formed on the upper side and covers the partial electrode of the car on which the upper electrode is formed. It is proposed to form a film having The cap
  • a via hole reaching the protruding portion of the film is formed, and a conductive plug is formed in the via.
  • a conductive plug is formed in the via.
  • 001 2 3 86589 (Applicant Shitsudo) proposes a structure of a pad, and discloses that an ameta film is arranged under the pad, and the ameta film is formed by removing the center part. I am doing it. With this structure, the ameta film shows
  • Another object of the invention is to provide a semiconductor device having a pad with increased strength against contact of the probe.
  • a pad structure that is connected to the structure and that is formed on the top, and that includes a pad formed above the pad, and a pad formed above the pad above.
  • Figure 4 is a plan view of the conductor showing the process of the semiconductor device according to.
  • 2 2 is a table showing the degrees of charges for.
  • 33 is a plan view showing how the semiconductor device remains in place due to.
  • 5 55 is a plan view of a conductor showing the method of semiconductor device according to 2.
  • 6 6 6 is a plan view of the conductor showing the method of semiconductor device according to 3.
  • 8 8 8 8 is a plan view showing another variation. No. conductor (Nu), S-channel isolation, 3 C, 4 gate, 5 gate, 6 (n), 7 W side spacer, S sosonodin region, 8 () 8a, 8b, 8c, 8d Sn, 2, 22 P, partial electrode, 23, 24, Partial electrode, 26, Via, Transistor, C, 28g, 29W, P plug, 3d, 3a (a), 3b (a), 3cC, 3d (a) , 3 e (a), C, P gist, 3, 3 a a (ana), 3 b OS
  • a trench isolation S is formed as an element isolation region that defines a semiconductor region that is a mold or a mold. For example, a semiconductor depth of 3 degrees is etched through a CP film such as a nitride film, and if necessary, a high density plasma (P) (C) is formed through a liner such as a nitride film.
  • CP film such as a nitride film
  • C high density plasma
  • a keto glass (SG) film is deposited, the main part of is removed by chemical (C P) using C P stopper, and C P stopper is removed by etching.
  • Impurities for example, in the transistor region are ion-implanted with dose 3 c (denoted as 3 3) and accelerating onion 3 e to form mold c 3. Impurity ions enter the transistor area and Form. In the following, the transistor area is taken as an example, but in the transistor area, the conductivity is inverted.
  • a gate made of a thin film that heats the 002 surface.
  • Forming 4 For thinning, nitrogen oxide or nitrogen may be introduced.
  • the gate 5 is made of, for example, an 8 ° -thickness film and is stacked with C. On top of the gate 5, deposit 6 of a 2g film, for example, with C. A gate-shaped dyston is formed, and the capacitors 6, 6, and 4 are cut to form an insulating gate structure.
  • type impurities for example, s, are injected at a dose of 54 and an acceleration onion O e to form (gh d opeddan) (or extension) 7.
  • the silicon film is stacked with C, and the silicon film is left behind only on the gate surface by stacking. 6.
  • Impurity in the active region through the sidewall spacer SW for example, 4 ions of P are added at a dose of 5 4 Negative 3 e, and 7 are superimposed to form a higher concentration of Sosonodin S.
  • Insulation layers are deposited to form 8 as shown in 002C. First, multiply the 2 O degree 8a by C, and
  • OS 8d tetradoxysilane 8d is deposited with plasm (P) C.
  • the lower layer 8a is formed with C to protect the active region from plasma.
  • the CP is used to polish the OS 8d so that the surface is flat and the overall height is 7 degrees.
  • a strong plane on a flat surface 8 For example, 2 made of a 2 degree film is stacked by stuttering, and the partial electrode 22 made of a 5 degree thick P film is stacked on it by stuttering. In this way, the lower electrode layer is formed.
  • the partial electrode P film Preference is given to using at least one material selected from the group consisting of PRR Reos P, these compounds, S 2 O 3 and these layers.
  • the upper electrode 24 made of, for example, a twice-layered film is stacked on the strong layer 23 by reactive sputtering.
  • PZ PZ Denoted by O
  • Partial electrode O It is preferable to use one of O-) S type compounds. Partial electrode O [Rana. It is preferable to use at least one material selected from the group consisting of P R R Re Os Pd, these S 2 O 3 and these layers.
  • the second 26 is formed.
  • thickness For example, thickness
  • a penetrating plug P is formed.
  • a via C that penetrates 2 and reaches the partial electrode (222) and upper electrode (24) of the capacitor is formed by dry etching using a disc.
  • the via hole diameter is, for example, 5 x degrees.
  • Partial electrode The partial electrode functions as a chuck in the etching of the oxide film. Part electrode There is no problem in forming via holes even if the base electrodes are different.
  • 002 Form a via for the transistor's sonod-in.
  • dry etching using a gyro disc is used to touch the front surface of the sosono-in area, and 2 of 26, 8 of 8 is touched.
  • the via diameter is, for example, 3 degrees.
  • the calculation is performed by O degrees, followed by, for example, the degree 28 by stapling. Stack and cover the inner surface of the via hole. Then, C is used to stack W 29 to fill the via hole. Then, it is used as a second C P stock, and W 29 28 above 2 is removed by C P.
  • the plug P as shown in 0030, the second one on the 26 of the plug formed 2
  • a lower ameta, a wiring, and an upper ameta film are deposited on the surface by sputtering or the like.
  • Ameta for example,
  • Do 3 a of degree and 3 b of 3 degree For example, take A (eg C) 3 c of 36 degrees.
  • As ameta for example, 3d of 5 degrees and 3e of 7 degrees are used. This is the same as the road, and high reliability can be guaranteed.
  • S is formed on the bottom of the structure as a bottom, or C of the distant type is formed, and distant P is formed on it.
  • the distorter PAC is removed by, for example, Ag.
  • the wire can be made of C or gold wire.
  • A3a is for suppressing the damage that the carrier receives in the subsequent process, and is made of a metal having hydrogen, for example, a double-layered aluminum film by stuttering.
  • a film with a thickness of 7 degrees is formed on the insulator 3a, and the OS 3b is set with a PC to bring the total height to O degrees.
  • Form 3 b is also, for convenience
  • a 3 a 3 O 3 b may also be called 3 of 3.
  • form a plug 32 that penetrates 3 of 3 and draws out the wire of.
  • a dyston having a mouth corresponding to the continuation of the line is formed, penetrating 3 of 3 and reaching 3 of ⁇ Form a via hole of 25 degrees.
  • the plug manufacturing process is similar to the plug P process shown in.
  • a second 34 is formed on 3 of 3 in which the plug 32 is formed.
  • the line process for line 2 is similar to the line process described in. Form 34 of 4 over 34 of 2.
  • the 35 of 4 can be formed like the 3 of 3. However, the insulating film may be omitted.
  • With a plug-32-like process form a plug 36 that passes through 35 in 4 and reaches 34 in 2. You can select any of the lines.
  • 4 is formed by stapling 3 a 4 a and thickness 4 b.
  • a film of 2 is formed as 003 42. Than C Thus, with a thickness of 2 degrees, you can form a C-like line of thickness degree. However, even if O is, we can get almost. It is a film that cracks easily even when a probe is applied to the pad, and is not limited to the O film. , High hardness precious metals (RR Re Os), these gold, and at least one material selected from the group consisting of these materials.
  • RR Re Os High hardness precious metals
  • a film of O 2 is formed by taring. When compared, they are highly reactive with oxygen, far more strongly with release, and more aggressive with hydrogen. Instead of a conventional film, a film with a thickness of 200 ° can be used. A) It can be formed with improved properties. 2 is good enough, but if it exceeds OO, the strike increases.
  • a film is a film having hydrogen hydration and is not limited to.
  • the a film can be formed of a compound having a shift of a a, or an oxynitride, or a layer having a shift of a compound thereof, or a layer thereof.
  • O R R O Os can be either or. In this case, it is also possible to combine and with.
  • the degree and strength of the body is determined by the stratification. For example, if a and A are composed of the same fee, A and strength can be considered as the sum. In this way, strength and elasticity can be considered as functions of the laminated structure.
  • Distone P is formed on the surface of the oxide 44, and the oxide 44 is formed by using the dielectric as a disc to form a disc. Use this disc to cut a 43, 42, 4 and C as a tee. Note that it is also possible to use thick dust tanks as a teaching disc without using a disc. That, this Remove tank 44. In this way, 3 lines including the pad structure are formed.
  • the OS 45a is piled up with C so as to embed the line 3 and the surface is flattened with C P with the line 3 as the strike. Since there are 3 lines coming out on this floor, further insulation, for example OS 45b, is added to form 5 45 with OO on the 3 line.
  • the shape of the ground plane P is included in the plane
  • a pad structure is formed by exposing the main part of the pad.
  • tongue 47 for example, around the coating pad opening.
  • light and development can be performed. In this way, a semiconductor device having a memory can be manufactured.
  • 0044-2 is a table showing the fee levels of. R used for 42
  • R Re Os has a much higher level than C, which is used as a wire material, for example. Available as
  • a with a degree of mist and C. Although included in the table, a also has a degree. As R Os Also has a high degree.
  • Numeral 00453 indicates the remaining element of the semiconductor device due to.
  • the plug is marked P.
  • the P membrane is indicated by P.
  • Dead P is composed of layers of doors. A needle is applied to the pad, and stress is applied from above. In this state, an accelerated test is conducted under high temperature and high humidity.
  • the degree of manufacturing the pad can be improved, even if a needle is put on the inspection pad, a crack will occur.
  • water and hydrogen are also obtained, it is possible to effectively prevent the entry of water and hydrogen, and it becomes easy to maintain the property of charge.
  • the water and hydrogen can be sufficiently obtained from the a-film, it is possible to use a material other than those of the pad metal.
  • 004 74 indicates that of.
  • a lower layer is formed by the upper metal 2, and a layer structure of a conductive door is formed on the lower side only through the multiple plugs P at the position of the lower electrode.
  • 00484 which is similar to the layered structure and other structures, shows other changes. Dodge, like
  • a 53 (5) improves the degree, so cracks occur. In addition, the amount of hydrogen input from the outside improves.
  • 004 95 S is a plan view showing the process of the semiconductor device according to 2. 5 shows the state where the pad structure shown in 4 is formed. Dod P is a 5 C Dod 52,
  • a 53 layers. 5 is not particularly limited, for example, It is the semiconductor structure below the 4th film.
  • the pad structure is No. 554 and the surface is flattened.
  • the protective P is formed by stacking 55, conductive 56, and 57 on 54 of 5 above. , A film that improves the adhesion between the underlying layer and the conductor above it, and a film with a thickness of 2 containing at least a film selected from the group consisting of ,,,, O ,, O ,. Is made.
  • the film a is a film having hydrogen hydration property, and can be formed as a layer with a thickness of 2 or a layer having a shift of a a, or an acid, or a shift of these compounds.
  • O R R O Os may be either or both electrically conductive. In this case, it is possible to integrate the structure with the conductive material. A conductive material is used, but the property is not particularly necessary. Alternatively, O or may be used instead of the conductive film.
  • 58 is made of, for example, a OO degree phosphor film.
  • the partial protection 59 is made of, for example, a single film. Insulation 58 and upper protection 59 form above the pad, reflecting the difference in protection.
  • Form Distan P on Part Protection 59. Distorta P has an opening in the area enclosed by. Part protection 59 is covered by the dust tank P. Dry the upper protection 59 and insulation 58 by using the piston P as a teaching disk.
  • a port for forming the main part of the pad structure is formed. Justin P will be removed by angling.
  • the part protection 59 is left on the surface so that water and hydrogen are improved.
  • 005 9 6 is a plan view showing the process of the semiconductor device according to 3. This is a structure in which an insulating film containing moisture and hydrogen is arranged at the bottom of the lines in 3 and 2.
  • a pad P composed of a stack of conductive, C-d, and A films is formed on the underlayer 5, and 54a such as an oxide film is used as a CP-st. , Flatten the surface. Then, dry the oxide film and click the insulation 54a to pull down the surface of the insulation 54a to the bottom of the pad P.
  • an insulating layer 6 with moisture, hydrogen, eg, anana, or O 2, or layers of these with a thickness of 2 stutters.
  • An insulating film 54b for example, an OS film is stacked on C 6 with C, and a pad P is embedded. The surface is flattened with C P, which has a stud structure.
  • Further insulation 54 as shown in 006 2C.
  • stack the OS film with C Then, perform the process corresponding to Figure 55.
  • a protective layer P is formed by stacking 55, a conductive layer 56 and a rear 57 on a flat 54c.
  • a dust P is formed on the protection P and the protection P is hatched. Almost the entire area outside the head is also covered with the conductive protection P, so that almost all the area of the semiconductor chip has the ability to withstand stress and the entry of moisture and hydrogen.
  • 58 is made of, for example, a OO degree phosphor film.
  • the partial protection 59 is made of, for example, a single film. Insulation 58 and upper protection 59 form above the head, reflecting the difference in protection. Form Distan P on Part Protection 59. Distan P has an opening in the area enclosed by. Partial protection 59 is covered with gist pattern P. Drive the upper protection 59 and insulation 58 using the dust tank P as a teaching disk.
  • a port for forming the main part of the pad structure is formed. Justin P will be removed by angling.
  • the part protection 59 is left on the surface so that water and hydrogen are improved.
  • an insulating film containing moisture and hydrogen is formed on the surface of the multilayer wire.
  • a Wiring tans that intersect with each other form a cover on the surface. Water and hydrogen are completely prevented from entering the structure.
  • the insulation film may have conductive plugs instead of the wiring patterns.
  • 00697 incorporates an insulating film that intersects the conductive plug.
  • Insulating layer 662 formed by these layers is formed on the crossing point of plug P 2 and the crossing point of plug P 3 containing water and hydrogen.
  • Top protection, P, P, P indicates conductive plug.
  • a similar protective P is formed in the same layer structure and is electrically separated by the groove. The protection can be formed without increasing.
  • an insulating layer 6 is formed at the point where 2 meta 2 intersect.
  • an insulator 62 is formed at the crossing point of the plug P that connects the two meta wires and the structure.
  • an insulation layer 63 is formed on the surface of the surface P that contacts the pad P and the protection P shown in 8A.
  • moisture and hydrogen that enter from the upper part cannot enter the lower structure as long as the insulation 63 or the pad P and the protection P are not displaced.
  • the same result can be obtained by disposing the insulating film on the pad where the pad and the protection cross.

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Abstract

　プローブ針の接触に対する強度を増加したパッドを備えた半導体装置を提供する。 　半導体装置は、半導体基板と、半導体基板に形成された半導体素子と、半導体素子を覆って、半導体基板上方に形成された絶縁膜と、絶縁膜中に形成された多層配線構造と、多層配線構造に接続され、絶縁膜上に形成されたパッド電極構造であって、導電性密着膜と、導電性密着膜上方に形成された導電性パッド電極と、導電性パッド電極上方に形成された導電性水素バリア膜とを含むパッド電極構造と、を有する。

Description

導体
術分野
０００1 、半導体 置に関し、特に外部 路との 検査のための ッドを有 する半導体 置に関する。
０００2 導体 積回路 、最上 と同 はその上に、検査のためのプ
針を当 したり、外部 路との 続のためのワイヤを ンデイング ッドを有する 。 ッドは、配線の他の タ ン 比 て比較的 きな 法を有し、 ッド
出して、プ 針を当 したり、接続ワイヤを ンデイングできるよ にされて る。 導体 積回路 置を完成するまでには、複数回の 査を行 、最終的に良品と 判定されたもののみを ッケ ジする。
０００3 査にお てプ 針を ッドに当てると、 ッドに亀裂が生じることがある。
裂を生じても ッドにワイヤを ンデイングすることはでき、製品化することはできる。 し し、ワイヤ ンデイング後も ッド 出された状態であり、亀裂 ら水分や 水素が 入しやす なる。 入した水分や水素が配線や 物に達すると、 反 応を生じ、半導体 置の 能に影響を与える。
０００4 年、強 キャ を用 、 の 転を利用して情報を記憶す る メ ( eR )の 発が進められて る。 メ りは、電源を断 ても記憶された情報が消失しな メ りであり、 、高速 動、高 久性、および 力の 現が期待できる。
０００5 メ りは、 ヒステ ス 性を利用して情報を記憶する。
として一対の んだ キャ は、 電極 の 圧に応じて を生じ、 圧を取り去 ても を維持する。
圧の 性を反転すると、 の 性も反転する。この を検出すれば、情 報を読み出すことができる。 の 料としては、残留 量が大きな、例え ば c ～3 c 度の PZ (Pb (Z ) 、S (S a
3 2 2 )等の スカイト 造を有する が主として られて 。 性の れた 形成するためには酸化性 囲気中での 、 な しは熱処理が必要であり、下部電極( 要に応じて上部電極も)は しに 貴金属 、 しても導電 である貴金属な し 金属 物で 成するものが ０００6 キヤ 前に ン にはトランジスタが形成される。トランジス タに接続するWなどの プラグを形成した後に、 キヤ を形成する 場合は、 の 化性 囲気が下部構造に悪影響を与えな よ に する必要がある。
０００7 導体 積回路 置の 酸化 ンで 成される場合が多 。
ンは水分との が高 。 部 ら水分が 入すると、水分は 通 て配線、キヤ 、トランジスタなどに達することができる。 、特に 強 キヤ に水分が達すると、誘電 、特に強 の 性が す る。 入した水分に由来する水素によ て 元され、酸素欠陥が生じ ると 性が低下してしま 。 が低下するなどの 化が生 じる。 期間の 用によ ても同様の 象が生じる。 素が侵入すれば、水分より直 接的に特性 を生じさ る。 ン ン膜を成 する際、 ンソ スとして使用される ランは水素化 ンであり、分解すると水素を発生する。こ の な水素も強 化の 因となる。
０００8 された半導体 積回路 置にお て、外部より侵入する水分、水素の 響を 最も受けやす 場所は、 ッドとその と考えられる。 えば、 ッドを含む 上 線を覆 て酸化 ン膜などの 、窒化 ン 、ポ 膜を形成 するが、 ッド の 接触を可能とするため ッド上の 、窒化 ン 、酸化 ン膜は除去される。 ン膜は水分、水素に対する を有 するが、 ッド上では除去されて るので水分、水素は ッド 直接 すること ができる。
０００9 2 3 74 46 ( 願人 士通)は、 2 類の 金属 の 層 で上部電極を形成することを提案する。 の 化性 囲気が悪影 響を与えな に半導体 に形成したトランジスタは、窒化 ン ン の を有する絶縁 ア膜で われる。 囲気中 での 処理に キャ の 性が しな に、 キャ はア ナなどの を有する絶縁 ア膜で被覆される。
００1０ 2 5 39299 ( 願人 下電器産業)は、 上に形成さ れた 部電極を強 が覆 、その上に上部電極が形成された キャ の 部電極を覆 て 上に張り出す り出し部分を有する ア膜を形成することを提案する。 キャ を
形成した後、 ア膜の張り出し部分に達するビア孔を形成し、ビア に導電 プラグを形成する。 ア としては、 、 a 、 O 、 、 、 、 O 、又はこれらを含む 用 ることが好 ま 教示されて る。
００11 2 3 86589 ( 願人 士通)は、 ッドの 造を提案し、 ッド の 下に アメタ 膜を配置した構成とし、 アメ タ 膜は中央 を除去して 出した を形成することを開示して る。この 構成に れば、 アメタ 膜が水分、水素に対して を示す 明の
明が解決しよ とする課題
００12 明の 、検査を行 ても 、水分に対する 性を維持することのできる 半導体 置を提供することである。
００13 明の他の目的は、プ 針の接触に対する強度を増加した ッドを備えた 半導体 置を提供することである。
題を解決するための
００14 明の 点に れば、
半導体 、
前記 導体 に形成された半導体 子と、
前記 導体 子を覆 て、前記 導体 上方に形成された 、 に形成された多層 造と、
前記 造に接続され、前記 上に形成された ッド 造であ て、 、前記 上方に形成された ッド 、前 記 ッド 極上方に形成された ア とを含む ッド 造 と、
を有する半導体 置
が提供される。
明の
００15 ッド 造の 度が増加するので、プ 針を接触さ ても 裂が生じに ００16 ッド 造に亀裂が生じに ので、水素、水分が 入しに 。
００17
2
3
4 は、 の による半導体 置の 法の 程を示 す 導体 の 面図である。
2 2は、 の 料の 度を示す表である。
3 3は、 の による半導体 置の 留まり の 態を示す 面図である。
4 4 4 は、 の の を示す 面図である。
5 5 5 は、 2の による半導体 置の 法の 程を示す 導体 の 面図である。
6 6 6 は、 3の による半導体 置の 法の 程を示す 導体 の 面図である。
7 7は、他の変 を示す 面図である。
8 8 8 は、更に他の変 を示す 面図である。 の 号の 導体 ( ンウ )、S ャ ト ンチアイソ ョン、 3 ウ 、 4 ゲ ト 、 5 ゲ ト 、 6 ( ン )、 7 W サイドウォ スペ サ、S ソ スノド イン 域、 8 ( ) 8a 、 8b ン 、 8c ン 、 8d S ン 、2 、22 P 、 部電極 、 23 、 、24 、 部電極 、26 、 ビ ア 、 トランジスタ、C 、28 グ 、29 W 、P プラグ、3 d 、 3 a ( ア )、3 b ( ア )、 3 c C 、3 d ( ア )、3 e ( ア )、 C 、 P ジスト タ ン、3 、3 a ア (ア ナ )、3 b OS
ン 、32 プラグ(P ) 34 、 35 ( ) 36 プラグ(P ) 4 、4 a 、4 b 、42 d 、43
ア( ) 、44 ド ス 、45 ( OS ン) 、46 部保護( ン) 、47 (P) 5 、52 ッド ( )、 53 ア 、54 5 、 55 、 56 度導電 、57 ア 、 P 保護 、58 、 59 部保護 、6 6 62 63 ア
を実 するための 良の
００18 を参照して、 の による半導体 置の 法を説明する。 ００19 に示すよ に、 型または 型 ンウ である半導体 域 を画定する素子分離 域として ヤ ト ンチアイソ ョンS を形成する。 えば、窒化 ン膜などのC Pストッ を介して半導体 深さ3 度 の ヤ ト ンチを ッチング 、必要に応じた ン 、窒化 ン膜など のライナを介して、高密度プラズ ( P) (C )によりアンド
ケ トガラス( SG)膜を堆積し、 の 要部をC Pストッ を利用した化 学 (C P)により除去し、C Pストッ を ッチングにより除去する。
トランジスタ 域の 域には 不純 、例えば を、ド ズ 3 c ( 3 3のよ に表記する)、加速 ネ ギ3 e でイオン 入し、 型ウ 3を形成する。 トランジスタ 域には 不純 イオン 入し、 型ウ 形成する。 下、 トランジスタ 域を例に取 て説明するが、 トランジスタ 域にお ては導電 を反転さ た 理を行 。
００2０ 面を熱 えば さ約 の ン膜 らなるゲ ト
4を形成する。ゲ ト 薄 する場合は、酸化 ン 、窒素を導 入してもよ 。ゲ ト 4 に例えば 8 度の ン膜 ら なるゲ ト 5をC で 積する。ゲ ト 5の上に、例えば 2g 度の ン膜 らなる 6をC で 積する。ゲ ト 状の ジスト タ ンを形成し、キヤ、プ 6、ゲ ト 5、ゲ ト 4を チング 、絶縁ゲ ト 造を形成する。 6を スクとして、 型不純 、例えば sをド ズ 5 4、加速 ネ ギ O e でイオン 入し、 ( gh d opeddan)(又は クステン ョン) 7を形成する。
００21 2 のトランジスタのゲ ト 並んで 成された構成を示したが、これらのトラン ジスタは中間のソ スノド イン ( 下、必要に応じてソ ス 域とする)を共通 ビット線に接続し、両側のソ スノド イン ( 下、必要に応じてド イン 域とす る)にメ を接続して 。 右対称の 成となるので、キヤ は右 側の 成のみを示す。
００22 に示すよ に、ゲ ト 造を覆 て半導体 面上に例えば
ン膜をC で 積し、 ックすることによりゲ ト 面上にのみサ イドウォ スペ サSWを残す。 6、サイドウォ スペ サSWを介し て活性 域に 不純 、例えばPをド ズ 5 4 ネ ギ 3 e で4 イ オン 入し、 7 重畳する、 より高濃度のソ スノド イン S を形成する。
００23 Cに示すよ 絶縁 層を 積し、 8を形成する。まず、 2 O 度の ン 8aをC で 積し、その上に 2 度の
ン 8b、 8 度の ン 8。、 OO 度の OS (テトラ トキ ランを原料とした ン 8dをプラズ (P )C で 積する。 下層の ン 8aを C で 成することにより活性 域をプ ラズ ら保護する。 ン 8cは、水分、水素の 入に対する ア とし 機能する。その 、C Pにより OS ン 8dを研磨して表面を平坦 、全体の さを7 度にする。
００24 に示すよ に、平坦 した 8の上に強 キヤ を形 成する。 えば、 2 度の 膜で 成された 2 をス ッタ ングで 積し、その上に厚さ 5 度のP膜で 成された 部電極 22をス ッタ ングで 積する。このよ にして下部電極 層が形成される。なお、 部電 極 P膜に限らな 。P R R Re os P、これらの 化物、S O らなる群 ら選択された少な とも 種の材料の やこれらの 層を用 ることが好 ま 。
００25 部電極層の上に、例えばPZ らなる 23を 2 ス ッタ ングで 積する。 、 ピッドサ ア ( ) 理 を 、 23を する。その 、強 23の上に、たとえば 2 度の 膜で 成された上部電極 24を反応性ス ッタ ングにより 積する。なお、 PZ に限らな 。 Oで表記される
用 ることができる。PZ a S Ca等の添 量に したP Z (
一 O ) S 系 状化合物の を用 ることが好ま 。 部電極 O [ らな 。P R R Re Os Pd、これらの S O らなる群 ら選択された少な とも 種の材料の やこれらの 層を用 ることが好ま 。
００26 キヤ を形成した後、第2の 26を形成する。 えば、厚さ
4 度の OS ン膜をP C で 積し、C Pにより
O 度になるまで研磨する。C Pの後 2の の 水のため、例えば Oのプラズ 中でア 理を施す。
００27 に示すよ に、 貫通する プラグP を形成する。まず、 ジスト スクを用 たドライ チングで、 2の 貫通し、 キヤ の 部電極 (2 22)、上部電極 (24)に達するビア Cを形成 する。ビア孔 径は例えば ・ 5 x 度とする。 部電極 部電極 は、 酸化 ン膜の チングにおける チストッ として機能する。 部電極 部電極 の ベ が異な てもビア孔の形成に問題は生じな 。次に、 キヤ 造の けたダメ ジを回復するア を、例えば 囲気中、5 。Cで6 。
００28 トランジスタのソ スノド インに対するビア を形成する。 えば、 ジスト スクを用 たドライ ッチングで、ソ スノド イン 域の ン 面を ッチスト、 として 2の 26、 の 8を ッチングする。ビア の径は例えば ・ 3 度とする。
００29 ビア C を形成した後、 ン 面に形成されて る可能，注のある 膜を除去するため、 理を ン ッチング 算で えば O 度行 、続 て例えば 度の グ 28をス ッタ ングにより 積し、ビア孔の内面を覆 。次にC により、W 29を 積し、ビア孔を埋め 。その 、第2の C Pストッ として利用し、 2の 上のW 29 28をC Pにより除去する。このよ にして プラグP を形成する ００3０ に示すよ に、 プラグを形成した 2の 26の上に第 の
3 を形成する。まず、ス ッタ ング等により 面に下部 アメタ 、配線 、上部 アメタ 膜を堆積する。 アメタ としては、例えば
度の 3 a、 3 度の 3 bを する。 としては、例 えば 36 度のA ( えば C ) 3 cを する。 アメタ としては、例えば 5 度の 3 d、 7 度の 3 e を する。この 、同一 の 、 路と同じであり、高 頼性 が保証できる。
００31 に示すよ に、 の 造の上に、底面 としてS 、又 は ジスト 類 成の Cを 、その上に ジスト タ ン Pを形成する。 ジスト タ ン Pを ッチング スクとして、底面 A C 3 を ッチング 、 の タ ンを形成する。その 、 ジスト タ P A Cは、例えばアッ グで除去する。なお の 線をC な しはC 金を用 た ン 線で 成することもできる。 ００32 に示すよ に、 の 3 を覆 て、水素 を有する絶縁 ア 3 aを する。 ア 3 aは、 キヤ がその後の工程で受け ダメ ジを抑制するためのものであり、水素 を有する金属 、例えば 2 度のア ナ膜をス ッタ ングで 成する。 て、絶縁 ア 3 a上に、厚さ7 度の ン膜を成 、さらに OS ン 3 bをP C で して全体の さを O 度とした後、C Pで表面を研 磨 、 75 度の リ 3 bを形成する。なお、便宜上
ア 3 a 酸化 ン 3 bを併 て 3の 3 呼ぶことがある。 ００33 に示すよ に、 3の 3 を貫通し、 の 線を引き出す プ ラグ32を形成する。まず、 の 線の 続部に対応する 口を有する ジスト タ ンを形成し、 3の 3 を貫通し、 の 3 に達する、 ・ 25 度のビア孔を形成する。 プラグの製 プ セスは、 に示した プ ラグP の プ セス 同様である。
００34 さらに、 プラグ32を形成した 3の 3 上に第2の 34を形成 する。 2の 線の プ セスは、 を参照して説明した の 線の プ セス 同様である。 2の 34を覆 て、 4の 35を形成する。 4の 35は、 3の 3 同様に形成できる。ただし、絶縁 ア膜は省略してもよ 。 プラグ32 様のプ セスで、 4の 35 を貫通して 2の 34に達する プラグ36を形成する。 線の 、 任意に選択できる。
００35 プラグ35を形成した 4の 35の 面上に、 4
42、 ア 43を形成する。 えば、ス ッタ ングにより 3 度の 4 a、厚さ 度の 4 bを して、 4 を形成する。 、その下の層間 とその上の配 との 着性を向上する膜であり、 層に限らな 。 、 、 、 、 O 、P 、 、 O 、 s 、 a膜 らなる群 ら選択された少な とも を含む な し 形成できる。
００36 42として、たとえば 2 の 膜を成 する。 は、 C より であり、厚さ 2 度で、厚さ 度の C 同様の の 線を形成できる。 によるが、 を Oとしてもほぼ 度の を 得ることができる。 、 ッドにプ 針を当てても、亀裂が生じに 度を有する膜であり、 、 O膜に限らな 。 、硬度が高 貴 金属( R R Re Os)、これらの 金、およびこれらの 物 らなる群 ら選 択された少な とも 種の材料を含む な し 成できる。
００37 リア 43として、例えば O の 膜を 、 タリ グで 成する。 比較したとき、 は しに 、酸素に対して ア性を有し、 離しに 、 より 度であり、水素に対しても 度の ア性を有する。 来の 度の 膜の代わりに、厚さ2 OO 度の 膜を用 ることができる。 ア性を向上した 形成できる。 2 では十 分な ア性が得に 、 OO を越えた さにすると、 ストが増加する。
ア膜は、 と水素 ア性を有する膜であり、 に限らな 。
ア膜は、 a a の ずれ の 化物、又は酸化窒化物、又は これらの 合物の ずれ 種の層、またはそれらの 層で 成できる。
００38 えば、 O R R O Osは、 としても、 として も ることができる。このよ 場合、 とを一体 した 構成としてもよ 。 ッド 体の 度や ア性は、 成層によ て決ま る。 えば、 ア とが同一 料で 成されて る場合は、 合算した さの として ア 、強度 考えることもできる。この様に、強度、 ア性は積層構造 体の 能として考えることができる。
００39 ア 43の上に、 ッド 造の チングにお て、 ド ス クとしても機能する、例えば 8 の ン 44を 積する。
ン 44の上に ジスト タ ン Pを形成し、 ジスト タ ンを チング スクとし て酸化 ン 44を チングして、 ド スクを形成する。この ド スクを 用 て、 ア 43、 42、 4 を、 チング として C を用 て、 ッチ グする。なお、 ド スクを用 ず、厚 ジ スト タ ンを チング スクとして チングすることも可能である。その 、 ジス タ ン P ン 44は除去する。このよ にして、 ッド 造を含む 3の 線が形成される。
００4０ Jに示すよ に、 3の 線を覆 に 5の 膜及び上部保護 形 成する。 えば、 3の 線を埋め込むよ に、 OS ン 45aをC に より 積し、 3の 線をスト、 としたC Pを 、表面を平坦 する。この 階で は 3の 線が 出するので、更に絶縁 、例えば OS ン 45bを により 積し、 3の 線上で OO を有する 5の 45を形成す る。 5の 上に、水分、水素 を有する上部保護 46、例えば の ン膜を堆積する。 部保護 46の上に、 ッド 造の を開 するための ジスト タ ン Pを形成する。 ジスト タ ン Pの 、 平面 ッド 内包される形状にし、 ッド 極の 面上の絶
にする。 ジスト タ ン Pを チング スクとして、上部保護 46、 5 の 45をドライ チングする。その 、 ジスト タ ン Pはアッ ング 等で除去する。
００41 に示すよ に、 ッド 極の 5の 、上部保護
て、 ッド 要部を 出した ッド 造が形成される。
００42 に示すよ に、例えば 度の 47を塗布 ッド 開口を囲む形に タ ングする。 光性ボ を 場合は 光、現像 で タ ングできる。この様にして、 メ りを有する半導体 置を作製で きる。
００43 実施 にお ては、 最上 との 着性を向 上するほ 、水分、水素に対して優れた ア性を有し、キヤ の 化を 果的 に低減できる。
００44 2は、 の 料の 度を示す表である。 42に用 られる R
R Re Osは、例えば ッド 線材料としてよ られる 、 C 比較して 、格段に高 度を有して 。 ア として利用できる
a も やC 比 ると 度を有して 。表に含まれて が、 a も 度を有する。 として られる R Os も高 度を有する。
００45 3は、 の による半導体 置の 留まり の 子を示す。
、 2、 3、 4、 5 2 3 4 5 表記した。
ア膜は 表記し、上部保護 S 表記した。 ッド 線を除
2 表記した。 プラグはP 表記した。ポ 膜はP 表記した。 ッド P は、 ッド ア の 層で構成されて る。 ッドに針が当てられ、上方 ら応力が印 される 。この 態で高温、高湿 態で加速 験が行われる。
００46 ッド 造の 度を向上できるため、検査 ッドに針を当てても、亀裂が 生じに 。また、水分、水素に対する も得られるため、水分、水素の 入を 果的に防止でき、 キヤ の 性を維持することが容易になる。な お、 、 ア膜で十分な 度、水分、水素 が得られ れば、 ッド 金属及びそれらの 以外の 料で 成することも可能 である。
００47 4 は、 の の を示す。 上 であるメタ 2で下 層 ッドを形成し、 ッド 極の所にのみ、複数の プラグP を介してその 方 に導電 ッド ア の 層 らな る ッド 造を形成する。 層構造、その他の構 の と同様である ００48 4 は、他の変 を示す。 ッド 造を、 の 様の
5 C ッド 52、 の 様の ア 53で 成する。 ッド 52が従来 術同様の 金で 成されるが、
ア 53( 5 )で 度を向上して るので、亀裂が生じに 。 また、外部 らの 分、水素の 入に対する が向上する。
００49 5 S は、 2の による半導体 置の 法の 程を示す 面 図である。 5 は、 4 に示す による ッド 造を形成した状態を示す 。 ッド P は、 5 C ッド 52、
ア 53の 層で 成される。 5 は特に限定されな が、例えば、 の による 4の 膜 ら下の半導体 造である。
００5０ 5 に示すよ に、 ッド 造を第5 54で 、表面を平坦 す る。 した 5の 54上に、 55、 度導電 56、 ア 57を積層して 保護 Pを形成する。 、そ の下の層間 とその上の導 との 着性を向上する膜であり、 、 、 、 、 O 、 、 O 、 、 膜 らなる群 ら選択された 少な とも を含む、厚さ2 の な 成される。
００51 度導電 、 度を有し、水分、水素に対して を有する膜であり、硬 度が高 金属( R R Re Os)、これらの 金、およびこれらの 物 ら なる群 ら選択された少な とも 種の材料を含む 2 2 の な 成される。
００52 ア膜は、 と水素 ア性を有する膜であり、 a a の ずれ の 、又は酸 、又はこれらの 合物の ずれ 種で 成される厚さ2 の 層、またはそれらの 層で 成できる。 ００53 えば、 O R R O Osは、 としても 度導電 としても ることができる。このよ 場合、 度導電 とを一体化した構 成としてもよ 。 導電 料を用 成されて るが、 性は特に 必要ではな 。 度導電 ア膜の代わりに、 Oや を ることもできる。
００54 ッド 造上方の 保護 Pを除去するため、 保護 Pの上 に ジスト タ ン Pを形成し、 保護 Pを チングする。
００55 5Cに示すよ に、 ッド P を内包する 域で 保護 Pを除去 し、 ジスト タ ン Pはアッ ング等で除去する。 保護 Pの 、 、 P 縁 ら所定 れて 。 ッド 5 5 4で われたままである。
００56 5 に示すよ に、 タ ングした 保護 Pを覆 て絶縁 58、上部 保護 59を 積する。 58は、例えば OO 度の リ 膜で 成する。 部保護 59は、例えば 度の ン膜で 成する。 保護 の 差を反映して、絶縁 58、上部保護 59は ッド 造上方で を形成する。 部保護 59上に ジスト タ ン Pを形成する。 ジスト タ Pは に内包される 域に開口を有する。 での 部保護 59は ジス ト タ ン Pに覆われる。 ジスト タ ン Pを チング スクとして上部保護 5 9、絶縁 58をドライ チングする。
００57 5 に示すよ に、 ッド 造の 要部を 出する 口が形成される。 ジス ト タ ン Pはアッ ングなどによ て 去する。 ンの 部保護 59が 面に張り出すよ に残されるので、水分、水素に対する が向上 する。 部保護 59の上に Pを形成する。
００58 ッド外の領域もほぼ全面積が導電 保護 Pで われるので半導体チップの ほぼ全面積にお 応力に対する 性、 び水分、水素の 入に対する 性 の 造が得られる。
００59 6 は 3の による半導体 置の 法の 程を示す 面 図である。 3の 、 2の の 線の ベ に水分、水素 を有する絶縁 ア膜を配置した構成である。
００6０ 6 に示すよ に、下地 5 の上に導電 、 C ッド 、 ア膜の積層で構成された ッド P を形成し、酸化 ン などの 54aで 、 ッド P をC Pスト、 としてC Pを 、表 面を平坦 する。さらに、酸化 ン膜に対するドライ チングを 、絶縁 54 aを ックして、 ッド P の ベ まで絶縁 54aの 面を引き 下げる。
００61 6 に示すよ に、水分、水素に対する を有する絶縁 ア 6 、例え ばア ナ 、または O 、又はこれらの 層を厚さ2 ス ッタ ングで 積する。 ア 6 の上に、絶縁 54b、例えば OS ン膜をC で 積し、 ッド P を埋め込む。 ッド 造をストッ としたC P を 、表面を平坦 する。
００62 6Cに示すよ に、更に絶縁 54。、例えば えば OS ン膜をC で 積する。 後、図5 5 に対応する工程を行 。 ００63 6 に示すよ に、平坦 した 54c上に、 55、 度導電 56、 リア 57を積層して 保護 Pを形成する。 ００64 ッド 造上方の 保護 Pを除去するため、 保護 Pの上 に ジスト タ ン Pを形成し、 保護 Pを チングする。 ッド外の領域 もほぼ全面積が導電 保護 Pで われるので半導体チップのほぼ全面積にお 応力に対する 性、 び水分、水素の 入に対する 性の 造が得 られる。
００65 6 に示すよ に、 ッド 造を内包する 域で 保護 Pを除去し、 ジスト タ ン Pはアッ ング等で除去する。 ッド 絶縁 54cで わ れた状態である。
００66 タ ングした 保護 Pを覆 て絶縁 58、上部保護 59を 積する 。 58は、例えば OO 度の リ 膜で 成する。 部保護 5 9は、例えば 度の ン膜で 成する。 保護 の 差を 反映して、絶縁 58、上部保護 59は ッド 造上方で を形成する。 部保護 59上に ジスト タ ン Pを形成する。 ジスト タ ン Pは に内包 される 域に開口を有する。 での 部保護 59は ジスト タ ン Pに覆 われる。 ジスト タ ン Pを チング スクとして上部保護 59、絶縁 58をド ライ チングする。
００67 6 に示すよ に、 ッド 造の 要部を 出する 口が形成される。 ジス ト タ ン Pはアッ ングなどによ て 去する。 ンの 部保護 59が 面に張り出すよ に残されるので、水分、水素に対する が向上 する。 部保護 59の上に Pを形成する。
００68 実施 によれば、多層 線の ベ に水分、水素の を有する絶縁 ア膜が形成される。 ア 交差する配線 タ ンとが共同して 面を覆 造を形成する。 造に対する水分、水素の 入がより 全に防止 される。なお、絶縁 ア膜は配線 タ ン 交差する わりに導電 プラグ 交 差さ てもよ 。
００69 7は、 の に導電 プラグ 交差する絶縁 ア膜を取り入れた 例を示す。 キヤ の 部電極 部電極 プラグP P 2 P 3 2 3 4 5、メタ
2 ッド P ア 部保護 S ポ P の 様である。 プラグP 2 交差する ベ 、 プラグP 3 交差する ベ に水分、水素 を有する、 O な しその 合物 はこれらの 層による絶縁 ア 6 62が形成されて る。
００7０ 8 8 は なる変形 を示す。これらの図にお て、 ( 4 5)は( 4、
5) 、 2は 2メタ 、P は の 様の、
、 ッド 、 ア膜の積層 らなる ッド 造、 Sは
ン らなる上部保護 、P 、P は導電 プラグを示す。 ００71 8 にお ては、 ッド P 同時に、 2 似の 保護 Pが同一 層構造で 成され、溝によ て電気 に分離されて る。 を増加することな 、 保護 形成することができる。
００72 8 にお ては、 2メタ 2 交差する ベ に、絶縁 ア 6 が形 成されて る。
００73 8Cにお ては 2メタ 線と ッド 造とを接続する プラグP 交差する ベ に絶縁 ア 62が形成されて る。
００74 8 にお ては、 8Aに示す ッド P 保護 Pとの 面に 接する ベ に絶縁 ア 63が形成されて る。この 造では、上部 ら 入 する水分、水素は、絶縁 ア 63又は ッド P 、 保護 Pの ずれ を 過しな 限 、下部構造に入ることができな 。なお、 ッド 、 保護 交差する ベ に絶縁 ア膜を配置することにより同様の 果を得る ことができる。
００75 上 に沿 て 明を説明したが、 はこれらに制限されるものでは な 。 えば、 の 更、改良、組み合わ が可能なことは当業者に自明であ

Claims

求の
導体 、
前記 導体 に形成された半導体 子と、
前記 導体 子を覆 て、前記 導体 上方に形成された 、 前記 に形成された多層 造と、
前記 造に接続され、前記 上に形成された ッド 造であ て、 、前記 上方に形成された ッド 、前 記 ッド 極上方に形成された ア とを含む ッド 造 と、
を有する半導体 。
2 ッド 、 R R Re Os、およびこれらの 物 らなる群 ら選択された少な とも 種の材料で 成された層を含む 載の 導体 。
3 ッド 、 C W、およびこれらの 金 らなる群 ら選択さ れた少な とも 種の材料で 成された層を含む 載の 導体 。
4 導体 上方に形成され、下部電極 、 、上部電極とを 含む を更に有し、前記 前記キヤ 方に配置されて る ～3の ずれ 載の 導体 。
5 、一般 Oで表記される 体の膜である 3 載の 導体 。
6 、PZ したPZ S 系
物の ずれ である 5 載の 導体 。
7 部電極は、P R R Re Os Pd、これらの 、 S O らな る群 ら選択された少な とも 種の材料の膜を含む 4～6の ずれ 載の 導体 。
8 上部電極は、P R R Re Os Pd、これらの 、 S O らな る群 ら選択された少な とも 種の材料の膜を含む 4～7の ずれ 載の 導体 。 9 ア膜は、 a a の ずれ の 、又は酸 、又はこれらの 合物の ずれ 種の層、またはそれらの 層を含む ～8の ずれ 載の 導体 。
０ 、 、 、 、 、 O 、P 、 、 、 、 膜 らなる群 ら選択された少な とも 含む ～9の ずれ 載の 導体 。
、前記 ッド 一体 した、 、 O 、 、 O 、 s膜の ずれ である 2 載の 導体 。
2 ッド 造と電気 に絶縁され、前記 ッド 造を取り むよ に配 置された 保護 、を更に有する ～皿の ずれ 載の 導体 3 保護 、 eOs これらの 、 a a の ずれ の 化物、又は酸 、又はこれらの 合物の ずれ 種の層、ま たはそれらの 層を含む 2 載の 導体 。
4 保護 、前記 ッド 造と同一の 構造を有する 2 載の 導体 。
5 保護 、前記 ッド 造形成 置を除 、前記 導体 上方 の 面を覆 に形成されて る 2～ 4の ずれ 載の 導体 。
6 絶縁 上方に配置され、 ア ウム、 ウムの な とも一方で 成された膜を含む ア膜を更に有する ～ 5の ずれ 載の 導体 。
7 ア膜が前記 線と交差する高さに配置され、前記 線と 合わ て、前記 導体 の 面を覆 6 載の 導体 。
8 線がビア タ ンとを含み、前記 ア膜が前記 タ ン 交差する高さに配置されて る 7 載の 導体 。
9 線がビア タ とを含み、前記 リア膜が前記 ビア と交差する高さに配置されて る 7 載の 導体 。 2０ ア膜が、前記 造に接して配置されて る 6 載の 導体 。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081347A (ja) * 2007-09-27 2009-04-16 Fujifilm Corp 圧電デバイスおよび液体吐出ヘッド
JP2016163011A (ja) * 2015-03-05 2016-09-05 ソニー株式会社 半導体装置および製造方法、並びに電子機器
JP7489872B2 (ja) 2019-10-31 2024-05-24 エイブリック株式会社 半導体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5141550B2 (ja) * 2006-03-08 2013-02-13 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5353109B2 (ja) 2008-08-15 2013-11-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US8907446B2 (en) * 2009-05-19 2014-12-09 Texas Instruments Incorporated Integrated circuit structure with capacitor and resistor and method for forming
JP5074608B2 (ja) * 2011-02-08 2012-11-14 田中貴金属工業株式会社 プローブピン
JP5862290B2 (ja) 2011-12-28 2016-02-16 富士通セミコンダクター株式会社 半導体装置とその製造方法
US20160064299A1 (en) * 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9624094B1 (en) * 2015-11-13 2017-04-18 Cypress Semiconductor Corporation Hydrogen barriers in a copper interconnect process
KR20180098009A (ko) 2017-02-24 2018-09-03 삼성전자주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
CN110197870B (zh) * 2018-02-27 2022-11-08 联华电子股份有限公司 隔离结构及其制造方法
US11114433B2 (en) * 2018-07-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC structure and method of fabricating the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086589A (ja) * 2001-09-07 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
JP2003234348A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体集積回路装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10247664A (ja) * 1997-03-04 1998-09-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6421223B2 (en) * 1999-03-01 2002-07-16 Micron Technology, Inc. Thin film structure that may be used with an adhesion layer
US6548343B1 (en) * 1999-12-22 2003-04-15 Agilent Technologies Texas Instruments Incorporated Method of fabricating a ferroelectric memory cell
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US6958508B2 (en) * 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
JP4011334B2 (ja) * 2001-12-04 2007-11-21 富士通株式会社 強誘電体キャパシタの製造方法およびターゲット
WO2004093193A1 (ja) * 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置の製造方法
JP4659355B2 (ja) * 2003-12-11 2011-03-30 富士通セミコンダクター株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003086589A (ja) * 2001-09-07 2003-03-20 Fujitsu Ltd 半導体装置及びその製造方法
JP2003197878A (ja) * 2001-10-15 2003-07-11 Hitachi Ltd メモリ半導体装置およびその製造方法
JP2003234348A (ja) * 2002-02-08 2003-08-22 Hitachi Ltd 半導体集積回路装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009081347A (ja) * 2007-09-27 2009-04-16 Fujifilm Corp 圧電デバイスおよび液体吐出ヘッド
JP2016163011A (ja) * 2015-03-05 2016-09-05 ソニー株式会社 半導体装置および製造方法、並びに電子機器
US10199419B2 (en) 2015-03-05 2019-02-05 Sony Corporation Semiconductor device and manufacturing method, and electronic appliance
US11862656B2 (en) 2015-03-05 2024-01-02 Sony Group Corporation Semiconductor device and manufacturing method, and electronic appliance
JP7489872B2 (ja) 2019-10-31 2024-05-24 エイブリック株式会社 半導体装置

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