JP2001185626A - 半導体素子のヒューズ部及びその形成方法 - Google Patents
半導体素子のヒューズ部及びその形成方法Info
- Publication number
- JP2001185626A JP2001185626A JP2000352715A JP2000352715A JP2001185626A JP 2001185626 A JP2001185626 A JP 2001185626A JP 2000352715 A JP2000352715 A JP 2000352715A JP 2000352715 A JP2000352715 A JP 2000352715A JP 2001185626 A JP2001185626 A JP 2001185626A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- opening
- guard ring
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 88
- 239000011229 interlayer Substances 0.000 claims abstract description 83
- 239000010410 layer Substances 0.000 claims abstract description 75
- 238000002161 passivation Methods 0.000 claims abstract description 44
- 238000011049 filling Methods 0.000 claims abstract description 3
- 238000007142 ring opening reaction Methods 0.000 claims description 87
- 238000000034 method Methods 0.000 claims description 43
- 239000004020 conductor Substances 0.000 claims description 39
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 239000003990 capacitor Substances 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 3
- 239000007788 liquid Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 abstract description 9
- 239000000126 substance Substances 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052782 aluminium Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 239000012535 impurity Substances 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 241000282326 Felis catus Species 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
提供する。 【解決手段】 ヒューズライン124上部にガードリン
グ開口部の蝕刻停止膜を形成し、周辺回路のコンタクト
ホールを形成するとき、蝕刻停止膜を利用してガードリ
ング開口部を形成する。全面に上層配線を形成するため
の導電物質層を形成してガードリング開口部に蒸着され
た導電物質を除去して露出された蝕刻停止膜を除去し、
全面にパッシベーション膜144を蒸着することにより
ガードリング開口部を充填するパッシベーション膜14
4からなるガードリングを形成する。工程の追加なしに
ガードリングを形成でき、層間絶縁膜126、136、
140の界面を通した湿気の侵入を効果的に防止する。
さらに、ガードリング開口部を周辺回路のコンタクトホ
ールを形成するときに形成するので、ガードリング形成
の写真蝕刻工程を別に設ける必要がなく、生産性が向上
する。
Description
の製造方法に係り、特に半導体素子のヒューズ部及びそ
の形成方法に関する。
物質層が積層されて具現され、パッシベーション膜(p
assivation film)と呼ばれる保護膜で
覆われるようになる。このパッシベーション膜は普通丈
夫な膜質、たとえばシリコン窒化膜のような膜で形成さ
れ、後続するパッケージ工程で下部に伝えられる機械
的、電気的、化学的な衝撃を吸収して内部の半導体素子
を保護する役割を果たすようになる。
導体素子は製造過程での欠陥などで動作しない回路を余
分の回路に置き換えるリペア工程や、一部回路の特性を
応用に合うように変更するトリミング工程を行うように
なる。このようなリペア工程やトリミング工程は所定の
配線の一部をレーザの照射などを利用して切ることによ
り行われる。このようにレーザの照射により切れる配線
をヒューズラインといい、その切れる部位とこれを取り
囲む領域とをここではヒューズ部という。
線構造を採択したDRAM素子のメモリセルの一部とそ
のヒューズ部を図示した断面図である。図1の左側はセ
ルアレイ領域を図示したものであり、セルアレイ領域は
トランジスタ14、16、18とキャパシタ30、3
2、34からなるメモリセル、多層金属配線38、4
2、層間絶縁膜20、26、36、40及びパッシベー
ション膜44を具備する。さらに、図1の右側はヒュー
ズ部を図示したものであり、ヒューズ部はヒューズライ
ン、すなわちトランジスタのドレイン領域16とビット
ラインコンタクトプラグ22により連結されるビットラ
イン24と、ヒューズライン24上部にある層間絶縁膜
36、40及びパッシベーション膜44を所定の幅に蝕
刻して開口したヒューズ開口部50からなる。このヒュ
ーズ開口部50を通じてレーザが照射され、その下部の
ヒューズライン24が切られる。
0、26、36、40は各々一つの膜で図示したが、実
際にはいろいろな層の絶縁膜が積層された膜からなりう
る。さらに、トランジスタのソース領域18とキャパシ
タの下部電極30を電気的に連結する下部電極コンタク
トプラグ28は、ビットライン24とは他の平面上に存
在するものであり、互いに出合わない。あわせて、ここ
でビットライン24がヒューズラインになるものと図示
され説明されるが、ヒューズラインはビットラインに限
らず、たとえばワードライン14になることもあり、メ
モリ素子ではない他の半導体素子では他の配線になるこ
ともある。このような事項は以下に説明される本発明の
実施例にもそのまま適用される。
成される一般的な半導体素子のヒューズ部は次のような
問題点をもっている。まず、ヒューズ開口部50の側壁
に露出される層間絶縁膜26、36、40は普通シリコ
ン酸化膜系列の絶縁膜で形成されるのであるが、特にセ
ルアレイ領域と周辺回路領域の大きい段差を緩和するた
めに段差塗布性にすぐれたBPSG(Boron ph
osphorous silicate glass)、
PSG(Phosphorous silicate g
lass)、SOG(Spinon glass)、T
EOS(Tetra ethyl ortho sili
cate)、USG(Undoped silicat
e glass)膜などを使用するようになる。しか
し、このうち不純物がたくさん含まれた、たとえばボロ
ンが5重量%以上、リンが4重量%以上含まれたBPS
G、PSG、SOG、TEOSなどの膜は湿気に弱い。
一方、ヒューズ部まで形成された半導体素子は、通常高
温、高湿、高圧にて安定的に動作しているかを評価する
ために、100〜150℃の温度、80〜100%の湿
度、1.5〜3気圧の圧力にて信頼性評価を受けるよう
になる。
膜の界面を通じ湿気が侵入するようになれば、図2に示
したように、近い周辺回路のタングステンあるいはアル
ミニウムからなる金属配線38、42と下部の層間絶縁
膜36、40の界面が参照符号52で示したように剥離
され、金属コンタクトの電気的抵抗が高まり半導体素子
の信頼性に致命的な悪影響を及ぼす。このように湿気が
層間絶縁膜26、36、40及びパッシベーション膜4
4の界面あるいは層間絶縁膜36、40と金属配線3
8、42との界面を通じ侵入する理由は各膜の内部より
は膜間界面のエネルギーレベルが低いためであると見ら
れる。
−69571号に記載された発明は、たとえば図3に示
すように、ヒューズ開口部50の周囲を取り囲む四角リ
ング状にガードリング38’、42’を形成している。
2層に形成されたこのガードリング38’、42’は各
々多層金属配線38、42と同じ物質で、たとえばアル
ミニウムで多層金属配線38、42と同時に形成され
る。さらに、ガードリング38’の下部にはガードリン
グ開口部を形成するために層間絶縁膜36を蝕刻すると
き、蝕刻静止のための蝕刻停止膜34’をやはりリング
状に形成している。この蝕刻停止膜34’はキャパシタ
上部電極34と同じ物質で、たとえば多結晶シリコンで
上部電極34と同時に形成される。
絶縁膜36、40を通して侵入する湿気をガードリング
38’、42’で遮断できるようなり、信頼性を向上さ
せうる。しかし、ガードリングが形成されない層間絶縁
膜26を通した湿気の侵入には相変らず脆弱であり、特
にガードリング38’、42’を多層に形成することに
より湿気に最も脆弱な層間絶縁膜26、36、40の間
の界面及びガードリング38’、42’の界面を通した
湿気の侵入には相変らず脆弱になる。
ーズ開口部の側壁を通した湿気の侵入を防止できるガー
ドリングをもつ半導体素子のヒューズ部を提供すること
にある。本発明がなそうとする他の技術的課題は、簡単
な工程でヒューズ開口部の側壁を通した湿気の侵入を防
止するガードリングを形成する方法を提供することにあ
る。
するための本発明による半導体素子のヒューズ部は、多
層金属配線構造を有する半導体素子のヒューズ部であ
り、ヒューズ開口部を取り囲むリング状にガードリング
を具備し、このガードリングはパッシベーション膜と一
体に形成される。すなわち本発明の一側面による半導体
素子のヒューズ部は、ヒューズライン、ヒューズライン
上部に形成され、多層金属配線の金属間絶縁膜をなす多
層の層間絶縁膜、半導体素子の最上部層を取り囲むパッ
シベーション膜、及び前記層間絶縁膜のうち前記ヒュー
ズラインのすぐ上部の層間絶縁膜を除外したその上の層
間絶縁膜に、前記ヒューズラインが切断される領域を取
り囲むリング状に形成されたガードリング開口部を充填
してパッシベーション膜と一体に形成されたガードリン
グを具備する。ここで、前記パッシベーション膜及びそ
の下部の層間絶縁膜には、前記ガードリングに取り囲ま
れたヒューズラインが切断される領域の上部にてヒュー
ズラインのすぐ上部の層間絶縁膜を露出するヒューズ開
口部が形成される。さらに、実施例によれば、前記ヒュ
ーズ部構造は前記ヒューズ開口部の側壁にパッシベーシ
ョン膜が延びて形成された保護膜をさらに具備すること
もできる。
発明の一側面による半導体素子のヒューズ部形成方法は
次の通りである。まず、ヒューズラインを形成し、ヒュ
ーズライン上に第1層間絶縁膜を形成する。次いで、形
成される半導体素子の所定の導電層を利用して第1層間
絶縁膜上にヒューズ開口部が形成される領域を取り囲む
リング状にガードリング開口部の蝕刻停止膜を形成し、
その上に第2層間絶縁膜を形成する。次いで、周辺回路
のコンタクトを形成しようとする部位の第2層間絶縁膜
を蝕刻してコンタクトホールを形成する。このとき、ヒ
ューズ部では前記ガードリング開口部の蝕刻停止膜を露
出するガードリング開口部が同時に形成される。次い
で、コンタクトホール及びガードリング開口部を含んだ
基板全面に半導体素子の上層配線を成し遂げる導電物質
を蒸着とパターニングして上層配線を形成すると同時
に、ガードリング開口部に蒸着された導電物質を除去す
る。次いで、ガードリング開口部の露出された蝕刻停止
膜を除去して第1層間絶縁膜を露出し、上層配線及びガ
ードリング開口部を含んだ基板全面にパッシベーション
膜を蒸着することによりパッシベーション膜と同じ物質
でガードリングを形成する。
を形成するとき、ガードリング開口部により取り囲まれ
た領域にヒューズ開口部も同時に形成でき、このとき、
ヒューズ開口部の下部にも蝕刻停止膜を形成できる。
ヒューズ開口部に蒸着された導電物質の除去とその下の
ガードリング開口部の蝕刻停止膜あるいはヒューズ開口
部の蝕刻停止膜の除去は、蝕刻選択比が低い蝕刻ガスあ
るいは蝕刻液を使用して連続して行うこともできる。
あるいはヒューズ開口部の蝕刻停止膜を除去するときは
若干過度蝕刻し、第1層間絶縁膜と蝕刻停止膜の界面が
ガードリング開口部あるいはヒューズ開口部の側壁に露
出されるようすることが望ましい。
発明の望ましい実施例を詳細に説明する。しかし、本発
明の実施例はいろいろな他の形態で変形でき、本発明の
範囲が次に記述する実施例に限定されるものと解釈され
てはならない。以下で、ある膜が他の膜の上部に存在す
ると説明されるとき、これは他の膜上にすぐ存在するこ
ともあり、その間に第3の膜が挟まることもある。
半導体素子のヒューズ部を形成する過程及び形成された
ヒューズ部の構造をDRAM素子を例にあげて図示した
断面図である。まず図4はDRAM素子の下層配線まで
形成された状態を図示したものであり、本実施例のヒュ
ーズ部はセルアレイ領域と同時に形成される。すなわち
通常の方法で基板110上に素子分離膜112を形成
し、トランジスタのゲート電極114、ソース/ドレイ
ン領域118/116を形成した後、層間絶縁膜120
を基板全面に形成する。次いで、層間絶縁膜120を蝕
刻してドレイン領域116を露出するコンタクトホール
を形成した後、導電性物質、たとえば不純物がドーフィ
ングされた多結晶シリコン、金属シリサイド、あるいは
多結晶シリコンと金属シリサイドの積層膜を蒸着してパ
ターニングし、コンタクトプラグ122及びビットライ
ン124を形成する。このビットライン124は図面の
右側ヒューズ部にてヒューズラインをなす。もちろん、
前述したように、ヒューズラインはビットライン124
ではないワードライン114で形成することもでき、ヒ
ューズ部の高さを調整するために上あるいは下に曲がり
延びるようにすることもできる。
124)全面に層間絶縁膜126を蒸着する。層間絶縁
膜126はシリコン酸化膜で2000〜5000Å程度
の厚さに形成する。次いで、層間絶縁膜126、120
を蝕刻してソース領域118を露出するコンタクトホー
ルを形成する。このコンタクトホールに導電性物質、た
とえば不純物がドーフィングされた多結晶シリコンを蒸
着してコンタクトプラグ128を形成した後、その上部
にキャパシタ下部電極130を形成する。図面にて下部
電極130は単純スタック型として図示されているが、
シリンダ型、フィン(fin)型などの多様な形状から
なり、その表面に半球形グレーンが形成されうる。下部
電極130の全面に誘電膜132を形成し、その上に導
電性物質、たとえば不純物がドーフィングされた多結晶
シリコンを1250〜1550Å程度の厚さに蒸着して
上部電極層を形成する。
部電極134をなすようになるのであるが、このとき、
同時に図面の右側ヒューズ部ではレーザが照射される領
域、すなわちヒューズ開口部が形成される領域を取り囲
むリング状にパターニングされる。ヒューズ部にてこの
リング状にパターニングされた上部電極層パターン13
4’は以後にガードリング開口部を形成するための層間
絶縁膜の蝕刻時に蝕刻停止膜の役割を果たす。この上部
電極層は、たとえば多結晶シリコンからなる場合、30
〜50sccm(standard cubic cen
timeters per minute)のCl2、1
0〜20sccmのSF6を蝕刻ガスとして使用して3
0〜50mTorr(4〜7Pa)の圧力下で120〜
150WのRFパワーで50〜70秒程度の時間の間プ
ラズマ蝕刻することにより蝕刻できる。
リコン酸化膜で層間絶縁膜136を形成し、下層配線1
38、138’を形成する。この下層配線138、13
8’は導電物質たとえばタングステンやアルミニウムの
ような金属を全面に蒸着し(このように金属を利用する
場合には金属層下部に障壁金属層を含むこともでき
る)、所望の配線パターンでパターニングすることによ
り形成され、ヒューズ部では除去される。
間絶縁膜140としてシリコン酸化膜を5000〜10
000Å程度の厚さに蒸着して蝕刻し、周辺回路領域
の、たとえば感知増幅器や分割ワードラインドライブに
必要なコンタクトホール148’を形成する。このと
き、ヒューズ部ではガードリング開口部の蝕刻停止膜1
34’が露出されるまで層間絶縁膜140、136を順
に蝕刻してガードリング開口部148を同時に形成す
る。コンタクトホール148’とガードリング開口部1
48は各々異なった蝕刻深さをもつが、各々下層配線1
38’とガードリング開口部の蝕刻停止膜134’が露
出されるまで蝕刻することにより同時に形成できる。具
体的には、シリコン酸化膜からなる層間絶縁膜140、
136を、たとえば35〜50sccmのCF4、35
〜50sccmのCHF3を蝕刻ガスとして使用し、A
rを300〜450sccmで流せば、300〜500
mTorr(40〜70Pa)の圧力下で1100〜1
400WのRFパワーで100〜150秒程度の時間の
間プラズマ蝕刻することによりコンタクトホール14
8’とガードリング開口部148を同時に形成する。
めに導電物質、たとえばアルミニウムのような金属を6
500〜10000Å程度の厚さに蒸着すれば、図5に
示すように、コンタクトホール148’を充填するコン
タクトが形成され、ガードリング開口部148にも導電
物質層142が形成される。
導電物質層142がパターニングされて上層配線14
2’が形成され、ガードリング開口部148を含んだヒ
ューズ部では導電物質が全て除去されている。あわせ
て、導電物質層142の除去でガードリング開口部14
8に露出されたガードリング開口部の蝕刻停止膜13
4’も除去され、ガードリング開口部148の周囲に若
干蝕刻停止膜134”が残っていることが分かる。
電物質層142及び蝕刻停止膜134’はそれぞれの蝕
刻ガスや蝕刻液を使用して2段階の蝕刻により除去する
こともできるが、導電物質層142と蝕刻停止膜13
4’をなす2物質の蝕刻選択比の低い蝕刻ガスや蝕刻液
を使用し、連続して蝕刻することにより除去することが
簡便である。すなわち上記のように導電物質層142と
蝕刻停止膜134’が各々アルミニウムと多結晶シリコ
ンとでできた場合には、アルミニウムの蒸着とリフロー
時の熱により多結晶シリコンがアルミニウムと反応して
金属化され、(参考までに、多結晶シリコンが金属化し
たことは走査電子顕微鏡で確認することができる)従っ
てアルミニウムと金属化した多結晶シリコンは、たとえ
ば35〜60sccmのBCl3、30〜50sccm
のCl2を蝕刻ガスとして使用し、N 2を10〜25sc
cmで流しつつ100〜250mTorr(13〜33
Pa)の圧力下で300〜700WのRFパワーで10
0〜160秒程度の時間の間プラズマ蝕刻する過程にて
同時に除去できる。
電物質層142と蝕刻停止膜134’とを蝕刻するとき
は若干過度蝕刻し、下部の層間絶縁膜126を所定の厚
さぐらい蝕刻できる。これは、吸湿経路になりうる層間
絶縁膜126と残存した蝕刻停止膜134”、132”
の界面をガードリング開口部148側壁に露出させた
後、後続工程にてガードリング開口部148に湿気を遮
断するガードリングを形成することにより、吸湿経路を
より完璧に遮断するためである。
ドリング開口部148にパッシベーション膜144が形
成され、レーザが照射される部位のヒューズライン12
4の上部に層間絶縁膜126を露出するヒューズ開口部
150が形成されている。一方、図7の右側上部分に示
したような平面レイアウトをもつヒューズ部では、一つ
のガードリングに一つのヒューズ開口部150が形成さ
れ、一つのヒューズ開口部150には一つのヒューズラ
イン124が通過すると図示されているが、一つのガー
ドリングにはいくつかのヒューズ開口部150が形成さ
れることもあり、ひいては一つのヒューズ開口部150
にもいくつかのヒューズライン124が通過するように
できる。
めには、まず図6の結果物全面に耐湿性にすぐれた膜、
すなわちシリコン窒化膜、不純物がドーフィングされて
いなかったり低濃度でドーフィングされたシリコン酸化
膜、あるいはこれらの複合膜を形成する。本実施例で
は、たとえば不純物がドーフィングされていないシリコ
ン酸化膜を1000〜2000Å程度の厚さに蒸着し、
その上にシリコン窒化膜を5000〜10000Å程度
の厚さに蒸着する。そうすると、ガードリング開口部1
48に露出された、吸湿経路になりうる層間絶縁膜12
6、136、140の界面が全てパッシベーション膜1
44により覆われてガードリングが形成される。
ズ開口部150を形成するためにパッシベーション膜1
44、層間絶縁膜140、136、126を順に蝕刻
し、ヒューズライン124上部に所定の厚さの層間絶縁
膜126が残るようにする。このように形成されたヒュ
ーズ開口部150の側壁には層間絶縁膜126、13
6、140及びパッシベーション膜144の界面が露出
されるが、これらの界面を通した湿気の侵入はガードリ
ングにより遮断できる。
形成のためのパッシベーション膜144及び層間絶縁膜
140、136、126の蝕刻は時間蝕刻をもって行わ
れるが、ヒューズライン124上部の層間絶縁膜126
の適正な厚さ調節のためには蝕刻停止膜を使用した蝕刻
でも行うこともできる。すなわち図4にて上部電極層を
パターニングするとき、ガードリング開口部の蝕刻停止
膜134’だけでなく、ヒューズ開口部150が形成さ
れる領域にも上部電極層パターンを残しておくことによ
りヒューズ開口部150形成のための蝕刻時に蝕刻停止
膜として利用できる(図8参照)。このときにはヒュー
ズ開口部150形成のための蝕刻後に露出された上部電
極層パターンを蝕刻し、必要により過度蝕刻することに
より適切な厚さの層間絶縁膜126を残すことができ
る。
によるヒューズ部を形成する過程及び形成されたヒュー
ズ部の構造を図示した断面図である。本実施例ではヒュ
ーズ開口部をガードリング開口部と同時に形成する。本
実施例が前述した実施例と異なる点を中心で説明すれば
次の通りである。
層配線138、138’を形成する。このとき、図4と
は違いヒューズ部にて上部電極層パターン134’をガ
ードリングが形成される領域だけでなくヒューズ開口部
が形成される領域にも残す。すなわち、ガードリング開
口部の蝕刻停止膜と共にヒューズ開口部の蝕刻停止膜も
形成する。一方、図8ではガードリング開口部の蝕刻停
止膜とヒューズ開口部の蝕刻停止膜が互いに分離されパ
ターニングされると図示されているが、この二つの蝕刻
停止膜(すなわち、上部電極層パターン134’)は、
後述するように導電物質層142に続いて蝕刻されるな
らば(図10参照)、連結してパターニングされても問
題はない。
周辺回路のコンタクトホール148’とガードリング開
口部148とを形成する。このとき、図9に示すよう
に、レーザが照射される部位の層間絶縁膜140、13
6をヒューズ開口部の蝕刻停止膜134’が露出される
まで蝕刻してヒューズ開口部148”も同時に形成す
る。次いで、基板全面に上層配線をなす導電物質層14
2を形成する。
142を蝕刻して素子の上層配線及び周辺回路のコンタ
クト142’を形成し、ガードリング開口部148及び
ヒューズ開口部148”に蒸着された導電物質を除去す
る。次いで、ガードリング開口部148及びヒューズ開
口部148”の蝕刻停止膜134’を除去する。この蝕
刻停止膜134’の除去は、前述した実施例でのように
上層配線をなす導電物質と蝕刻選択比の低い蝕刻ガスや
蝕刻液を使用して連続して蝕刻することにより行うこと
ができる。
シベーション膜144を蒸着し、ヒューズ開口部14
8”の底に蒸着されたパッシベーション膜を除去するこ
とによりヒューズ部を完成する。そうすると、ガードリ
ングだけでなくヒューズ開口部148”の側壁にも保護
膜が形成され、より完全な吸湿防止が可能である。この
とき、ヒューズ開口部148”の底のパッシベーション
膜は別途の追加工程にて除去するのではなく、既存の半
導体素子の製造工程を利用する。すなわちワイヤーボン
ディングのためのボンディングパッド(図示せず)を形
成するためにパッシベーション膜144を蝕刻し、上層
配線142’の一部を露出する工程を利用すれば別の工
程の追加なく本実施例によるヒューズ部を完成できる。
すなわち、たとえば65〜90sccmのCF4、10
〜25sccmのO2を蝕刻ガスとして使用し、Arを
80〜110sccmで流しつつ300〜500mTo
rr(40〜70Pa)の圧力下で1000〜1300
WのRFパワーで60〜95秒程度の時間の間プラズマ
蝕刻することにより層間絶縁膜126が露出されたヒュ
ーズ部が形成され、チップの所定位置に上層配線14
2’の一部が露出されたボンディングパッド(図示せ
ず)が形成される。
シベーション膜144を蝕刻して除去するとき、若干過
度蝕刻することにより層間絶縁膜126を若干蝕刻して
ヒューズライン124上部に残す層間絶縁膜126の厚
さを適正厚さに調節することもできる。
ューズ開口部を取り囲むガードリングがパッシベーショ
ン膜と一体に形成され、ヒューズ開口部の側壁を通した
湿気の侵入を効率的に防止できその形成方法が単純にな
る。
するために別の工程が追加されずに既存の半導体素子形
成工程をそのまま利用できる。さらに、本発明の実施例
によれば、周辺回路のコンタクトホールを形成する工程
にて層間絶縁膜を蝕刻してヒューズ開口部を同時に形成
するので、従来にパッシベーション膜まで形成した後で
パッシベーション膜及び層間絶縁膜を蝕刻してヒューズ
開口部を形成する工程対比、ヒューズ開口部形成のため
の装備や所要する時間を節約できて大量生産体制での生
産性が向上する。
ーズ開口部形成時に蝕刻停止膜を使用し、さらに前記し
たように最終パッシベーション膜形成前にヒューズ開口
部を形成し、その蝕刻深さが浅くなるのでヒューズライ
ン上部に残す層間絶縁膜の厚さを適切に調節できる。
ある。
沿って湿気が侵入した場合を示す断面図である。
ューズ部を示す断面図及び部分平面図である。
過程及び形成されたヒューズ部の構造を示す断面図であ
る。
過程及び形成されたヒューズ部の構造を示す断面図であ
る。
過程及び形成されたヒューズ部の構造を示す断面図であ
る。
過程及び形成されたヒューズ部の構造を示す断面図であ
る。
る過程及び形成されたヒューズ部の構造を示す断面図で
ある。
る過程及び形成されたヒューズ部の構造を示す断面図で
ある。
する過程及び形成されたヒューズ部の構造を示す断面図
である。
する過程及び形成されたヒューズ部の構造を示す断面図
である。
Claims (18)
- 【請求項1】 多層金属配線構造を有する半導体素子の
ヒューズ部であって、 ヒューズラインと、 前記ヒューズライン上部に形成され、前記多層金属配線
の金属間絶縁膜をなす多層の層間絶縁膜と、 前記半導体素子の最上部層を取り囲むパッシベーション
膜と、 前記層間絶縁膜のうち前記ヒューズラインのすぐ上部の
層間絶縁膜を除外したその上の層間絶縁膜に、前記ヒュ
ーズラインが切断される領域を取り囲むリング状に形成
されたガードリング開口部を充填し、前記パッシベーシ
ョン膜と一体に形成されたガードリングとを備え、 前記パッシベーション膜及びその下部の層間絶縁膜に
は、前記ガードリングに取り囲まれた前記ヒューズライ
ンが切断される領域の上部にて前記ヒューズラインのす
ぐ上部の層間絶縁膜が露出するヒューズ開口部が形成さ
れることを特徴とする半導体素子のヒューズ部。 - 【請求項2】 前記ヒューズ開口部の側壁に前記パッシ
ベーション膜が延びて形成された保護膜をさらに備える
ことを特徴とする請求項1に記載の半導体素子のヒュー
ズ部。 - 【請求項3】 前記パッシベーション膜は、耐湿性にす
ぐれたシリコン窒化膜、シリコン酸化膜あるいはこれら
の複合膜からなることを特徴とする請求項1に記載の半
導体素子のヒューズ部。 - 【請求項4】 前記ヒューズラインのすぐ上部の層間絶
縁膜は、その表面からリセスされ前記ガードリング開口
部及び前記ヒューズ開口部にて、前記ヒューズラインの
すぐ上部の層間絶縁膜とその上の層間絶縁膜の界面が前
記ガードリング開口部及び前記ヒューズ開口部の側壁に
露出されることを特徴とする請求項1に記載の半導体素
子のヒューズ部。 - 【請求項5】 ヒューズラインを形成する段階と、 前記ヒューズライン上に第1層間絶縁膜を形成する段階
と、 形成される半導体素子の所定の導電層を利用して前記第
1層間絶縁膜上にヒューズ開口部が形成される領域を取
り囲むリング状にガードリング開口部の蝕刻停止膜を形
成する段階と、 前記ガードリング開口部の蝕刻停止膜上に第2層間絶縁
膜を形成する段階と、 前記第2層間絶縁膜を蝕刻して前記半導体素子に必要な
コンタクトホールを形成し、前記ガードリング開口部の
蝕刻停止膜を露出するガードリング開口部を形成する段
階と、 前記コンタクトホール及び前記ガードリング開口部を有
する第2層間絶縁膜の全面に導電物質層を形成する段階
と、 前記導電物質層をパターニングして前記半導体素子の上
層配線を形成し、前記ガードリング開口部に形成された
導電物質層を除去する段階と、 前記ガードリング開口部に露出されたガードリング開口
部の蝕刻停止膜を除去する段階と、 前記上層配線及びガードリング開口部を有する第2層間
絶縁膜の全面にパッシベーション膜を蒸着してガードリ
ングを形成する段階と、 を含むことを特徴とするヒューズ部形成方法。 - 【請求項6】 前記パッシベーション膜は、耐湿性にす
ぐれたシリコン窒化膜、シリコン酸化膜あるいはこれら
の複合膜からなることを特徴とする請求項5に記載のヒ
ューズ部形成方法。 - 【請求項7】 前記半導体素子はDRAM素子であり、
前記ガードリング開口部の蝕刻停止膜は前記DRAM素
子のキャパシタ上部電極をなす導電層で形成されること
を特徴とする請求項5に記載のヒューズ部形成方法。 - 【請求項8】 前記ガードリング開口部に形成された導
電物質層を除去する段階及び前記ガードリング開口部の
蝕刻停止膜を除去する段階は、 前記導電物質層をなす物質と前記ガードリング開口部の
蝕刻停止膜をなす物質の蝕刻選択比が低い蝕刻ガスある
いは蝕刻液を使用し、前記導電物質層及び前記ガードリ
ング開口部の蝕刻停止膜を連続して除去することを特徴
とする請求項5に記載のヒューズ部形成方法。 - 【請求項9】 前記ガードリングを形成する段階以後
に、前記ガードリングに取り囲まれた領域の前記パッシ
ベーション膜及び前記第2層間絶縁膜を前記ヒューズラ
イン上部に所定の厚さの絶縁膜が残るよう蝕刻し、ヒュ
ーズ開口部を形成する段階をさらに含むことを特徴とす
る請求項5に記載のヒューズ部形成方法。 - 【請求項10】 前記ガードリング開口部の蝕刻停止膜
を形成する段階にて、前記ヒューズ開口部が形成される
領域に前記所定の導電層でヒューズ開口部の蝕刻停止膜
を形成し、 前記ヒューズ開口部を形成する段階にて、前記ヒューズ
開口部の蝕刻停止膜が露出されるまで前記パッシベーシ
ョン膜及び前記第2層間絶縁膜を蝕刻して前記ヒューズ
開口部を形成し、 前記ヒューズ開口部を形成する段階以後に、前記露出さ
れたヒューズ開口部の蝕刻停止膜を除去する段階をさら
に含むことを特徴とする請求項9に記載のヒューズ部形
成方法。 - 【請求項11】 前記コンタクトホール及び前記ガード
リング開口部を形成する段階にて、前記ガードリング開
口部の蝕刻停止膜に取り囲まれた領域の前記第2層間絶
縁膜を蝕刻して前記コンタクトホール及び前記ガードリ
ング開口部と同時にヒューズ開口部を形成し、 前記導電物質層を形成する段階にて、前記導電物質層を
前記ヒューズ開口部に形成し、 前記ガードリング開口部に形成された導電物質層を除去
する段階にて、前記ヒューズ開口部に形成された導電物
質層を除去し、 前記ガードリングを形成する段階にて、前記パッシベー
ション膜を前記ヒューズ開口部に蒸着し、 前記ガードリングを形成する段階以後に、前記ヒューズ
開口部の底に蒸着されたパッシベーション膜を除去する
段階をさらに含むことを特徴とする請求項5に記載のヒ
ューズ部形成方法。 - 【請求項12】 前記ガードリング開口部の蝕刻停止膜
を形成する段階にて、前記ヒューズ開口部が形成される
領域に前記所定の導電層でヒューズ開口部の蝕刻停止膜
を形成し、 前記コンタクトホール及び前記ガードリング開口部を形
成する段階にて、前記ヒューズ開口部の蝕刻停止膜が露
出されるまで前記第2層間絶縁膜を蝕刻して前記コンタ
クトホール及び前記ガードリング開口部と同時にヒュー
ズ開口部を形成し、 前記ガードリング開口部の蝕刻停止膜を除去する段階に
て、前記ヒューズ開口部の蝕刻停止膜を同時に除去する
ことを特徴とする請求項11に記載のヒューズ部形成方
法。 - 【請求項13】 前記ガードリング開口部及び前記ヒュ
ーズ開口部に形成された上層配線用の導電物質層を除去
する段階ならびに前記ガードリング開口部の蝕刻停止膜
及び前記ヒューズ開口部の蝕刻停止膜を除去する段階
は、 前記導電物質層をなす物質と前記蝕刻停止膜をなす物質
の蝕刻選択比が低い蝕刻ガスあるいは蝕刻液を使用し、
前記導電物質層と蝕刻停止膜を連続して除去することを
特徴とする請求項12に記載のヒューズ部形成方法。 - 【請求項14】 ヒューズラインを形成する段階と、 前記ヒューズライン上に第1層間絶縁膜を形成する段階
と、 形成される半導体素子の所定の導電層を利用して前記第
1層間絶縁膜上にヒューズ開口部が形成される領域にヒ
ューズ開口部の蝕刻停止膜及び前記ヒューズ開口部の蝕
刻停止膜を取り囲むリング状にガードリング開口部の蝕
刻停止膜を形成する段階と、 前記ヒューズ開口部の蝕刻停止膜及び前記ガードリング
開口部の蝕刻停止膜上に第2層間絶縁膜を形成する段階
と、 前記第2層間絶縁膜上に前記半導体素子のヒューズ部以
外の部分に下層配線を形成する段階と、 前記下層配線上に第3層間絶縁膜を形成する段階と、 前記第3層間絶縁膜を蝕刻して前記下層配線を露出する
コンタクトホールを形成し、前記第3及び第2層間絶縁
膜を順次蝕刻して前記ヒューズ開口部の蝕刻停止膜を露
出するヒューズ開口部及び前記ガードリング開口部の蝕
刻停止膜を露出するガードリング開口部を形成する段階
と、 前記コンタクトホール、前記ヒューズ開口部及び前記ガ
ードリング開口部を有する第3層間絶縁膜の全面に前記
半導体素子の上層配線をなす導電物質層を形成する段階
と、 前記上層配線用の導電物質層をパターニングして上層配
線を形成すると同時に、前記ヒューズ開口部及び前記ガ
ードリング開口部に形成された導電物質層を除去する段
階と、 前記ヒューズ開口部及び前記ガードリング開口部に各々
露出されたヒューズ開口部の蝕刻停止膜及びガードリン
グ開口部の蝕刻停止膜を除去する段階と、 前記上層配線及び前記ガードリング開口部を有する第3
層間絶縁膜の全面にパッシベーション膜を蒸着してガー
ドリング及びヒューズ開口部の側壁保護膜を形成する段
階と、 前記ヒューズ開口部の底に形成されたパッシベーション
膜を除去する段階と、 を含むことを特徴とするヒューズ部形成方法。 - 【請求項15】 前記パッシベーション膜は、耐湿性に
すぐれたシリコン窒化膜、シリコン酸化膜あるいはこれ
らの複合膜からなることを特徴とする請求項14に記載
のヒューズ部形成方法。 - 【請求項16】 前記半導体素子はDRAM素子であ
り、前記ヒューズ開口部の蝕刻停止膜及びガードリング
開口部の蝕刻停止膜は前記DRAM素子のキャパシタ上
部電極をなす導電層で形成されることを特徴とする請求
項14に記載のヒューズ部形成方法。 - 【請求項17】 前記ヒューズ開口部及び前記ガードリ
ング開口部に形成された上層配線用の導電物質層を除去
する段階ならびに前記ヒューズ開口部及び前記ガードリ
ング開口部の蝕刻停止膜を除去する段階は、 前記導電物質層をなす物質と前記ヒューズ開口部の蝕刻
停止膜及び前記ガードリング開口部の蝕刻停止膜をなす
物質の蝕刻選択比が低い蝕刻ガスあるいは蝕刻液を使用
し、前記導電物質層ならびにヒューズ開口部の蝕刻停止
膜及びガードリング開口部の蝕刻停止膜を連続して除去
することを特徴とする請求項14に記載のヒューズ部形
成方法。 - 【請求項18】 前記ヒューズ開口部の蝕刻停止膜及び
前記ガードリング開口部の蝕刻停止膜を除去する段階
は、 前記ヒューズ開口部の蝕刻停止膜及び前記ガードリング
開口部の蝕刻停止膜を若干過度蝕刻し、前記第1層間絶
縁膜とヒューズ開口部の蝕刻停止膜の界面及び前記第1
層間絶縁膜とガードリング開口部の蝕刻停止膜の界面と
をヒューズ開口部及びガードリング開口部の側壁に露出
させることを特徴とする請求項14に記載のヒューズ部
形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1999P52996 | 1999-11-26 | ||
KR1019990052996A KR100351050B1 (ko) | 1999-11-26 | 1999-11-26 | 반도체소자의 퓨즈부 형성방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001185626A true JP2001185626A (ja) | 2001-07-06 |
JP4237931B2 JP4237931B2 (ja) | 2009-03-11 |
Family
ID=19622013
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000352715A Expired - Fee Related JP4237931B2 (ja) | 1999-11-26 | 2000-11-20 | 半導体素子のヒューズ部形成方法 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6507086B1 (ja) |
JP (1) | JP4237931B2 (ja) |
KR (1) | KR100351050B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6870265B2 (en) | 2001-09-11 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
JP2014160801A (ja) * | 2013-01-25 | 2014-09-04 | Seiko Instruments Inc | 半導体装置 |
JP2015115408A (ja) * | 2013-12-10 | 2015-06-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010066336A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 퓨즈 박스 및 그의 형성 방법 |
KR100713903B1 (ko) * | 2001-06-29 | 2007-05-07 | 주식회사 하이닉스반도체 | 반도체소자의 가드링 형성방법 |
KR100425452B1 (ko) * | 2001-07-04 | 2004-03-30 | 삼성전자주식회사 | 반도체 소자의 리페어 퓨즈 개구 방법 |
KR100799130B1 (ko) * | 2001-12-29 | 2008-01-29 | 주식회사 하이닉스반도체 | 이중 퓨즈 구조를 가진 반도체 소자 제조방법 |
KR100455378B1 (ko) * | 2002-02-09 | 2004-11-06 | 삼성전자주식회사 | 반도체 소자의 퓨즈 오픈방법 |
KR100463047B1 (ko) * | 2002-03-11 | 2004-12-23 | 삼성전자주식회사 | 반도체 장치의 퓨즈 박스 및 그 제조방법 |
KR100831973B1 (ko) * | 2002-04-27 | 2008-05-26 | 주식회사 하이닉스반도체 | 퓨즈의 전기화학적 소실 방지를 위한 반도체 장치 |
US6897110B1 (en) * | 2002-11-26 | 2005-05-24 | Advanced Micro Devices, Inc. | Method of protecting a memory array from charge damage during fabrication |
JP4519411B2 (ja) * | 2003-04-01 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
US6879019B2 (en) * | 2003-06-24 | 2005-04-12 | Intel Corporation | Guard ring of a combination wafer or singulated die |
KR100534096B1 (ko) * | 2003-06-24 | 2005-12-06 | 삼성전자주식회사 | 반도체 기억소자의 퓨즈 영역 및 그 제조방법 |
KR100591146B1 (ko) * | 2003-07-11 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 반도체 소자의 본딩 패드 형성 방법 |
KR100526474B1 (ko) * | 2003-12-31 | 2005-11-08 | 동부아남반도체 주식회사 | 반도체 소자의 제조방법 |
US7115512B2 (en) * | 2004-05-17 | 2006-10-03 | Micron Technology | Methods of forming semiconductor constructions |
JP4504791B2 (ja) * | 2004-11-24 | 2010-07-14 | パナソニック株式会社 | 半導体回路装置及びその製造方法 |
KR100722774B1 (ko) * | 2006-05-09 | 2007-05-30 | 삼성전자주식회사 | 반도체 장치의 퓨즈 구조물 및 그 제조 방법 |
KR100752662B1 (ko) * | 2006-06-12 | 2007-08-29 | 삼성전자주식회사 | 퓨즈를 포함하는 반도체소자 및 그 퓨즈의 절단 확인방법 |
US20080003767A1 (en) * | 2006-06-29 | 2008-01-03 | Ik-Soo Choi | Method for fabricating semiconductor device |
DE102006046790B4 (de) * | 2006-10-02 | 2014-01-02 | Infineon Technologies Ag | Integriertes Bauelement und Verfahren zum Trennen einer elektrisch leitfähigen Verbindung |
US7821104B2 (en) * | 2008-08-29 | 2010-10-26 | Freescale Semiconductor, Inc. | Package device having crack arrest feature and method of forming |
KR101576036B1 (ko) * | 2009-05-06 | 2015-12-21 | 삼성전자주식회사 | 반도체 소자 및 이의 제조방법 |
KR101624910B1 (ko) * | 2009-12-04 | 2016-05-30 | 삼성전자주식회사 | 퓨즈 구조물 및 그 형성 방법 |
US11468920B2 (en) | 2021-02-05 | 2022-10-11 | Winbond Electronics Corp. | Semiconductor connection structure and method for manufacturing the same |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2859288B2 (ja) * | 1989-03-20 | 1999-02-17 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
US5235205A (en) * | 1991-04-23 | 1993-08-10 | Harris Corporation | Laser trimmed integrated circuit |
JPH0737988A (ja) * | 1993-07-20 | 1995-02-07 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US5567643A (en) * | 1994-05-31 | 1996-10-22 | Taiwan Semiconductor Manufacturing Company | Method of forming contamination guard ring for semiconductor integrated circuit applications |
US5618750A (en) * | 1995-04-13 | 1997-04-08 | Texas Instruments Incorporated | Method of making fuse with non-corrosive termination of corrosive fuse material |
JP3572738B2 (ja) | 1995-08-31 | 2004-10-06 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
US5538924A (en) * | 1995-09-05 | 1996-07-23 | Vanguard International Semiconductor Co. | Method of forming a moisture guard ring for integrated circuit applications |
US5789795A (en) * | 1995-12-28 | 1998-08-04 | Vlsi Technology, Inc. | Methods and apparatus for fabricationg anti-fuse devices |
US5821160A (en) * | 1996-06-06 | 1998-10-13 | Motorola, Inc. | Method for forming a laser alterable fuse area of a memory cell using an etch stop layer |
US5994762A (en) * | 1996-07-26 | 1999-11-30 | Hitachi, Ltd. | Semiconductor integrated circuit device including boron-doped phospho silicate glass layer and manufacturing method thereof |
JPH118305A (ja) * | 1997-06-13 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5970346A (en) * | 1997-09-19 | 1999-10-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fuse window guard ring structure for nitride capped self aligned contact processes |
US6100118A (en) * | 1998-06-11 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fabrication of metal fuse design for redundancy technology having a guard ring |
US6162686A (en) * | 1998-09-18 | 2000-12-19 | Taiwan Semiconductor Manufacturing Company | Method for forming a fuse in integrated circuit application |
US6008075A (en) * | 1999-02-11 | 1999-12-28 | Vanguard International Semiconductor Corporation | Method for simultaneous formation of contacts between metal layers and fuse windows in semiconductor manufacturing |
US6124165A (en) * | 1999-05-26 | 2000-09-26 | Vanguard International Semiconductor Corporation | Method for making openings in a passivation layer over polycide fuses using a single mask while forming reliable tungsten via plugs on DRAMs |
US6180503B1 (en) * | 1999-07-29 | 2001-01-30 | Vanguard International Semiconductor Corporation | Passivation layer etching process for memory arrays with fusible links |
US6294474B1 (en) * | 1999-10-25 | 2001-09-25 | Vanguard International Semiconductor Corporation | Process for controlling oxide thickness over a fusible link using transient etch stops |
-
1999
- 1999-11-26 KR KR1019990052996A patent/KR100351050B1/ko active IP Right Grant
-
2000
- 2000-11-17 US US09/715,679 patent/US6507086B1/en not_active Expired - Lifetime
- 2000-11-20 JP JP2000352715A patent/JP4237931B2/ja not_active Expired - Fee Related
-
2001
- 2001-08-23 US US09/935,971 patent/US6509255B2/en not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6870265B2 (en) | 2001-09-11 | 2005-03-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
CN100349290C (zh) * | 2001-09-11 | 2007-11-14 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
JP2014160801A (ja) * | 2013-01-25 | 2014-09-04 | Seiko Instruments Inc | 半導体装置 |
JP2015115408A (ja) * | 2013-12-10 | 2015-06-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6509255B2 (en) | 2003-01-21 |
KR20010048331A (ko) | 2001-06-15 |
KR100351050B1 (ko) | 2002-09-10 |
JP4237931B2 (ja) | 2009-03-11 |
US20010055848A1 (en) | 2001-12-27 |
US6507086B1 (en) | 2003-01-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4237931B2 (ja) | 半導体素子のヒューズ部形成方法 | |
KR100335498B1 (ko) | 반도체 소자의 퓨즈부 구조 및 그 형성방법 | |
KR100322543B1 (ko) | 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법 | |
USRE46549E1 (en) | Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film | |
US9105706B2 (en) | Semiconductor device fabrication method capable of scribing chips with high yield | |
US7977232B2 (en) | Semiconductor wafer including cracking stopper structure and method of forming the same | |
KR100604903B1 (ko) | 단차피복성을 향상시킨 반도체 웨이퍼 및 그 제조방법 | |
US7348676B2 (en) | Semiconductor device having a metal wiring structure | |
US20030222299A1 (en) | Semiconductor device and method of manufacturing the same | |
US20110156263A1 (en) | Semiconductor device | |
US6853050B2 (en) | Semiconductor device with fuse box and method for fabricating the same | |
KR100734251B1 (ko) | 반도체 소자의 퓨즈라인 개구부 형성방법 | |
KR100605505B1 (ko) | 버퍼막 패턴을 갖는 반도체 장치들 및 그들의 형성방법들 | |
US20070072411A1 (en) | Method for forming metal line in semiconductor device | |
KR20080060360A (ko) | 반도체 소자의 금속배선 형성방법 | |
KR20080002515A (ko) | 리페어식각과 패드식각을 동시에 진행하는 반도체 소자의제조방법 | |
KR20080013160A (ko) | 금속 퓨즈를 포함하는 반도체 소자 및 그 제조 방법 | |
KR20080026426A (ko) | 반도체 소자 제조방법 | |
KR20080095650A (ko) | 메모리 소자의 제조방법 | |
KR20010054244A (ko) | 반도체 장치의 배선 제조 방법 및 그 구조 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041004 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050916 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080121 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080421 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080428 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080618 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081015 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20081028 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081121 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081219 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4237931 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |