KR100526474B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 본 발명에서는 반사방지 코팅층 및 절연층의 제거를 위한 식각 프로세스 중간에 일련의 식각속도 조절층 형성 절차를 추가 진행하고, 이 식각속도 조절층을 통해, 반사방지 코팅층 및 절연층의 식각속도 차이가 안정적으로 보상될 수 있도록 유도함으로써, 최종 완성되는 패드 레이어 및 퓨즈 레이어가 각각 반사방지 코팅층이 모두 제거되는 구조, 절연층이 잔류하는 구조를 자연스럽게 형성할 수 있도록 유도한다.
이러한 본 발명이 달성되는 경우, 최종 완성되는 패드레이어 및 퓨즈레이어는 각각 <반사방지 코팅층이 모두 제거되는 구조>, <절연층이 잔류하는 구조>를 자연스럽게 형성할 수 있기 때문에, 생산라인에서는 반사방지 코팅층의 잔류에 따른 여러 가지 제 문제점들, 예컨대, <패드레이어에 본딩되는 와이어의 접촉력이 급격히 저하되는 문제점>, <패드레이어에 디스컬러가 야기되는 문제점>, <패드레이어의 메인 메탈층과 반사방지 코팅층 사이의 전기음성도 차이에 의한 갈바니 손실이 야기되는 문제점> 등을 한꺼번에 해결함과 아울러, 절연층의 완전 제거에 따른 <퓨즈레이어가 부식되는 문제점>을 동시에 해결할 수 있게 된다.
또한, 본 발명이 달성되는 경우, <반사방지 코팅층 및 절연층>의 식각속도 차이에 따른 문제점들이 신속히 해결되어, 패드레이어 및 퓨즈레이어가 자신에게 부여된 역할을 별다른 문제점 없이 안정적으로 수행할 수 있기 때문에, 결국, 생산라인에서는 최종 완성되는 반도체소자의 품질이 일정 수준 이상으로 향상되는 효과를 손쉽게 획득할 수 있게 된다.

Description

반도체 소자의 제조방법{Method for fabricating a semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 좀더 상세하게는 반사방지 코팅층 및 절연층의 제거를 위한 식각 프로세스 중간에 일련의 식각속도 조절층 형성 절차를 추가 진행하고, 이 식각속도 조절층을 통해, 반사방지 코팅층 및 절연층의 식각속도 차이가 안정적으로 보상될 수 있도록 유도함으로써, 최종 완성되는 패드 레이어(Pad layer) 및 퓨즈 레이어(Fuse layer)가 각각 반사방지 코팅층이 모두 제거되는 구조, 절연층이 잔류하는 구조를 자연스럽게 형성할 수 있도록 유도할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자의 메모리 셀 인접부에는 해당 메모리 셀의 불량에 대비하기 위한 여분의 리던던시 셀(Redundancy cell)이 배치되며, 이 리던던시 셀은 메모리 셀에 인접·배치된 일련의 퓨즈 레이어에 의해 메모리 셀과 연결된 구조를 갖는다.
예컨대, 미국특허공보 제 5759877 호 "반도체 퓨즈 구조(Semiconductor fuse structure)", 미국특허공보 제 5963825 호 "폴리실리콘 플레이트를 갖는 반도체소자용 퓨즈의 제조방법(Method of fabrication of semiconductor fuse with polysilicon plate)", "식별퓨즈를 갖는 반도체 메모리 디바이스(Semiconductor memory device with identification fuse)" 등에는 이와 같은 종래의 기술에 따른 반도체 소자용 퓨즈 레이어의 일례가 좀더 상세하게 개시되어 있다.
통상, 종래의 생산라인에서는 특정 메모리 셀에 문제가 발생하는 경우, 이 특정 메모리 셀을 다른 회로블록으로부터 단락 시키기 위하여, 해당 메모리 셀과 연결된 퓨즈 레이어를 절단하는 공정을 진행하게 된다.
그런데, 만약, 이 퓨즈 레이어가 반도체소자를 이루는 구조물 내에 매몰되어 있는 경우, 해당 구조물의 방해에 의해, 앞의 퓨즈 레이어 절단공정이 원활하게 진행될 수 없는 문제점이 발생한다. 종래의 생산라인에서는 이러한 문제점을 감안하여, 통상, 퓨즈 레이어를 반도체 소자의 최상위 계층에 형성하고, 이를 통해, 해당 퓨즈 레이어를 대기 중에 노출시킴으로써, 앞의 퓨즈 레이어 절단공정이 별도의 방해물 없이 좀더 손쉽게 진행될 수 있도록 유도한다.
이때, 앞의 퓨즈 레이어는 통상, 메탈로 이루어지기 때문에, 만약, 이 퓨즈 레이어를 별도의 버퍼 레이어 없이, 그대로 대기 중에 노출시키는 경우, 해당 퓨즈 레이어가 부식되는 문제점이 야기될 수 있다. 종래의 생산라인에서는 이러한 문제점을 감안하여, 반도체소자를 제조할 때, 퓨즈 레이어의 상부에 일련의 절연층을 잔류시키고, 이 절연층이 버퍼 레이어의 역할을 수행할 수 있도록 함으로써, 퓨즈 레이어의 예측하지 못한 부식이 미리 차단될 수 있도록 한다.
이와 같은 종래의 퓨즈 레이어는 예컨대, 한국특허공개공보 제 1998-6141 호 "패드 및 퓨즈 오픈 공정 방법", 한국특허공개공보 제 2000-26808 호 "반도체장치의 퓨즈 형성방법" 등에 제시된 바와 같이, 패드 레이어와 한꺼번에 식각·제조된다.
이와 같이, 패드 레이어와 퓨즈 레이어를 한꺼번에 식각·제조하는 경우, 패드 레이어의 최외곽에 형성된 반사방지 코팅층, 예컨대, TiN층을 제거시키는 과정과, 퓨즈 레이어 상부의 절연층, 예컨대, 산화막층을 제거시키는 공정은 동일 식각 프로세스에 의해 진행된다.
그러나, 패드 레이어의 최외곽에 형성된 반사방지 코팅층과, 퓨즈 레이어 상부의 절연층은 그 재질이 판이하게 달라, 예컨대, <반사방지 코팅층은 식각과정이 필요 이상으로 느리게 진행되고, 절연층은 반사방지 코팅층에 비해 식각과정이 필요 이상으로 빠르게 진행되는 상이한 식각특성>을 보유하고 있기 때문에, 반사방지 코팅층 및 절연층의 제거를 위한 식각 프로세스가 동일 시점에서 일괄적으로 병행된다 하더라도, 이들을 만족할만한 수준으로 동시에 패터닝 하는 데에는 아직도, 많은 어려움이 따른다.
만약, 종래의 생산라인에서, 반사방지 코팅층, 예컨대, TiN층을 타겟으로 하여, 일련의 식각 프로세스를 진행하는 경우, 해당 생산라인에서는 패드 레이어의 최외곽에 배치된 반사방지 코팅층을 모두 제거할 수 있는 이점을 획득할 수 있지만, 이 경우, 퓨즈 레이어 상부의 절연층까지 불필요하게 과잉 식각되어, 퓨즈 레이어가 별도의 버퍼 레이어 없이, 대기 중에 그대로 노출되는 문제점을 감수할 수밖에 없다.
이와 반대로, 절연층, 예컨대, 산화막층을 타겟으로 하는 식각 프로세스를 진행하는 경우, 해당 생산라인에서는 퓨즈 레이어의 상부에 절연층을 잔류시켜, 절연층의 부식을 막을 수 있는 이점을 획득할 수 있지만, 이 경우, 패드 레이어의 반사방지 코팅층이 덜 식각되어 해당 반사방지 코팅층이 패드 레이어의 최외곽에 그대로 잔류하는 문제점을 감수할 수밖에 없다.
이러한 문제점을 배경으로 하여, 퓨즈 레이어가 별도의 버퍼 레이어 없이, 대기 중에 그대로 노출되는 경우, 해당 퓨즈 레이어는 대기 중의 산호와 반응하여, 빠르게 부식됨으로써, 자신에게 주어진 역할을 정상적으로 수행할 수 없게 되며, 결국, 최종 완성되는 반도체소자는 일정 수준 이상의 품질을 유지할 수 없게 된다.
또한, 앞의 문제점을 배경으로 하여, 반사방지 코팅층이 패드 레이어의 최외곽에 그대로 잔류하는 경우, <패드 레이어에 본딩되는 와이어의 접촉력이 급격히 저하되는 문제점>, <패드 레이어에 디스컬러(Discolor)가 야기되는 문제점>, <패드 레이어의 메인 메탈층, 예컨대, Al/Cu층과 반사방지 코팅층 사이의 전기음성도 차이에 의한 갈바니 손실(Galvanic corrosion)이 야기되는 문제점> 등이 초래되며, 이 경우에도, 최종 완성되는 반도체소자는 일정 수준 이상의 품질을 유지할 수 없게 된다.
따라서, 본 발명의 목적은 반사방지 코팅층 및 절연층의 제거를 위한 식각 프로세스 중간에 일련의 식각속도 조절층 형성 절차를 추가 진행하고, 이 식각속도 조절층을 통해, 반사방지 코팅층 및 절연층의 식각속도 차이가 안정적으로 보상될 수 있도록 유도함으로써, 최종 완성되는 패드 레이어 및 퓨즈 레이어가 각각 반사방지 코팅층이 모두 제거되는 구조, 절연층이 잔류하는 구조를 자연스럽게 형성할 수 있도록 유도하는데 있다.
본 발명의 다른 목적은 최종 완성되는 패드 레이어 및 퓨즈 레이어가 각각 반사방지 코팅층이 모두 제거되는 구조, 절연층이 잔류하는 구조를 자연스럽게 형성할 수 있도록 유도함으로써, 반사방지 코팅층의 잔류에 따른 여러 가지 제 문제점들, 예컨대, <패드 레이어에 본딩되는 와이어의 접촉력이 급격히 저하되는 문제점>, <패드 레이어에 디스컬러가 야기되는 문제점>, <패드 레이어의 메인 메탈층과 반사방지 코팅층 사이의 전기음성도 차이에 의한 갈바니 손실이 야기되는 문제점> 등을 한꺼번에 해결함과 아울러, 절연층의 완전 제거에 따른 <퓨즈 레이어가 부식되는 문제점>을 동시에 해결하는데 있다.
본 발명의 또 다른 목적은 반사방지 코팅층 및 절연층의 식각속도 차이에 따른 문제점들을 해결하여, 패드 레이어 및 퓨즈 레이어가 별도의 방해 요소 없이, 자신에게 부여된 역할을 원활하게 수행할 수 있도록 유도함으로써, 최종 완성되는 반도체소자의 품질을 일정 수준 이상으로 향상시키는데 있다.
본 발명의 또 다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에서는 반도체 기판의 적층 구조물 상부에 배치된 패드 레이어 및 퓨즈 레이어를 커버하는 절연막을 형성시키는 단계, 이 절연막을 선택적으로 패터닝하여, 패드 레이어의 최외곽부에 놓인 반사방지 코팅층이 노출되도록 제 1 트랜치를 형성시킴과 아울러, 제 1 트랜치의 형성 시점과 동일 시점에서, 퓨즈 레이어의 상부에 절연막의 일부가 잔류하도록 제 2 트랜치를 동시 형성시키는 단계, 제 1 및 제 2 트랜치가 채워지도록 절연막의 상부에 일정 두께의 식각속도 조절층을 형성시키는 단계, 제 1 및 제 2 트랜치에 채워진 식각속도 조절층을 선택적으로 제거하여, 패드 레이어의 반사방지 코팅층을 노출시킴과 아울러, 반사방지 코팅층의 노출 시점과 동일 시점에서, 제 2 트랜치 내부에 식각속도 조절층의 일부를 잔류시키는 단계, 패드 레이어의 반사방지 코팅층 및 제 2 트랜치 내부에 잔류하는 식각속도 조절층을 동시에 식각하여, 패드 레이어의 최외곽부로부터 반사방지 코팅층을 제거시킴과 아울러, 반사방지 코팅층의 제거 시점과 동일 시점에서, 퓨즈 레이어의 상부에 절연막의 일부를 잔류시키는 단계의 조합으로 이루어지는 반도체 소자의 제조방법을 개시한다.
이하, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 소자의 제조방법을 좀더 상세히 설명하면 다음과 같다.
먼저, 본 발명에서는 도 1a에 도시된 바와 같이, 임의의 적층 구조물(2)이 형성된 반도체 기판(1)의 상부로 일련의 스퍼터링 프로세스와 포토레지스트 프로세스를 일정 순서에 맞추어 체계적으로 진행함으로써, 해당 적층 구조물(2)의 상부에 예컨대, 베리어 금속층(11,21), 메인 금속층(12,22), 반사방지 금속층(13,23) 등이 순차적으로 적층된 구조를 갖는 메탈 레이어(20) 및 퓨즈 레이어(10)를 형성한다. 이 경우, 메탈 레이어(20) 및 퓨즈 레이어(10)의 베리어 금속층(11,21)으로는 예컨대, TiN/Ti가 선택될 수 있으며, 메인 금속층(12,22)으로는 Al/Cu가 선택될 수 있고, 반사방지 금속층(13,23)으로는 TiN이 선택될 수 있다.
이어서, 본 발명에서는 도 1b에 도시된 바와 같이, 메탈 레이어(20) 및 퓨즈 레이어(10)를 포함하는 적층 구조물(2)의 상부로 일련의 플라즈마 화학기상증착 프로세스를 진행함으로써, 해당 적층 구조물(2)의 상부에 예컨대, PE-TEOS(Plasma Enhanced Tetraethylorthosiligate)로 이루어지는 제 1 절연막(50)을 형성한다. 물론, 이 제 1 절연막(50)의 재질은 상황에 따라, 다양한 변형을 이룰 수 있다.
상술한 과정을 통해, 메탈 레이어(20) 및 퓨즈 레이어(10)를 포함하는 적층 구조물(2)의 상부에 일련의 제 1 절연막(50)이 형성되면, 본 발명에서는 이 제 1 절연막(50)의 상부에 감광막을 증착하고, 이 감광막을 선택 식각하여, 감광막 패턴을 형성한 후, 이 감광막 패턴을 마스크로, 메탈 레이어(20)의 표면이 노출되도록 제 1 절연막(50)을 식각함으로써, 이 제 1 절연막(50)의 정해진 영역에 일련의 콘택홀(31)을 정의한다.
이어서, 본 발명에서는 상술한 단계에 사용된 감광막 패턴을 제거한 후, 제 1 절연막(50)의 전면으로 일련의 스퍼터링 프로세스, 폴리싱 프로세스(Polishing process)를 순차적으로 진행함으로써, 제 1 절연막(50)의 콘택홀(31)을 채우는 콘택 플러그(30)를 형성한다.
이와 같은 과정을 통해, 제 1 절연막(50)의 일부, 예컨대, 메탈 레이어(20)의 상부에 콘택 플러그(30)가 형성되면, 본 발명에서는 곧이어, 콘택 플러그(30)에 대응되는 제 1 절연막(50)의 상부로, 일련의 스퍼터링 프로세스, 포토레지스트 프로세스 등을 일정 순서에 맞추어 체계적으로 진행함으로써, 제 1 절연막(50)의 상부에 예컨대, 베리어 금속층(41), 메인 금속층(42), 반사방지 코팅층(43) 등이 순차적으로 적층된 구조를 갖으면서, 콘택 플러그(30)와 전기적으로 접촉된 패드 레이어(40)를 형성한다. 이 경우, 패드 레이어(40)의 베리어 금속층(41)으로는 앞의 경우와 유사하게, 예컨대, TiN/Ti가 선택될 수 있으며, 메인 금속층(42)으로는 Al/Cu가 선택될 수 있고, 반사방지 코팅층(43)으로는 TiN이 선택될 수 있다.
한편, 위 과정을 통해, 패드 레이어(40)의 형성이 완료되면, 본 발명에서는 도 1c에 도시된 바와 같이, 앞의 패드 레이어(40)를 포함하는 제 1 절연막(50)의 상부로 일련의 플라즈마 화학기상증착 프로세스를 진행함으로써, 해당 제 1 절연막(50)의 상부에 제 2 절연막(60)을 형성한다. 이 경우, 제 2 절연막(60)으로는 예컨대, PE-TEOS가 선택될 수 있다. 물론, 이 제 2 절연막(60)의 재질 또한 상황에 따라, 다양한 변형을 이룰 수 있다.
이어, 본 발명에서는 제 2 절연막(60)의 상부로 일련의 플라즈마 화학기상증착 프로세스를 순차적으로 진행함으로써, 예컨대, 산화막(71) 및 질화막(72)의 조합으로 이루어지는 제 3 절연막(70)을 형성한다. 이 경우, 산화막(71)으로는 예컨대, PE-TEOS가 선택될 수 있으며, 질화막(72)으로는 예컨대, PE-SiN이 선택될 수 있다. 물론, 이 제 3 절연막(70)의 재질 또한 상황에 따라, 다양한 변형을 이룰 수 있다.
계속해서, 본 발명에서는 도 1d에 도시된 바와 같이, 앞의 제 3 절연막(70)의 상부에 감광막을 증착하고, 이러한 감광막을 선택 식각하여, 제 3 절연막(70)의 오픈 홀(OA1,OA2)을 미리 정의하는 감광막 패턴(100)을 형성한다.
이어, 본 발명에서는 이러한 감광막 패턴(100)을 식각 마스크로, 제 2 절연막(60)의 표면 일부가 노출되도록 제 3 절연막(70)을 식각함으로써, 도 1e에 도시된 바와 같이, 제 3 절연막(70)의 정해진 영역에 일련의 오픈 홀(OA1,OA2)을 정의한다.
위 과정을 통해, 제 3 절연막(70)의 정해진 영역에 일련의 오픈 홀(OA1,OA2)이 정의 완료되면, 본 발명에서는 예컨대, 반응성 이온식각 공정을 통해, 제 1 절연막(50) 및 제 2 절연막(60)을 오픈 홀(OA1,OA2)을 따라 이방성 식각함으로써, 도 1f에 도시된 바와 같이, 패드 레이어(40) 및 퓨즈 레이어(10)의 상부를 오픈하는 제 1 트랜치(T1) 및 제 2 트랜치(T2)를 동시에 형성시킨다. 이 경우, 제 2 트랜치(T2)는 바람직하게, 제 1 트랜치(T1)보다 그 사이즈(폭, 깊이)를 더 크게 유지한다.
이때, 본 발명에서는 퓨즈 레이어(10) 상부에 절연막(50a)이 잔류할 수 있을 정도의 시점을 일련의 <식각종료 기준점>으로 설정하여, 제 1 및 제 2 트랜치(T1,T2)의 형성을 위한 반응성 이온식각 공정을 진행시킴으로써, 제 1 트랜치(T1)의 형성과 동시에, 제 2 트랜치(T2)가 형성되더라도, 퓨즈 레이어(10)의 상부에 절연막(50a)이 제거되지 않고, 잔류할 수 있도록 유도한다.
물론, 이 경우, 절연막(50a), 예컨대, 산화막보다 식각속도가 더딘 반사방지 코팅층(43)이 제거되지 않고 제 1 트랜치(T1)를 통해 단지, 외부 노출되는 구조를 이루게 됨은 당연하다 할 것이다.
이 상황에서, 본 발명에서는 일련의 적층공정, 바람직하게, 스핀-코팅 공정(Spin coating process)을 진행함으로써, 도 1g에 도시된 바와 같이, 제 3 절연막(70)의 상부에 제 1 및 제 2 트랜치(T1,T2)를 채우는 일정 두께의 식각속도 조절층(102), 바람직하게, 포토레지스트 층을 형성한다.
이어, 본 발명에서는 제 3 절연막(70)의 상부에 적층된 식각속도 조절층(102)을 타겟으로 하여, 일련의 전면 노광 공정(Blanket exposure process)을 진행함으로써, 식각속도 조절층(102)의 내부에 제 1 및 제 2 트랜치(T1,T2)의 형상에 대응되는 일련의 잠재 이미지를 형상화한다.
앞의 절차를 통해, 제 1 및 제 2 트랜치(T1,T2)의 형상에 대응되는 잠재 이미지가 형상화 완료되면, 본 발명에서는 도 1h에 도시된 바와 같이, 예컨대, 반응성 이온식각공정 등과 같은 일련의 이방성 식각공정을 통해, 제 1 및 제 2 트랜치(T1,T2)에 채워진 식각속도 조절층(102)을 잠재 이미지를 따라 에치-백(Etch-back) 함으로써, 제 1 및 제 2 트랜치(T1,T2)에 채워진 식각속도 조절층(102)을 선택적으로 제거한다.
이때, 앞서 언급한 바와 같이, 제 2 트랜치(T2)는 바람직하게, 제 1 트랜치(T1)보다 그 사이즈(폭,깊이)를 더 크게 유지하고 있기 때문에, 제 2 트랜치(T2)를 채우고 있는 식각속도 조절층(102)의 량은 제 1 트랜치(T1)를 채우고 있는 식각속도 조절층(102)의 량보다 더 많아질 수 있게 되며, 그 결과, 제 2 트랜치(T2)를 채우고 있는 식각속도 조절층(102)과, 제 1 트랜치(T1)를 채우고 있는 식각속도 조절층(102)은 그 식각 량에서 큰 차이를 보일 수밖에 없게 되며, 결국, 도면에 도시된 바와 같이, 제 1 트랜치(T1)를 통해, 패드 레이어(40)의 반사방지 코팅층(43)이 노출되는 시점에서, 제 2 트랜치(T2)의 내부에는 식각속도 조절층(102)의 일부가 자연스럽게 잔류할 수 있게 된다.
이처럼, 제 1 트랜치(T1)를 통해, 패드 레이어(40)의 반사방지 코팅층(43)이 노출되고, 이와 동시에 제 2 트랜치(T2)의 내부에 식각속도 조절층(102)의 일부가 잔류하고 있는 상황에서, 본 발명에서는 반응성 이온식각 공정 등과 같은 일련의 이방성 식각공정을 통해, 도 1i에 도시된 바와 같이, 패드 레이어(40)의 최외곽을 이루는 반사방지 코팅층(43) 및 제 2 트랜치(T2) 내부에 잔류하는 식각속도 조절층(102)을 동시에 식각한다.
이 경우, 본 발명에서는 패드 레이어(40)의 반사방지 코팅층(43)이 제거될 수 있을 정도의 시점을 일련의 <식각종료 기준점>으로 하여, 일련의 반응성 이온식각 공정을 진행시킨다.
물론, 퓨즈 레이어(10)의 상부에는 제 2 트랜치(T2)를 기저로 하는 식각속도 조절층(102)이 잔류하고 있고, 이 식각속도 조절층(102)이 패드 레이어(40)의 반사방지 코팅층(43)이 제거되는 시간동안, 절연막(50a)을 대신하여, 대체 소진되기 때문에, 앞서 언급한 반응성 이온식각 공정이 모두 완료되는 경우, 도면에 도시된 바와 같이, 패드 레이어(40)의 최외곽부로부터 반사방지 코팅층(43)이 완전히 제거되는 동일 시점에서, 퓨즈 레이어(10)는 자신의 상부에 일련의 절연막(50a)이 잔류하는 구조를 자연스럽게 이룰 수 있게 된다.
요컨대, 본 발명의 체제 하에서, 최종 완성되는 패드 레이어(40) 및 퓨즈 레이어(10)는 각각 <반사방지 코팅층(43)이 모두 제거되는 구조>, <절연막(50a)이 잔류하는 구조>를 자연스럽게 형성 받을 수 있게 되며, 결국, 본 발명에서는 반사방지 코팅층(43)의 잔류에 따른 여러 가지 제 문제점들, 예컨대, <패드 레이어(40)에 본딩되는 와이어의 접촉력이 급격히 저하되는 문제점>, <패드 레이어(40)에 디스컬러가 야기되는 문제점>, <패드 레이어(40)의 메인 메탈층(42)과 반사방지 코팅층(43) 사이의 전기음성도 차이에 의한 갈바니 손실이 야기되는 문제점> 등을 한꺼번에 해결할 수 있음과 아울러, 절연막(50a)의 완전 제거에 따른 <퓨즈 레이어(10)가 부식되는 문제점>을 동시에 해결할 수 있게 된다.
이러한 본 발명의 실시에 따라, 반사방지 코팅층(43) 및 절연층(50,60,70)의 식각속도 차이에 따른 문제점들이 해결되는 경우, 패드 레이어(40) 및 퓨즈 레이어(10)는 자신들에게 부여된 역할을 별다른 문제점 없이 정상적으로 수행할 수 있게 되며, 결국, 최종 완성되는 반도체 소자는 일정 수준 이상의 품질을 유지할 수 있게 된다.
이와 같은 본 발명을 실시함에 있어서, 식각속도 조절층(102), 즉, 포토레지스트 층의 점도를 어느 정도로 유지시킬 것인가의 문제는 매우 중요한 변수로 작용한다.
이는 만약, 식각속도 조절층(102)의 점도를 너무 낮게 유지시키는 경우, 식각속도 조절층(102)의 물질상태가 너무 걸쭉해져 식각속도 조절층을 제 1 및 제 2 트랜치(T1,T2)의 프로파일에 맞게 에치-백 하기 힘든 문제점이 야기될 수 있으며, 이와 달리, 식각속도 조절층(102)의 점도를 너무 높게 유지시키는 경우, 식각속도 조절층(102)의 물질상태가 너무 단단해져, 식각속도 조절층(102)의 식각 용이성이 크게 떨어지고, 이에 따라, 식각속도 조절층(102)의 전체적인 에치-백 시간이 필요이상으로 길어지는 문제점이 야기될 수 있기 때문이다.
본 발명에서는 이러한 사안을 충분히 감안하여, 식각속도 조절층(102)의 점도를 바람직하게, 30cp~35cp, 좀더 바람직하게, 32cp 정도로 유지시켜, 식각속도 조절층(102)의 물질상태를 최적화시킴으로써, 식각속도 조절층(102)이 자신에게 부여된 역할을 별다른 문제점 없이 정상적으로 수행할 수 있도록 유도한다.
한편, 이러한 본 발명은 상황에 따라 다양한 변형을 이룰 수 있다.
예를 들어, 본 발명에서는 도 2a 및 도 2b에 도시된 바와 같이, 제 1 및 제 2 트랜치(T1,T2)가 채워지도록 제 3 절연막(70)의 상부에 식각속도 조절층(102)을 형성시키는 단계, 일련의 플라즈마 식각공정, 예컨대, 반응성 이온식각 공정을 원스텝(One step)으로 진행시켜, 제 1 및 제 2 트랜치(T1,T2)에 채워진 식각속도 조절층(102)을 일괄 제거하고, 이를 통해, 패드 레이어(40)의 최외곽부로부터 반사방지 코팅층(43)을 제거시킴과 아울러, 반사방지 코팅층(43)의 제거 시점과 동일 시점에서, 퓨즈 레이어(10)의 상부에 절연막(50a)의 일부를 잔류시키는 단계를 통해 반도체 소자를 제조할 수도 있다.
이 경우, 앞의 실시예와 달리, 전체 공정에서, <패드 레이어(40)의 반사방지 코팅층(43)을 노출시킴과 아울러, 반사방지 코팅층(43)의 노출 시점과 동일 시점에서, 제 2 트랜치(T2) 내부에 식각속도 조절층(102)의 일부를 잔류시키는 단계>, 즉, <제 2 트랜치(T2) 내부에 채워진 식각속도 조절층(102)을 완전히 제거하는 단계 이전에, 제 2 트랜치(T2) 내부에 식각속도 조절층(102)의 일부를 잔류시키는 중간 단계>는 안정적으로 배제될 수 있게 된다.
물론, 이처럼, 전체 공정 내에서, <제 2 트랜치(T2) 내부에 식각속도 조절층(102)의 일부를 잔류시키는 중간 단계>가 배제되는 경우, 비록, 식각속도 조절층(102)의 타겟 두께가 두꺼워져, <식각종료 기준점>을 잡기가 다소 까다로워지는 문제점이 발생하긴 하지만, 공정 스탭이 대폭 간소화될 수 있기 때문에, 전체적인 공정진행 효율은 크게 향상될 수 있게 된다.
물론, 이 경우에도, 최종 완성되는 패드 레이어(40) 및 퓨즈 레이어(10)는 각각 <반사방지 코팅층(43)이 모두 제거되는 구조>, <절연막(50a)이 잔류하는 구조>를 자연스럽게 형성 받을 수 있게 되며, 결국, 본 발명에서는 반사방지 코팅층(43)의 잔류에 따른 여러 가지 제 문제점들, 예컨대, <패드 레이어(40)에 본딩되는 와이어의 접촉력이 급격히 저하되는 문제점>, <패드 레이어(40)에 디스컬러가 야기되는 문제점>, <패드 레이어(40)의 메인 메탈층(42)과 반사방지 코팅층(43) 사이의 전기음성도 차이에 의한 갈바니 손실이 야기되는 문제점> 등을 한꺼번에 해결할 수 있음과 아울러, 절연막(50a)의 완전 제거에 따른 <퓨즈 레이어(10)가 부식되는 문제점>을 동시에 해결할 수 있게 된다.
이상에서 상세히 설명한 바와 같이, 본 발명에서는 반사방지 코팅층 및 절연층의 제거를 위한 식각 프로세스 중간에 일련의 식각속도 조절층 형성 절차를 추가 진행하고, 이 식각속도 조절층을 통해, 반사방지 코팅층 및 절연층의 식각속도 차이가 안정적으로 보상될 수 있도록 유도함으로써, 최종 완성되는 패드 레이어 및 퓨즈 레이어가 각각 반사방지 코팅층이 모두 제거되는 구조, 절연층이 잔류하는 구조를 자연스럽게 형성할 수 있도록 유도한다.
이러한 본 발명이 달성되는 경우, 최종 완성되는 패드레이어 및 퓨즈레이어는 각각 <반사방지 코팅층이 모두 제거되는 구조>, <절연층이 잔류하는 구조>를 자연스럽게 형성할 수 있기 때문에, 생산라인에서는 반사방지 코팅층의 잔류에 따른 여러 가지 제 문제점들, 예컨대, <패드레이어에 본딩되는 와이어의 접촉력이 급격히 저하되는 문제점>, <패드레이어에 디스컬러가 야기되는 문제점>, <패드레이어의 메인 메탈층과 반사방지 코팅층 사이의 전기음성도 차이에 의한 갈바니 손실이 야기되는 문제점> 등을 한꺼번에 해결함과 아울러, 절연층의 완전 제거에 따른 <퓨즈레이어가 부식되는 문제점>을 동시에 해결할 수 있게 된다.
또한, 본 발명이 달성되는 경우, <반사방지 코팅층 및 절연층>의 식각속도 차이에 따른 문제점들이 신속히 해결되어, 패드레이어 및 퓨즈레이어가 자신에게 부여된 역할을 별다른 문제점 없이 안정적으로 수행할 수 있기 때문에, 결국, 생산라인에서는 최종 완성되는 반도체소자의 품질이 일정 수준 이상으로 향상되는 효과를 손쉽게 획득할 수 있게 된다.
앞에서, 본 발명의 특정한 실시예가 설명되고 도시되었지만 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적사상이나 관점으로부터 개별적으로 이해되어서는 안되며 이와 같은 변형된 실시예들은 본 발명의 첨부된 특허청구의 범위안에 속한다 해야 할 것이다.
도 1a 내지 도 1i는 본 발명에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정순서도.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 순차적으로 도시한 공정순서도.

Claims (7)

  1. 반도체 기판의 적층 구조물 상부에 배치된 패드 레이어(Pad layer) 및 퓨즈 레이어(Fuse layer)를 커버하는 절연막을 형성시키는 단계;
    상기 절연막을 선택적으로 패터닝하여, 상기 패드 레이어의 최외곽부에 놓인 반사방지 코팅층이 노출되도록 제 1 트랜치를 형성시킴과 아울러, 상기 제 1 트랜치의 형성 시점과 동일 시점에서, 상기 퓨즈 레이어의 상부에 절연막의 일부가 잔류하도록 제 2 트랜치를 동시 형성시키는 단계;
    상기 제 1 및 제 2 트랜치가 채워지도록 상기 절연막의 상부에 일정 두께의 식각속도 조절층을 형성시키는 단계;
    상기 제 1 및 제 2 트랜치에 채워진 상기 식각속도 조절층을 선택적으로 제거하여, 상기 패드 레이어의 반사방지 코팅층을 노출시킴과 아울러, 상기 반사방지 코팅층의 노출 시점과 동일 시점에서, 상기 제 2 트랜치 내부에 식각속도 조절층의 일부를 잔류시키는 단계;
    상기 패드 레이어의 반사방지 코팅층 및 상기 제 2 트랜치 내부에 잔류하는 식각속도 조절층을 동시에 식각하여, 상기 패드 레이어의 최외곽부로부터 반사방지 코팅층을 제거시킴과 아울러, 반사방지 코팅층의 제거 시점과 동일 시점에서, 퓨즈 레이어의 상부에 절연막의 일부를 잔류시키는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 2 트랜치는 상기 제 1 트랜치보다 더 큰 사이즈를 유지하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 식각속도 조절층은 포토레지스트 층인 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서, 상기 포토레지스트 층은 30cp~35cp의 점도를 갖는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 식각속도 조절층은 스핀-코팅 공정(Spin-coating process)에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서, 상기 제 1 및 제 2 트랜치에 채워진 식각속도 조절층을 선택적으로 제거하는 단계는 상기 절연층의 상부에 적층된 식각속도 조절층을 전면 노광(Blanket exposure)하여, 상기 제 1 및 제 2 트랜치에 대응되는 일련의 잠재 이미지를 형성하는 단계;
    상기 제 1 및 제 2 트랜치에 채워진 식각속도 조절층을 상기 잠재 이미지를 따라 에치-백(Etch-back)하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 반도체 기판의 적층 구조물 상부에 배치된 패드 레이어 및 퓨즈 레이어를 커버하는 절연막을 형성시키는 단계;
    상기 절연막을 선택적으로 패터닝하여, 상기 패드 레이어의 최외곽부에 놓인 반사방지 코팅층을 노출시키기 위한 제 1 트랜치를 형성시킴과 아울러, 상기 제 1 트랜치의 형성 시점과 동일 시점에서, 상기 퓨즈 레이어의 상부에 절연막의 일부가 잔류하도록 제 2 트랜치를 동시 형성시키는 단계;
    상기 제 1 및 제 2 트랜치가 채워지도록 상기 절연막의 상부에 식각속도 조절층을 형성시키는 단계;
    상기 제 1 및 제 2 트랜치에 채워진 식각속도 조절층을 선택적으로 제거하여, 상기 패드 레이어의 최외곽부로부터 상기 반사방지 코팅층을 제거시킴과 아울러, 상기 반사방지 코팅층의 제거 시점과 동일 시점에서, 상기 퓨즈 레이어의 상부에 상기 절연막의 일부를 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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