KR100861305B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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박형진
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Abstract

본 발명에 따른 반도체 소자의 제조방법은, 퓨즈 영역 및 패드 영역을 갖는 반도체 기판 상에 절연막 및 반사방지막을 구비한 금속배선을 형성하는 단계와, 상기 금속배선을 포함한 절연막 상에 상기 퓨즈 영역 및 패드 영역의 프로파일을 따라 패시베이션(Passivation)막을 형성하는 단계와, 상기 퓨즈 영역의 패시베이션막 및 절연막의 일부 두께가 제거되도록 리페어 식각하는 단계와, 상기 식각된 절연막을 포함한 퓨즈 영역 및 패드 영역 상에 감광성 절연막 및 감광성 절연막 마스크를 형성하는 단계와, 상기 감광성 절연막 마스크를 식각마스크로 이용하여 상기 감광성 절연막 및 절연막을 식각하여 상기 퓨즈 영역 내에 리페어용 트렌치를 형성함과 아울러, 상기 패드 영역의 반사방지막을 노출시키는 단계와, 상기 감광성 절연막 마스크를 제거하는 단계를 포함한다.

Description

반도체 소자의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 층간절연막
104 : 절연막
106a, 106b, 106c : 하부 금속배선용 콘택 플러그
108a, 108b, 108c : 하부 금속배선
110a, 110b, 110c : 상부 금속배선용 콘택 플러그
112a, 112b, 112c : 상부 금속배선
114 : 반사방지막 116 : 더미 금속배선
118 : 퓨즈 120 : 산화막
122 : 질화막 124 : 패시베이션막
126 : 리페어 마스크 128 : 감광성 절연막
130 : 감광성 절연막 마스크 T : 트렌치
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 자세하게는, 리페어용 트렌치를 형성하기 위한 리페어 식각 공정시, 패드 영역에서의 금속배선 도전막의 노출을 방지하여, 상기 금속배선의 손실을 방지할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 증가함에 따라, 메모리 셀(Cell) 들은 스택(Stack) 구조화되고 있으며, 이에 따라, 반도체 소자의 제조시 소자와 소자 간, 또는, 배선과 배선 간을 전기적으로 연결하기 위한 금속배선도 배선 설계를 용이하게 할 수 있는 다층 구조로 형성되고 있다. 이러한 다층 금속배선 구조는 배선 설계가 자유롭고, 배선저항 및 전류용량 등의 설정을 여유있게 할 수 있다는 잇점이 있다.
이하에서는, 종래 기술에 따른 금속배선 형성방법을 간략하게 설명하도록 한다.
우선, 트랜지스터와 같은 하부구조물이 형성된 반도체 기판 상에 제1금속배선용 도전막 및 TiN과 같은 물질로 이루어진 반사방지막을 증착한 상태에서, 상기 반사방지막 상에 공지된 기술의 포토리소그라피 공정을 통해 감광막 패턴을 형성하고, 이 감광막 패턴을 식각장벽으로 이용해서 상기 반사방지막 및 제1금속배선용 도전막을 식각하여 하부 금속배선을 형성한다.
그런 다음, 상기 감광막 패턴을 제거한 상태에서, 상기 하부 금속배선을 덮도록 기판의 전 영역 상에 HDP(High Density Plasma) 증착 방식에 의해 산화막으로 이루어진 층간절연막을 증착한 후, 화학적기계연마(Chemical Mechanical Polishing) 공정을 수행하여 그 표면을 연마하여 평탄한 표면을 갖는 층간절연막을 형성한다.
다음으로, 상기 층간절연막의 일부분을 선택적으로 식각하여 하부 금속배선을 노출시키는 콘택홀을 형성하고, 이어서, 상기 콘택홀이 완전 매립되도록 층간절연막 상에 텅스텐과 같은 도전성 물질막을 증착하여 상기 콘택홀 내에 상기 하부 금속배선과 전기적으로 콘택된 콘택플러그를 형성한다.
그 다음, 상기 콘택플러그 및 층간절연막 상에 다시 제2금속배선용 도전막 및 반사방지막을 증착한 후, 공지의 포토리소그라피 공정을 통해 상기 반사방지막 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각장벽으로 이용해서 상기 반사방지막 및 제2금속배선용 도전막을 식각하여, 상기 콘택플러그와 콘택되는 상부 금속배선을 형성함으로써, 다층 금속배선 구조를 완성한다.
한편, 상기와 같은 다층 금속배선 형성 후, 반도체 소자의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈를 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다.
즉, 특정 퓨즈들만을 절단(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.
그러나, 종래 기술에 따른 금속배선 형성공정은, 상기 금속배선 형성 공정 수행 후, 후속의 불량한 상태를 갖는 셀 들을 조기에 발견하기 위한 리페어(Repair) 공정 수행을 퓨즈 박스 영역 및 패드 영역을 동시에 오픈하여 수행하므로, 그에 따른 반사방지막이 노출됨에 따라 퓨즈 박스(Fuse Box) 영역과 패드 영역을 오픈(Open)하는 과정에서 상기 패드 영역의 반사방지막이 소실되게 된다.
따라서, 상기와 같이 반사방지막이 소실됨에 따라서 이후의 후속 공정을 수행시 외부 환경적인 요소에 노출되게 되어, 상기 하부구조물인 하부의 금속배선용 도전막의 금속물질이 표면에 노출되어 산화되게 된다.
그 결과, 상기 금속배선의 노출로 인한 PID(Plasma Induced Damage) 효과의 영향이 증가하게 되어, 그에 따른 일렉트릭컬 어택(Electrical Attack)을 증가시키게 된다.
따라서, 본 발명은 리페어 공정 수행시, 반사방지막의 소실을 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 상기와 리페어 공정 수행시, 반사방지막의 소실되지 않게 하여, 금속배선의 산화를 방지할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 퓨즈 영역 및 패드 영역을 갖는 반도체 기판 상에 절연막 및 반사방지막을 구비한 금속배선을 형성하는 단계; 상기 금속배선을 포함한 절연막 상에 상기 퓨즈 영역 및 패드 영역의 프로파일을 따라 패시베이션(Passivation)막을 형성하는 단계; 상기 퓨즈 영역의 패시베이션막 및 절연막의 일부 두께가 제거되도록 리페어 식각하는 단계; 상기 식각된 절연막을 포함한 퓨즈 영역 및 패드 영역 상에 감광성 절연막 및 감광성 절연막 마스크를 형성하는 단계; 상기 감광성 절연막 마스크를 식각마스크로 이용하여 상기 감광성 절연막 및 절연막을 식각하여 상기 퓨즈 영역 내에 리페어용 트렌치를 형성함과 아울러, 상기 패드 영역의 반사방지막을 노출시키는 단계; 및 상기 감광성 절연막 마스크를 제거하는 단계;를 포함한다.
상기 반사방지막은 TiN으로 형성한다.
상기 반사방지막은 470∼570Å의 두께로 형성한다.
상기 패시베이션막은 산화막 및 질화막의 적층막으로 형성한다.
상기 산화막은 13000∼15000Å의 두께로 형성한다.
상기 질화막은 3000∼3300Å의 두께로 형성한다.
상기 산화막은 CF4 또는 SF6 계열 중에 어느 하나의 식각액을 사용하여 리페어 식각하는 것을 특징으로 한다.
상기 질화막은 CF4 계열의 식각액을 사용하여 리페어 식각하는 것을 특징으로 한다.
상기 리페어 식각하는 단계 후, 그리고, 상기 감광성 절연막 마스크를 형성하는 단계 전, 상기 리페어 식각 공정이 수행된 기판 결과물에 대해 H2 및 N2의 분위기에서 어닐링 공정을 수행하는 단계;를 더 포함한다.
(실시예)
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은, 금속배선 형성 공정 중 리페어(Repair) 공정을 수행하기 위한 리페어 식각 공정시, 리페어 마스크의 패턴을 패드 영역은 오픈(Open)하지 않고 퓨즈 영역만 오픈되도록 변경하여 상기 퓨즈 영역만 일부 두께로 오픈한 다음, 감광성 절연막 형성 공정(Side Wall PIQ : SWP) 식각 공정 수행시 이전의 오픈시키지 않은 상기 패드 영역을 오픈시킴으로써, 상기 반사방지막의 소실을 방지하기 위한 공정을 추가하지 않고도, 상기 리페어 식각 공정 수행 시, 금속배선 상의 반사방지막의 소실을 방지할 수 있다.
따라서, 후속 공정 수행시 금속배선이 노출되는 것을 방지할 수 있음에 따라 상기 금속배선의 산화를 방지할 수 있다.
또한, 상기와 같이 반사방지막에 의해 금속배선의 노출을 방지할 수 있으므 로, 패드 영역 금속배선의 노출로 인한 PID(Plasma Induced Damage) 효과의 영향을 감소시킬 수 있어 그에 따른 일렉트릭컬 어택(Electrical Attack)을 감소시킬 수 있으며, 금속배선 내에 함유된 이종 금속물질의 확산을 방지할 수 있다.
자세하게, 도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a를 참조하면, 퓨즈 영역 및 패드 영역으로 구비되고, 상기 각 영역 내에 구비된 반도체 기판 상(100)에 비트라인 및 캐패시터와 같은 하부구조물을 덮도록 층간절연막(102)을 형성하고, 상기 퓨즈 영역의 층간절연막(102) 상에 일정한 패턴의 퓨즈(118)를 형성한다.
도 1b를 참조하면, 상기 일정 패턴의 퓨즈(118)가 구비된 퓨즈 영역 및 패드 영역이 구비된 반도체 기판(100)의 층간절연막(102)을 식각하여 하부금속배선용 콘택 플러그(106a, 106b, 106c)를 형성한다,
그런다음, 상기 하부 금속배선용 콘택플러그(106a, 106b, 106c) 상에 상기 하부 금속배선용 콘택플러그(106a, 106b, 106c)와 전기적으로 연결되도록 하부 금속배선용 도전막을 형성하여 하부 금속배선(108a, 108b, 108c)을 형성한다.
이어서, 상기 하부 금속배선(108a, 108b, 108c) 상에 절연막(104)을 형성하고, 상기 절연막(104)을 식각하여 상부 금속배선용 콘택 플러그(110a, 110b, 110c) 및 상부 금속배선용 도전막을 차례로 형성하여 상부 금속배선(112a, 112b, 112c)을 형성한다.
여기서, 상기 상부 금속배선(112a, 112b, 112c) 상에는 금속배선을 형성하기 위한 패터닝(Patterning) 공정을 수행시 TiN과 같은 물질로 이루어진 반사방지막(114)이 사용되어 잔류된 상태로 형성된다.
한편, 상기 하부 및 상부 금속배선(108a, 108b, 108c, 112a, 112b, 112c) 형성시 후속의 패키지 공정을 수행하기 위한 금속배선 뿐만 아니라 더미 패턴의 금속배선(116)도 함께 형성하는 것이 바람직하다.
또한, 본 발명에서는 상기와 같이 하부 및 상부 금속배선(108a, 108b, 108c, 112a, 112b, 112c)인 두 개의 적층배선으로만 형성하였으나, 두 개 이상의 다층 금속배선에도 본 발명을 적용시킬 수 있다.
도 1c를 참조하면, 상기 하부 및 상부금속배선(108a, 108b, 108c, 112a, 112b, 112c)이 형성된 퓨즈 영역 및 패드 영역을 포함한 반도체 기판(100)의 각 영역 상에 상기 반도체 기판(100)의 프로파일을 따라 패시베이션(Passivation)막(124)을 형성한다.
이때, 상기 패시베이션(Passivation)막(124)은 산화막(120) 및 질화막(122)의 적층막으로 형성하도록 하며, 상기 산화막(120) 및 질화막(122)은 각각 13000∼15000Å 및 3000∼3300Å의 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 상기 패시베이션막(124)이 형성된 반도체 기판(100) 상에 후속의 리페어(Repair) 공정을 수행하기 위한 리페어 마스크(126)를 형성한다.
여기서, 상기 리페어 마스크(126)는 퓨즈 영역의 부분만 오픈되도록 패턴이 형성되고, 상기 패드 영역 부분은 오픈되지 않도록 패턴이 형성되지 않게 하는 것이 바람직하다.
이어서, 상기 리페어 마스크(126)를 식각마스크로 이용하여 상기 퓨즈 영역의 패시베이션막(124) 및 절연막(104)을 일부 두께가 제거되도록 리페어 식각 공정을 수행한다.
이때, 상기 패시베이션막(124)의 상기 산화막(120)의 제거는 CF4 또는 SF6 계열 중에 어느 하나의 식각액을 사용하여 130∼150Å/초 정도의 속도로 97∼103초 동안 리페어 식각 공정을 수행하도록 한다.
또한, 상기 패시베이션막(124)의 상기 질화막(122)의 제거는 CF4 계열의 식각액을 사용하여 100Å/초의 속도로 30∼33초 동안 리페어 식각 공정을 수행하도록 한다.
도 1e를 참조하면, 상기 리페어 식각 공정이 수행된 반도체 기판(100) 결과물에 대해 H2 및 N2의 분위기에서 어닐링 공정을 수행하고, 리페어 마스크를 제거한다.
그리고, 상기 리페어 식각 공정이 수행된 퓨즈 영역 및 패드 영역을 포함한 반도체 기판(100)의 각 영역 상에 감광성 절연막(128)을 형성하고, 상기 감광성 절연막(128) 상에 후속의 리페어용 트렌치 및 본딩 패드를 형성하기 위한 감광성 절연막 마스크(130)를 형성한다.
이때, 리페어용 트렌치 및 본딩 패드를 형성하기 위한 상기 감광성 절연막 마스크(130)는 퓨즈 영역 및 패드 영역 부분의 금속배선 중 더미 금속배선(116) 패턴 이외의 후속의 본딩 패드 형성 영역 부분만을 오픈시키도록 형성한다.
도 1f를 참조하면, 상기 감광성 절연막 마스크(130)를 식각마스크로 이용하여 상기 퓨즈 영역의 감광성 절연막(128) 및 절연막(104)을 식각하여 상기 절연막(104) 내에 리페어용 트렌치(T)를 형성함과 아울러, 이와 동시에 패드 영역의 더미 금속배선(116) 패턴 이외의 나머지 금속배선 부분, 예컨대 후속의 본딩 패드 형성 영역 부분의 감광성 절연막(128) 및 패시베이션막(124)을, 상기 반사방지막(114)이 노출될때까지 식각하여 후속의 패키지 공정을 수행하기 위한 본딩 패드를 형성하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명은 리페어(Repair) 공정을 수행하기 위한 리페어 식각 공정시, 리페어 마스크의 패턴을 패드 영역은 오픈(Open)하지 않고 퓨즈 영역만 오픈되도록 변경하여 상기 퓨즈 영역만 일부 두께로 오픈한 다음, 감광성 절연막 형성 공정(Side Wall PIQ : SWP) 식각 공정 수행시 이전의 오픈시키지 않은 상기 패드 영역을 오픈시킴으로써, 상기 반사방지막의 소실을 방지하기 위한 공정을 추가하지 않고도, 상기 리페어 식각 공정 수행 시, 금속배선 상의 반사방지막의 소실을 방지할 수 있다.
따라서, 상기와 같이 금속배선 상의 반사방지막의 소실을 방지할 수 있으므로, 후속 공정 수행시 금속배선이 노출되는 것을 방지할 수 있음에 따라 취약한 환경에 의해 노출된 상기 금속배선의 산화를 방지할 수 있다.
또한, 상기와 같이 반사방지막에 의해 금속배선의 노출을 방지할 수 있으므로, 패드 영역 금속배선의 노출로 인한 PID(Plasma Induced Damage) 효과의 영향을 감소시킬 수 있어 그에 따른 일렉트릭컬 어택(Electrical Attack)을 감소시킬 수 있으며, 금속배선 내에 함유된 이종 금속물질의 확산을 방지할 수 있다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 리페어(Repair) 공정을 수행하기 위한 리페어 식각 공정시, 리페어 마스크의 패턴을 패드 영역은 오픈(Open)하지 않고 퓨즈 영역만 오픈되도록 변경하여 상기 퓨즈 영역만 일부 두께로 오픈한 다음, 감광성 절연막 형성 공정(Side Wall PIQ : SWP) 식각 공정 수행시 이전의 오픈시키지 않은 상기 패드 영역을 오픈시킴으로써, 상기 반사방지막의 소실을 방지하기 위한 공정을 추가하지 않고도, 상기 리페어 식각 공정 수행 시, 금속배선 상의 반사방지막의 소실을 방지할 수 있다.
따라서, 본 발명은 후속 공정 수행시 금속배선이 노출되는 것을 방지할 수 있음에 따라 상기 금속배선의 산화를 방지할 수 있다.
또한, 본 발명은 상기와 같이 반사방지막에 의해 금속배선의 노출을 방지할 수 있으므로, 패드 영역 금속배선의 노출로 인한 PID(Plasma Induced Damage) 효과의 영향을 감소시킬 수 있어 그에 따른 일렉트릭컬 어택(Electrical Attack)을 감소시킬 수 있으며, 그리고, 금속배선 내에 함유된 이종 금속물질의 확산을 방지할 수 있다.

Claims (9)

  1. 퓨즈 영역 및 패드 영역을 갖는 반도체 기판 상에 절연막 및 반사방지막을 구비한 금속배선을 형성하는 단계;
    상기 금속배선을 포함한 절연막 상에 상기 퓨즈 영역 및 패드 영역의 프로파일을 따라 패시베이션(Passivation)막을 형성하는 단계;
    상기 퓨즈 영역의 패시베이션막 및 절연막의 일부 두께가 제거되도록 리페어 식각하는 단계;
    상기 식각된 절연막을 포함한 퓨즈 영역 및 패드 영역 상에 감광성 절연막 및 감광성 절연막 마스크를 형성하는 단계;
    상기 감광성 절연막 마스크를 식각마스크로 이용하여 상기 감광성 절연막 및 절연막을 식각하여 상기 퓨즈 영역 내에 리페어용 트렌치를 형성함과 아울러, 상기 패드 영역의 반사방지막을 노출시키는 단계; 및
    상기 감광성 절연막 마스크를 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반사방지막은 TiN으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 반사방지막은 470∼570Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 패시베이션막은 산화막 및 질화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 산화막은 13000∼15000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서,
    상기 질화막은 3000∼3300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 4 항에 있어서,
    상기 산화막은 CF4 또는 SF6 계열 중에 어느 하나의 식각액을 사용하여 리페어 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서,
    상기 질화막은 CF4 계열의 식각액을 사용하여 리페어 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 리페어 식각하는 단계 후, 그리고, 상기 감광성 절연막 마스크를 형성하는 단계 전,
    상기 리페어 식각 공정이 수행된 기판 결과물에 대해 H2 및 N2의 분위기에서 어닐링 공정을 수행하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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KR1020070063172A KR100861305B1 (ko) 2007-06-26 2007-06-26 반도체 소자의 제조방법

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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306878A (ja) * 1995-04-28 1996-11-22 Matsushita Electron Corp 半導体装置の製造方法
US6677226B1 (en) 1998-05-11 2004-01-13 Motorola, Inc. Method for forming an integrated circuit having a bonding pad and a fuse
KR20040065029A (ko) * 2003-01-13 2004-07-21 주식회사 하이닉스반도체 반도체소자의 트렌치 형성방법
US20050142834A1 (en) * 2003-12-31 2005-06-30 Lee Jun S. Methods of fabricating semiconductor devices
KR20060102263A (ko) * 2005-03-22 2006-09-27 삼성전자주식회사 퓨즈 패턴을 갖는 반도체소자 및 그 제조방법들

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