KR20070030428A - 반도체 장치의 콘택 형성 방법 - Google Patents

반도체 장치의 콘택 형성 방법 Download PDF

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Abstract

반도체 장치의 콘택 형성 방법에 있어서, 반도체 기판 상에 콘택 영역을 노출시키는 개구부를 갖는 층간 절연막을 형성한다. 층간 절연막 상에 개구부를 채우는 제1 금속막을 형성한다. 제1 금속막의 상부를 부분적으로 제거하기 위한 연마 공정을 수행하여, 잔류하는 제1 금속막의 상부면이 상기 층간 절연막의 상부면보다 낮아지도록 상기 제1 금속막을 리세스시킨다. 제1 금속막 내부에 형성되어 상부면에 노출되는 보이드(void) 또는 씨임(seam)이 적어도 커버되도록 리세스를 매립하는 제2 금속막을 형성하여, 콘택 영역과 전기적으로 연결되는 콘택을 형성한다. 상기한 방법에 의하면, 콘택 내부에 보이드 또는 씨임이 발생하더라도 이들이 콘택의 상부면으로 노출되는 것을 방지함으로써 반도체 장치의 동작 불량을 감소시킬 수 있다.

Description

반도체 장치의 콘택 형성 방법{Method of filling a opening in a semiconductor device}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110 : 콘택 영역
120 : 층간 절연막 125 : 개구부
140 : 베리어막 145 : 접합막
150 : 제1 금속막 155 : 보이드/씨임(seam)
160 : 리세스 165 : 제2 금속막
본 발명은 반도체 장치의 콘택(contact) 형성 방법에 관한 것이다. 보다 상세하게는, 반도체 장치에서 전기적인 연결을 위하여 금속을 이용하여 콘택을 형성하는 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적 으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여, 반도체 장치는 집적도, 신뢰도 및 응답 속도를 향상시키는 방향으로 제조 기술이 발전되고 있다.
상기 반도체 장치의 고집적화를 위해서는 트랜지스터의 게이트 선폭 및 트랜지스터들 사이의 거리, 즉 디자인 룰(design rule)의 감소가 필수적으로 수반되어야 한다. 이와 동시에, 상기 트랜지스터들을 전기적으로 연결하기 위한 배선들의 선폭 및 배선과 배선간의 거리 또한 감소되고 있다. 그러므로, 반도체 장치에서 원하는 신뢰도 및 응답 속도를 구현하기 위해서는 공정적으로 여러가지 난관에 부딪히게 된다.
예를 들면, 트랜지스터들 사이의 연결 또는 트랜지스터들과 배선들의 연결을 위하여, 층간 절연막에는 콘택을 형성하게 되는데, 상기 고집적화로 인해 상기 콘택이 형성될 개구부(또는 콘택홀)의 어스펙트 비(aspect ratio)가 크게 증가한다. 이에 따라, 상기 개구부 내부에 텅스텐(W)과 같은 금속을 보이드 또는 씨임이 발생되지 않도록 형성하는 기술이 개발되고 있다.
높은 종횡비를 갖는 콘택을 형성하기 위해서는 스텝 커버리지(step coverage)가 우수한 화학기상증착(chemical vapor deposition) 공정이 주로 사용된다. 현재의 화학기상증착 기술로 보이드 발생은 상당 부분 억제시킬 수 있으나, 화학기상증착 공정 특성상 씨임(seam)의 발생은 불가피한 실정이다.
상기 화학기상증착 방법을 이용하여 콘택을 형성하면 콘택의 상부 표면을 통 하여 보이드/씨임이 노출될 수 있다. 다시 말하면, 상기 보이드/씨임의 사이즈가 작은 경우 큰 문제는 없으나, 문제는 콘택의 상부 표면 상에 상기 보이드/씨임이 노출됨으로써 후속되는 공정에 영향을 준다는 점이다. 구체적으로, 상기 콘택 형성 후 플라즈마 식각 공정이 진행되는 경우, 플라즈마 라디칼(radical)이 상기 씨임을 통해 상기 콘택 하부의 베리어막까지 침투하여 베리어막의 손상을 유발할 확률이 크다.
또한, 후속되는 세정 공정 등에서 습식 식각액이 상기 씨임 내부로 침투함으로써 이와 유사한 불량이 유발될 수 있다. 뿐만 아니라, 상기 콘택 상부에 금속 배선을 형성시에도 상기 씨임으로 인해 콘택 불량이 유발되어 반도체 장치의 동작 불량을 일으키고, 이로 인해 신뢰성 및 수율이 저하될 수 있다.
따라서, 콘택 형성시 보이드 또는 씨임이 발생하더라도 후속되는 반도체 장치 제조 공정에서 상기 보이드 또는 씨임에 의해 야기되는 불량을 방지할 수 있는 기술의 개발이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 보이드 또는/및 씨임이 콘택의 상부 표면으로 노출되는 것을 억제할 수 있는 콘택 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 장치의 콘택 형성 방법은, 먼저 반도체 기판 상에 콘택 영역을 노출시키는 개구부를 갖는 층간 절연막을 형성하고, 상기 층간 절연막 상에 상기 개구부를 채우는 제1 금속막을 형성한다. 다음에, 상기 제1 금속막의 상부를 부분적으로 제거하기 위한 연마 공정을 수행한다. 이 때, 상기 연마 공정 후에 잔류하는 상기 제1 금속막의 상부 표면이 상기 층간 절연막의 상부 표면보다 낮아지도록 상기 제1 금속막을 상기 연마 공정을 이용하여 리세스시킨다. 마지막으로, 상기 제1 금속막 내부에 형성되어 상부 표면으로 노출되는 보이드 또는 씨임이 적어도 커버되도록 상기 리세스된 부위를 매립하는 제2 금속막을 형성함으로써, 상기 콘택 영역과 전기적으로 연결되는 콘택을 완성한다.
본 발명의 일 실시예에 따르면, 상기 제1 금속막은 화학기상증착 공정에 의해 형성되고, 상기 제2 금속막은 물리 기상 증착 공정에 의해 형성된다. 여기서, 상기 제1 및 제2 금속막은 동일한 금속으로 이루어지며, 특히 텅스텐(W)을 포함한다.
또한, 상기 제1 금속막을 형성하기 전에, 상기 콘택 영역 및 상기 개구부의 표면을 따라 베리어막을 형성하는 단계 및 상기 베리어막 상에 접착막을 형성하는 단계를 더 수행할 수 있다.
상술한 본 발명에 의하면, 완성된 콘택의 상부 표면으로 보이드/씨임이 노출되는 것을 방지할 수 있다. 따라서, 층간 절연막의 개구부 내부에 화학기상증착 공정으로 금속 물질을 필링(filling)할 때 보이드/씨임이 발생되더라도 이들의 노출되지 않기 때문에 반도체 장치의 동작 특성의 저하(function fail)를 용이하게 억제할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 한정되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 리세스, 패드, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 또는 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 층(막), 영역, 패드, 리세스, 패턴 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 반도체 장치의 콘택 형성 방법을 설명하기 위한 단면도들이다.
도 1은 기판 상의 콘택 영역을 노출시키는 개구부를 갖는 층간 절연막을 형성하는 단계를 설명하기 위한 단면도이다.
도 1을 참조하면, 콘택 영역(110)을 갖는 실리콘웨이퍼와 같은 반도체 물질로 이루어지는 반도체 기판(100)을 준비한다. 상기 콘택 영역(110)은 소스(source)/드레인(drain) 영역과 같은 불순물 영역, 상기 불순물 영역과 연결되는 콘택 또는 상기 콘택과 연결되는 금속 배선일 수 있다.
상기 콘택 영역(110) 상에 층간 절연막(120)을 형성한다. 예를 들면, 상기 층간 절연막(120)은 실리콘 산화물(SiO2)을 포함하며, 화학기상증착 공정에 의해 형성된다.
도시되지는 않았으나, 상기 층간 절연막(120) 상에 개구부(125)를 정의하는 하드 마스크 패턴 또는 포토레지스트 패턴과 같은 마스크를 형성한다. 상기 마스크를 식각 마스크로 이용하는 이방성 식각 공정을 통해 상기 층간 절연막을 부분적으로 제거하여 상기 콘택 영역(110)을 노출시키는 개구부(125)를 형성한다. 여기서, 상기 개구부(125)는 다양한 형태를 가질 수 있다.
상기 포토레지스트 패턴 또는 하드 마스크 패턴은 상기 개구부(125)를 형성한 후 애싱/스트립 공정 또는 습식 식각 공정을 통해 제거될 수 있다.
도 2는 층간 절연막 상에 개구부를 채우는 제1 금속막을 형성하는 단계를 설명하기 위한 단면도이다.
도 2를 참조하면, 상기 콘택 영역(110) 및 개구부(125)의 표면을 따라 베리어막(140)을 형성한다. 예를 들면, 상기 베리어막(140)은 티타늄막(Ti) 또는 탄탈륨막(Ta)으로 이루어진다. 상기 베리어막(140)은 이 후 상기 개구부(125)를 매립하 는 콘택과 콘택 영역(110) 또는 층간 절연막(120) 사이에서 금속 원자와 같은 불순물의 이동을 방지하기 위하여 제공된다.
상기 베리어막(140) 상에 접합막(adhesion layer)(145)을 형성한다. 예를 들면, 상기 접합막(145)은 티타늄 질화막(TiN) 또는 탄탈륨 질화막(TaN)으로 형성된다. 상기 접합막(145)은 금속과 금속을 용이하게 접합시키기 위하여 제공된다.
어스펙트 비가 높은 개구부 내부를 보이드 없이 필링하기 위해서는 통상적으로 스텝 커버리지(step coverage)가 우수한 화학기상증착 공정이 사용된다. 그런데, 상기 화학기상증착 공정을 이용하여 소정의 금속막 상에 다른 금속막을 증착하는 경우에는 상기 금속막들 사이에 접합력이 약하기 때문에 상기 증착이 제대로 이루어지지 않는다. 이에 따라, 상기 금속 베리어막(140)과 금속 콘택 사이에는 접합막(145)이 개재되는 것이 일반적이다. 여기서, 상기 베리어막(140) 및 접합막(145)은 티타늄막/티타늄 질화막(Ti/TiN) 또는 탄탈륨막/탄탈륨 질화막(Ta/TaN)과 같은 이중막으로 형성되는 것이 바람직하다. 또한, 상기 베리어막(140) 및 접합막(145) 인-시튜(in-situ) 방법을 통해 동일한 챔버 내에서 형성될 수 있다.
이어서, 상기 접합막(145) 상에 상기 개구부(125)를 충분히 채우는 제1 금속막(150)을 형성한다. 상기 제1 금속막(150)의 예로서 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 코발트(Co), 구리(Cu) 등이 있으며, 특히 화학기상증착 방법을 이용하여 형성되는 텅스텐(W)이 바람직하다. 전술한 바와 같이, 상기 제1 금속막(150)이 화학기상증착 공정을 통해 형성되는 경우 상기 개구부(125) 내부에는 보이드 또는 씨임(155)이 발생할 수 있다.
도 3은 개구부에 존재하는 제1 금속막에 리세스를 형성하는 단계를 설명하기 위한 단면도이다.
도 3을 참조하면, 상기 층간 절연막(120)의 표면이 노출되도록 상기 제1 금속막(150), 접합막(145) 및 베리어막(140)의 상부를 제거한다. 상기 제거는 전면 건식 식각 또는 화학적 기계적 연마 공정을 포함할 수 있다. 그러나, 건식 식각 공정시 건식 가스를 포함하는 식각 소스 물질이 상기 보이드/씨임(155)을 통해 상기 제1 금속막(150) 하부로 침투할 수 있기 때문에, 이 후 형성되는 콘택에 저항 상승 등의 불량을 유발할 수 있다. 그러므로, 상기 제거는 화학적 기계적 연마 공정을 통해 수행되는 것이 바람직하다.
여기서, 상기 화학적 기계적 연마 공정은 상기 층간 절연막(120) 및 제1 금속막(150)에 대하여 식각 선택비를 갖는 슬러리(slurry)를 이용한다. 즉, 상기 층간 절연막(120)에 대한 식각 속도보다 상기 제1 금속막(150)에 대한 식각 속도가 빠른 슬러리를 이용한다. 이 때, 상기 제1 금속막(150), 접합막(145) 및 베리어막(140)을 과도 연마(over CMP)함으로써, 상기 연마에 의해 잔류하는 제1 금속막(150)의 상부 표면이 상기 층간 절연막(120)의 상부 표면보다 낮아지도록 상기 제1 금속막(150)을 리세스시킨다.
왜냐하면, 상기 제1 금속막(150)의 내부에 형성된 보이드/씨임(155)을 노출시킨 후에 다른 도전막을 이용하여 이를 커버해야하기 때문이다. 즉, 화학적 기계적 연마에 의한 리세스(160)를 형성하는 공정을 수행하지 않으면, 상기 개구부(125)의 연장 방향을 따라 형성된 상기 보이드/씨임(155)이 완성된 콘택의 상부면 에 노출되어 전술한 문제를 일으킬 수 있다.
따라서, 상기 연마 공정 및 후속되는 금속막 재증착 공정을 통해 보이드/씨임(155)의 노출 가능성을 미연에 차단할 수 있다. 또한, 상기 리세스(160)에 의해 상기 보이드/씨임(155)이 축소되거나 또는 제거되면 동작 특성이 더욱 향상될 것이다.
도 4는 콘택 영역과 전기적으로 연결되는 콘택을 형성하는 단계를 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 제1 금속막(150) 내부에 형성되어 상부 표면으로 노출되는 보이드 또는 씨임(155)이 적어도 커버되도록 상기 제1 금속막(150) 상에 제2 금속막(165)을 형성한다. 상기 제2 금속막(165)은 접착막을 필수적으로 요구하지 않는 물리기상증착 공정을 통해 형성하는 것이 바람직하다. 상기 제2 금속막(165)은 상기 제1 금속막(150)과 실질적으로 동일한 금속으로 형성될 수 있다. 특히, 텅스텐(W)은 공정적인 편의나 또는 경제적으로 바람직하다.
한편, 도시되지는 않았으나, 상기 리세스(160)의 측벽에 베리어막/접합막을 순차적으로 형성한 후, 상기 제2 금속막(160)을 화학기상증착 공정으로 형성할 수도 있다.
마지막으로, 상기 층간 절연막(150)의 표면이 노출되도록 상기 제2 금속막(165)을 부분적으로 제거한다. 상기 제거는 화학적 기계적 연마 공정을 포함한다. 이로써, 상기 콘택 영역(110)과 전기적으로 연결되는 콘택을 완성한다. 여기서, 상기 콘택은 상기 제1금속막(150), 제2금속막(165), 베리어막(140) 등을 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 높은 어스펙트 비를 갖는 콘택 형성시 보이드 또는 씨임이 발생하더라도, 상기 콘택의 표면을 통해 보이드 또는 씨임이 노출되는 것이 방지될 수 있다. 더 나가서는 보이드 또는 씨임이 부분적으로 제거될 수도 있다.
따라서, 반도체 장치의 동작 특성의 저하가 억제되어 신뢰성 및 수율이 향상되는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 반도체 기판 상에 콘택 영역을 노출시키는 개구부를 갖는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 상기 개구부를 채우는 제1 금속막을 형성하는 단계;
    상기 제1 금속막의 상부를 부분적으로 제거하기 위한 연마 공정을 수행하여 잔류하는 제1 금속막의 상부면이 상기 층간 절연막의 상부면보다 낮아지도록 상기 제1 금속막을 리세스시키는 단계; 및
    상기 제1 금속막 내부에 형성되어 상부 표면으로 노출되는 보이드 또는 씨임이 적어도 커버되도록 상기 리세스된 부위를 매립하는 제2 금속막을 형성함으로써, 상기 콘택 영역과 전기적으로 연결되는 콘택을 형성하는 단계를 포함하는 반도체 장치의 콘택 형성 방법.
  2. 제1항에 있어서, 상기 연마 공정은 상기 층간 절연막 및 상기 제1 금속막에 대하여 식각 선택비를 갖는 슬러리(slurry)를 이용하는 화학적 기계적 연마 공정을 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  3. 제1항에 있어서, 상기 제1 금속막은 화학 기상 증착 공정에 의해 형성되고, 상기 제2 금속막은 물리 기상 증착 공정에 의해 형성되는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 금속막은 동일한 금속으로 이루어지는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
  5. 제1항에 있어서, 상기 제1 금속막을 형성하기 전에,
    상기 콘택 영역 및 상기 개구부의 표면을 따라 베리어막(barrier layer)을 형성하는 단계; 및
    상기 베리어막 상에 접착막(adhesion layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 콘택 형성 방법.
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