KR20080029704A - 반도체 소자의 퓨즈박스 형성방법 - Google Patents

반도체 소자의 퓨즈박스 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 퓨즈박스 형성방법을 개시한다. 개시된 본 발명의 방법은, 제1 및 제2퓨즈영역을 갖는 반도체 기판 상에 형성된 제1층간절연막 상에 도전패턴을 형성하는 단계; 상기 도전패턴을 포함한 제1층간절연막 상에 상기 도전패턴 상부 부분이 리세스되어 홈이 형성된 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 상기 홈의 프로파일을 따라 연마장벽막과 식각장벽막을 차례로 형성하는 단계; 상기 제1퓨즈영역에 형성된 식각장벽막, 연마장벽막, 제2층간절연막 및 도전패턴을 차례로 식각하여 상기 제1퓨즈영역의 제1층간절연막 상에 하부 퓨즈를 형성함과 아울러 상기 하부 퓨즈 상에 제2층간절연막, 연마장벽막 및 식각장벽막의 적층 패턴을 형성하는 단계; 상기 하부 퓨즈가 형성된 기판 결과물 상에 제3층간절연막을 형성하는 단계; 상기 적층 패턴의 연마장벽막이 노출되도록 제3층간절연막과 식각장벽막 및 제2층간절연막을 CMP하는 단계; 상기 CMP된 제3층간절연막의 일부 두께를 리세스시키는 단계; 상기 리세스된 제3층간절연막을 포함한 기판 결과물 상에 도전막을 증착하는 단계; 상기 도전막을 연마장벽막이 노출되도록 CMP하여 상기 제2퓨즈영역에 도전막으로 이루어진 상부 퓨즈를 형성하는 단계; 및 상기 노출된 연마장벽막 및 적층 패턴의 제2층절연막을 제거하는 단계;를 포함한다.

Description

반도체 소자의 퓨즈박스 형성방법{METHOD FOR FORMING FUSE BOX OF SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.
도 2는 종래의 퓨즈의 레이저 스팟 윈도우를 나타낸 평면도.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박tm 형성방법을 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 제1층간절연막
33 : 도전패턴 34 : 제2층간절연막
H : 홈 35 : 연마장벽막
36 : 식각장벽막 33a : 하부 퓨즈
37 : 적층 패턴 38 : 제3층간절연막
38a : 리세스된 제3층간절연막 39 : 제2마스크패턴
40 : 도전막 40a : 상부 퓨즈
41 : 콘택 플러그 42 : 금속배선
본 발명은 반도체 소자의 퓨즈박스 형성방법에 관한 것으로, 보다 상세하게는, 서로 오버랩되지 않는 다층 구조의 퓨즈를 형성함에 있어서, 상기 퓨즈간 오정렬 및 단차를 개선할 수 있는 반도체 소자의 퓨즈박스 형성방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈라인들만을 절단(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.
이하에서는, 도 1을 참조하여 종래 기술에 따른 반도체 소자의 퓨즈박스를 설명하도록 한다.
도 1을 참조하면, 반도체 기판(11)의 퓨즈 영역 상에 형성된 제1층간절연막(12), 상기 제1층간절연막(12) 상에 형성된 퓨즈(13), 상기 퓨즈(13)를 포함한 제1층간절연막(12) 상에 퓨즈(13)를 덮도록 형성된 제2층간절연막(14), 상기 제2층간절연막(14)과 제1층간절연막(12) 내에 형성된 콘택 플러그(15) 및 상기 제2층간절연막(14) 상에 콘택 플러그(15)와 콘택되도록 형성된 금속배선(16)으로 구성된다.
이후, 도시하지는 않았으나, 레이저를 이용해서 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
상기 레이저를 이용한 퓨즈 커팅 공정은, 도 2에 도시된 바와 같이, 레이저 스팟 윈도우(Spot Window)에 수행된다. 상기 레이저 스팟 윈도우는 레이저 커팅시 인접 퓨즈가 손상되지 않도록 확보해야 하는 최소 면적으로서, 퓨즈층의 스팟 사이즈, 에너지 장치의 얼라인 마진(Align Margin) 등에 의해 결정된다.
그러나, 전술한 종래 기술의 경우에는 다음과 같은 한계를 갖는다.
반도체 기억 소자의 셀 밀도가 증가하면서, 반도체 기억 소자 내 리페어용 여유 셀의 수가 증가하고, 또한, 퓨즈의 수가 증가하게 되면서, 퓨즈 박스의 면적이 증가하게 되었다. 여기서, 퓨즈와 퓨즈 간 공간은 레이저 스팟 윈도우에 의해 결정되며, 상기 퓨즈 박스의 면적은 퓨즈의 수에 의해 결정된다.
이러한 퓨즈 박스의 면적 증가는 칩 패시베이션(Passivation) 오픈 영역의 증가를 유발하며, 이로 인해, 리페어 공정 후, 패시베이션 영역의 신뢰성이 저하된다는 한계를 갖는다.
한편, 전술한 종래의 한계를 극복하기 위해, 서로 오버랩되지 않는 다층의 퓨즈층을 형성하는 방법이 제안된 바 있다.(출원번호 20010037604)
이 경우, 퓨즈 박스의 면적과 칩 사이즈 및 패시베이션의 오픈 영역이 감소되어 패시베이션 영역의 신뢰성을 확보할 수 있다는 장점이 있다. 또한, 퓨즈와 퓨즈 간 공간을 레이저 스팟 윈도우와 관계없이 줄일 수 있으며, 특히, 퓨즈층 간 형성되는 퓨즈 패턴의 위치를 다르게 함으로써 퓨즈 커팅시 손상 및 이물에 의한 불량을 최소화시킬 수 있다는 장점도 있다.
하지만, 상기와 같은 방법을 적용하는 경우에는 서로 다른 퓨즈층 간에 단차가 존재하기 때문에 퓨즈층 간 오정렬(Misalign)이 발생되기 쉬우며, 상기 오정렬이 발생될 경우 퓨즈 커팅이 용이하지 않다는 문제점이 있다. 상기 단차가 심할 경 우에는 정상적인 퓨즈 커팅이 이루어지지 않는다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 서로 오버랩되지 않는 다층 구조의 퓨즈를 형성함에 있어서, 상기 퓨즈간 오정렬 및 단차를 개선할 수 있는 반도체 소자의 퓨즈박스 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스 형성방법은, 제1 및 제2퓨즈영역을 갖는 반도체 기판 상에 형성된 제1층간절연막 상에 도전패턴을 형성하는 단계; 상기 도전패턴을 포함한 제1층간절연막 상에 상기 도전패턴 상부 부분이 리세스되어 홈이 형성된 제2층간절연막을 형성하는 단계; 상기 제2층간절연막 상에 상기 홈의 프로파일을 따라 연마장벽막과 식각장벽막을 차례로 형성하는 단계; 상기 제1퓨즈영역에 형성된 식각장벽막, 연마장벽막, 제2층간절연막 및 도전패턴을 차례로 식각하여 상기 제1퓨즈영역의 제1층간절연막 상에 하부 퓨즈를 형성함과 아울러 상기 하부 퓨즈 상에 제2층간절연막, 연마장벽막 및 식각장벽막의 적층 패턴을 형성하는 단계; 상기 하부 퓨즈가 형성된 기판 결과물 상에 제3층간절연막을 형성하는 단계; 상기 적층 패턴의 연마장벽막이 노출되도록 제3층간절연막과 식각장벽막 및 제2층간절연막을 CMP하는 단계; 상기 CMP된 제3층간절연막의 일부 두께를 리세스시키는 단계; 상기 리세스된 제3층간절연막을 포함한 기판 결과물 상에 도전막을 증착하는 단계; 상기 도전막을 연마장벽막이 노출되도록 CMP 하여 상기 제2퓨즈영역에 도전막으로 이루어진 상부 퓨즈를 형성하는 단계; 및 상기 노출된 연마장벽막 및 적층 패턴의 제2층절연막을 제거하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 연마장벽막은 질화막으로 형성하며, 상기 식각장벽막은 폴리실리콘막으로 형성하는 것을 특징으로 한다.
상기 노출된 연마장벽막은 H2O2를 사용하여 제거하는 것을 특징으로 한다.
상기 노출된 연마장벽막 및 적층 패턴의 제2층절연막을 제거하는 단계 후, 상기 제1 및 제2층간절연막 내에 콘택 플러그를 형성하는 단계; 및 상기 콘택 플러그와 콘택하도록 제2층간절연막 상에 금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 퓨즈 영역 및 패드 영역(도시안됨)을 포함하는 주변회로 영역과 셀 영역(도시안됨)으로 구획되고, 제1 및 제2퓨즈영역을 가지며, 소정의 하부 구조물(도시안됨)을 구비한 반도체 기판(31) 상에 상기 하부 구조물을 덮도록 제1층간절연막(32)을 형성한다.
그 다음, 상기 제1층간절연막(32) 상에 하부 퓨즈를 형성하기 위한 도전패턴(33)을 형성한다.
도 3b를 참조하면, 상기 도전패턴(33)을 포함한 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한 후, 상기 도전패턴(33) 상부에 형성된 제2층간절연막(34) 부분을 리세스하여 홈(H)을 형성한다.
도 3c를 참조하면, 상기 리세스된 제2층간절연막(34) 상에 상기 홈(H)의 프로파일을 따라 연마장벽막(35)과 식각장벽막(36)을 차례로 형성한다. 이때, 상기 연마장벽막(35)은 질화막으로 형성하며, 상기 식각장벽막(36)은 폴리실리콘막으로 형성한다.
도 3d를 참조하면, 상기 식각장벽막(36) 상에 제1퓨즈영역을 노출시키는 제1마스크패턴(도시안됨)을 형성한 후, 상기 제1마스크패턴을 식각 마스크로 사용해서 상기 제1퓨즈영역에 형성된 식각장벽막(36)과 연마장벽막(35)을 차례로 식각한다. 그 다음, 상기 제1마스크패턴을 제거한다.
이어서, 상기 식각된 식각장벽막(36)과 연마장벽막(35)에 의해 노출된 제1퓨즈영역의 제2층간절연막(34)과 도전패턴을 차례로 식각하여 상기 제1퓨즈영역의 제1층간절연막(32) 상에 하부 퓨즈(33a)를 형성함과 아울러 상기 하부 퓨즈(33a) 상에 제2층간절연막(34), 연마장벽막(35) 및 식각장벽막(36)의 적층 패턴(37)을 형성한다.
도 3e를 참조하면, 상기 하부 퓨즈(33a)가 형성된 기판(31) 결과물 상에 제3층간절연막(38)을 형성한다.
도 3f를 참조하면, 상기 적층 패턴(37)의 연마장벽막(35)이 노출되도록 제3층간절연막(38)과 식각장벽막(37) 및 제2층간절연막(34)에 대해 CMP(Chemical Mechanical Polishing) 공정을 수행한다.
도 3g를 참조하면, 상기 CMP가 수행된 기판(31) 결과물 상에 제2퓨즈영역의 CMP된 제3층간절연막(38) 부분을 노출시키는 제2마스크패턴(39)을 형성한다. 다음으로, 상기 제2마스크패턴(39)에 의해 노출된 제2퓨즈영역의 제3층간절연막(38)의 일부 두께를 리세스한다.
여기서, 리세스된 제3층간절연막(38a) 상에는 상부 퓨즈가 형성될 예정이므로, 상기 제3층간절연막(38a)의 리세스 깊이는 상기 상부 퓨즈와 하부 퓨즈(33a) 간에 원하는 단차가 존재하도록 적절히 조절 가능하다.
따라서, 본 발명은 상기 제3층간절연막(38a)의 리세스 깊이 조절을 통해 상부 퓨즈와 하부 퓨즈(33a)의 단차를 개선할 수 있으며, 이를 통해, 퓨즈층 간 오정렬(Misalign)을 방지할 수 있다.
도 3h를 참조하면, 상기 제2마스크패턴을 제거한 후, 리세스된 제3층간절연막(38a)을 포함한 기판(31) 결과물 상에 상부 퓨즈를 형성하기 위한 도전막(40)을 증착한다.
도 3i를 참조하면, 상기 도전막(40)을 상기 연마장벽막(35)이 노출되도록 CMP하여 상기 제2퓨즈영역의 제3층간절연막(38a) 상에 도전막으로 이루어진 상부 퓨즈(40a)를 형성한다. 여기서, 상기 상부 퓨즈(40a)는 다마신(Damascene) 공정을 통해 형성한다.
도 3j를 참조하면, 상기 상부 퓨즈(40a)를 포함한 기판(31) 결과물 상에 연마장벽막을 노출시키는 제3마스크패턴(도시안됨)을 형성한 후, 상기 제3마스크패턴에 의해 노출된 연마정지막 부분을 H2O2를 사용하여 제거하고 나서, 상기 제3마스크패턴을 제거한다.
계속해서, 적층 패턴의 제2층절연막을 포함한 불필요한 제2층간절연막 부분을 제거한다. 이어서, 상기 제1 및 제2층간절연막(32,34) 내에 콘택 플러그(41)를 형성한 다음, 상기 콘택 플러그(41)와 콘택하도록 제2층간절연막(34) 상에 금속배선(42)을 형성한다.
이후, 도시하지는 않았으나, 레이저를 이용해서 특정 퓨즈를 커팅하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다.
여기서, 본 발명은 리페어 공정 후에 유발되는 패시베이션 영역의 신뢰성 저하를 해결하기 위해 고안된 다층 구조의 퓨즈 형성시, 하부 퓨즈를 먼저 형성한 다음 상기 하부 퓨즈 사이의 공간에 증착된 도전막을 CMP하여 상부 퓨즈를 형성함으로써, 상기 상부 퓨즈와 하부 퓨즈 간의 오정렬을 방지할 수 있으며, 이를 통해, 후속 퓨즈 커팅을 용이하게 할 수 있다.
또한, 본 발명은 상기 도전막을 증착하기 전 상기 도전막이 증착될 층간절연막의 리세스 깊이를 조절함으로써, 상기 상부 퓨즈와 하부 퓨즈의 단차를 감소시킬 수 있으며, 따라서, 상부 퓨즈와 하부 퓨즈 간의 오정렬을 더욱 효과적으로 방지하여 후속 퓨즈 커팅을 용이하게 할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 다층 구조를 갖는 퓨즈의 형성시, 하부 퓨즈 사이에 상부 퓨즈를 형성함으로써 상부 퓨즈와 하부 퓨즈간의 오정렬을 방지할 수 있으며, 이를 통해, 후속 퓨즈 커팅을 용이하게 할 수 있다.
또한, 본 발명은 상기 상부 퓨즈와 하부 퓨즈를 형성하기 전에 산화막의 식각 공정을 통해 그 두께를 조절함으로써, 상기 상부 퓨즈와 하부 퓨즈간 단차를 줄일 수 있으며, 이를 통해, 후속 퓨즈 커팅을 용이하게 할 수 있다.

Claims (4)

  1. 제1 및 제2퓨즈영역을 갖는 반도체 기판 상에 형성된 제1층간절연막 상에 도전패턴을 형성하는 단계;
    상기 도전패턴을 포함한 제1층간절연막 상에 상기 도전패턴 상부 부분이 리세스되어 홈이 형성된 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막 상에 상기 홈의 프로파일을 따라 연마장벽막과 식각장벽막을 차례로 형성하는 단계;
    상기 제1퓨즈영역에 형성된 식각장벽막, 연마장벽막, 제2층간절연막 및 도전패턴을 차례로 식각하여 상기 제1퓨즈영역의 제1층간절연막 상에 하부 퓨즈를 형성함과 아울러 상기 하부 퓨즈 상에 제2층간절연막, 연마장벽막 및 식각장벽막의 적층 패턴을 형성하는 단계;
    상기 하부 퓨즈가 형성된 기판 결과물 상에 제3층간절연막을 형성하는 단계;
    상기 적층 패턴의 연마장벽막이 노출되도록 제3층간절연막과 식각장벽막 및 제2층간절연막을 CMP하는 단계;
    상기 CMP된 제3층간절연막의 일부 두께를 리세스시키는 단계;
    상기 리세스된 제3층간절연막을 포함한 기판 결과물 상에 도전막을 증착하는 단계;
    상기 도전막을 연마장벽막이 노출되도록 CMP하여 상기 제2퓨즈영역에 도전막으로 이루어진 상부 퓨즈를 형성하는 단계; 및
    상기 노출된 연마장벽막 및 적층 패턴의 제2층절연막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  2. 제 1 항에 있어서,
    상기 연마장벽막은 질화막으로 형성하며, 상기 식각장벽막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  3. 제 1 항에 있어서,
    상기 노출된 연마장벽막은 H2O2를 사용하여 제거하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
  4. 제 1 항에 있어서,
    상기 노출된 연마장벽막 및 적층 패턴의 제2층절연막을 제거하는 단계 후,
    상기 제1 및 제2층간절연막 내에 콘택 플러그를 형성하는 단계; 및
    상기 콘택 플러그와 콘택하도록 제2층간절연막 상에 금속배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
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KR1020060096644A KR20080029704A (ko) 2006-09-29 2006-09-29 반도체 소자의 퓨즈박스 형성방법

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