KR101096439B1 - 반도체 소자의 퓨즈 박스 형성방법 - Google Patents

Abstract

본 발명은 퓨즈라인의 블로윙(Blowing) 공정시 발생하는 크랙(Crack)으로 인해 유발되는 인접 퓨즈라인의 페일 및 오동작을 방지할 수 있는 반도체 소자의 퓨즈박스를 개시한다. 개시된 본 발명의 반도체 소자의 퓨즈박스는, 반도체 기판 상에 전원전압 공급부와 연결되게 형성된 도전패턴; 상기 도전패턴을 덮도록 반도체 기판 상에 형성되며, 퓨즈라인 형성 영역들 사이 부분이 리세스된 제1층간절연막; 상기 리세스된 제1층간절연막 부분 양측 상에 형성된 제1 및 제2퓨즈라인; 상기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 형성된 폴리실리콘 스페이서; 및 상기 제1 및 제2퓨즈라인과 폴리실리콘 스페이서를 포함한 제1층간절연막 상에 형성된 제2층간절연막;을 포함한다.

Description

반도체 소자의 퓨즈 박스 형성방법{METHOD FOR FORMING FUSE BOX OF SEMICONDUCTOR DEVICE}

도 1은 종래기술에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.

도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 설명하기 위한 공정별 단면도.

*도면의 주요 부분에 대한 부호의 설명*

31 : 반도체 기판 32 : 도전패턴

33 : 제1층간절연막 34 : CVD-TiN막

35 : PVD-TiN막 36 : TiN막

37 : 폴리실리콘막 38 : 제1퓨즈라인

39 : 제2퓨즈라인 40 : 폴리실리콘 스페이서

41 : 제2층간절연막 42 : 플러그

43 : 금속배선

본 발명은 반도체 소자의 퓨즈박스 형성방법에 관한 것으로, 보다 상세하게는, 퓨즈라인의 블로윙(Blowing) 공정시 발생하는 크랙(Crack)으로 인해 유발되는 인접 퓨즈라인의 페일 및 오동작을 방지할 수 있는 반도체 소자의 퓨즈박스 형성방법에 관한 것이다.

반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.

상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는 가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.

여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.

반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 제조 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여 분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈라인을 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈라인을 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 레이저를 이용해서 상기 퓨즈라인들 중 특정 퓨즈라인을 절단하는 퓨즈 블로윙(Blowing) 공정을 수행함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.

이하에서는, 도 1을 참조하여 종래기술에 따른 반도체 소자의 퓨즈를 설명하도록 한다.

도 1을 참조하면, 종래의 퓨즈는 반도체 기판(11) 퓨즈 영역 상에 형성되며 전원전압 공급부(도시안됨)와 연결되도록 형성된 도전패턴(12), 상기 반도체 기판(11) 상에 도전패턴(12)을 덮도록 형성된 제1층간절연막(13), 상기 제1층간절연막(13) 상에 상기 도전패턴(12)의 인접하는 측부와 각각 오버랩되도록 형성된 제1 및 제2퓨즈라인(16a,16b), 상기 제1 및 제2퓨즈라인(16a,16b) 상에 형성된 제2층간절연막(17), 상기 제2층간절연막(17)과 제1 및 제2퓨즈라인(16a,16b) 및 제1층간절연막(13) 내에 도전패턴(12)과 연결되게 형성된 플러그(18) 및 상기 제2층간절연막(17) 상에 플러그(18)와 콘택되도록 형성된 금속배선(19)으로 구성된다.

여기서, 상기 제1 및 제2퓨즈라인(16a,16b)은 TiN막(14a,14b)과 폴리실리콘막(15a,15b)의 적층막으로 이루어지며, 상기 TiN막(14a,14b)은 CVD-TiN막과 PVD-TiN막의 적층막으로 이루어진다.

이후, 도시하지는 않았으나, 레이저를 이용해서 상기 퓨즈라인들(16a,16b) 중 특정 퓨즈라인을 절단하는 퓨즈 블로윙(Blowing) 공정을 포함하는 공지의 검사 및 리페어 공정을 차례로 수행한다. 여기서, 상기 블로윙 공정시 블로윙된 곳을 통해 습기가 침투하여 블로윙된 퓨즈라인의 TiN막(14a,14b)이 산화되며 저항이 증가한다.

그러나, 전술한 종래기술의 경우에는, 상기 블로윙 공정시 산화된 TiN막(14a)의 부피가 팽창하여 제1 및 제2층간절연막(13,17) 계면에 틈이 형성되는 크랙(Crack)이 발생하며, 상기 크랙으로 인해 블로윙되지 않은 인접 퓨즈라인(16b)의 TiN막(14b)이 산화되는 페일을 유발한다. 상기 블로윙되지 않은 퓨즈라인(16b)의 TiN막(14b)이 산화되면 저항이 증가하여 마치 블로윙된 것처럼 잘못 인식됨으로써 오동작이 유발된다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 목적을 달성하기 위해 안출된 것으로서, 퓨즈라인의 블로윙(Blowing) 공정시 발생하는 크랙(Crack)으로 인해 유발되는 인접 퓨즈라인의 페일 및 오동작을 방지할 수 있는 반도체 소자의 퓨즈박스 형성방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 반도체 소자의 퓨즈박스는, 반도체 기판 상에 전원전압 공급부와 연결되게 형성된 도전패턴; 상기 도전패턴을 덮도록 반도체 기판 상에 형성되며, 퓨즈라인 형성 영역들 사이 부분이 리세스된 제1층간절연막; 상기 리세스된 제1층간절연막 부분 양측 상에 형성된 제1 및 제2퓨즈라인; 상 기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 형성된 폴리실리콘 스페이서; 및 상기 제1 및 제2퓨즈라인과 폴리실리콘 스페이서를 포함한 제1층간절연막 상에 형성된 제2층간절연막;을 포함한다.

여기서, 상기 제1 및 제2퓨즈라인은 TiN막과 폴리실리콘막의 적층막으로 이루어진다.

상기 TiN막은 CVD(Chemical Vapor Deposition) 방식을 통해 형성된 TiN막(CVD-TiN막)과 PVD(Physical Vapor Deposition) 방식을 통해 형성된 TiN막(PVD-TiN막)의 적층막으로 이루어진다.

상기 CVD-TiN막은 120∼150Å의 두께를 갖는다.

상기 PVD-TiN막은 280∼320Å의 두께를 갖는다.

상기 폴리실리콘막은 350∼450Å의 두께를 갖는다.

상기 제1층간절연막의 리세스된 부분은 100∼500Å의 깊이를 갖는다.

상기 폴리실리콘 스페이서는 500∼1000Å의 두께를 갖는다.

또한, 상기와 같은 목적을 달성하기 위한 반도체 소자의 퓨즈박스 형성방법은, 전원전압 공급부와 연결되게 도전패턴이 형성되고 상기 도전패턴을 덮도록 제1층간절연막이 형성된 반도체 기판 상에 TiN막과 폴리실리콘막을 차례로 형성하는 단계; 상기 폴리실리콘막과 TiN막을 식각해서 이격 배치되는 제1 및 제2퓨즈라인을 형성하는 단계; 상기 제1 및 제2퓨즈라인 사이의 제1층간절연막 부분을 일정 두께만큼 리세스하는 단계; 상기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 폴리실리콘 스페이서를 형성하는 단계; 및 상기 폴리실리콘 스페이서와 제1 및 제2퓨즈라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계;를 포함한다.

여기서, 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계 후, 상기 제2층간절연막과 제1 및 제2퓨즈라인 및 제1층간절연막 내에 도전패턴과 연결되게 플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 플러그와 콘택되는 금속배선을 형성하는 단계;를 더 포함한다.

상기 TiN막은 CVD(Chemical Vapor Deposition) 방식을 통해 형성된 TiN막과 PVD(Physical Vapor Deposition) 방식을 통해 형성된 TiN막의 적층막으로 이루어진다.

상기 CVD 방식을 통해 형성된 TiN막은 120∼150Å의 두께를 갖는다.

상기 PVD 방식을 통해 형성된 TiN막은 280∼320Å의 두께를 갖는다.

상기 제1층간절연막을 일정 두께만큼 리세스하는 단계는 과도 식각(Over Etch) 방식으로 수행한다.

상기 과도 식각은 상기 제1층간절연막이 100∼500Å의 깊이만큼 리세스되도록 수행한다.

상기 폴리실리콘막은 350∼450Å의 두께로 형성한다.

상기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 폴리실리콘 스페이서를 형성하는 단계는, 상기 제1층간절연막이 리세스된 기판 전면 상에 스페이서용 폴리실리콘막을 형성하는 단계; 및 상기 스페이서용 폴리실리콘막이 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인 접하는 제1 및 제2퓨즈라인의 측면 상에만 잔류하도록 식각하여 폴리실리콘 스페이서를 형성하는 단계;를 포함한다.

상기 폴리실리콘 스페이서는 500∼1000Å의 두께로 형성한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 상기 제1 및 제2퓨즈라인이 형성된 층간절연막의 상기 제1 및 제2퓨즈라인 사이 부분을 일정 두께만큼 리세스한 다음, 상기 리세스된 층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 폴리실리콘 스페이서을 형성한다.

이렇게 하면, 상기 제1퓨즈라인이 블로윙시 산화된 TiN막으로 인해 크랙이 발생하여도 상기 제1 및 제2퓨즈라인 사이에 형성된 폴리실리콘 스페이서가 블로윙되지 않은 제2퓨즈라인의 TiN막이 산화되는 것을 방지하므로 상기 블로윙되지 않은 제2퓨즈라인의 페일 및 오동작을 방지할 수 있다.

자세하게, 도 2는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.

도 2를 참조하면, 본 발명의 반도체 소자의 퓨즈박스는 반도체 기판(31) 상에 전원전압 공급부(도시안됨)와 연결되게 형성된 도전패턴(32), 상기 도전패턴(32)을 덮도록 반도체 기판(31) 상에 형성되며, 퓨즈라인 형성 영역들 사이 부분이 리세스된 제1층간절연막(33), 상기 리세스된 제1층간절연막(33) 부분 양측 상에 형성된 제1 및 제2퓨즈라인(38.39), 상기 리세스된 제1층간절연막(33) 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인(38,39)의 측면 상에 형성된 폴리실리콘 스페이서(40), 상기 제1 및 제2퓨즈라인(38,39)과 폴리실리콘 스페이서(40)를 포함한 제1층간절연막(33) 상에 형성된 제2층간절연막(41), 상기 제2층간절연막(41)과 제1 및 제2퓨즈라인(38,39) 및 제1층간절연막(33) 내에 도전패턴(32)과 연결되게 형성된 플러그(42) 및 상기 제2층간절연막(41) 상에 플러그(42)와 콘택되도록 형성된 금속배선(43)으로 구성되어 있다.

이때, 상기 제1 및 제2퓨즈라인(38,39)은 TiN막(36)과 폴리실리콘막(37)의 적층막으로 이루어지며, 상기 TiN막(36)은 CVD(Chemical Vapor Deposition) 방식을 통해 형성된 CVD-TiN막(34)과 PVD(Physical Vapor Deposition) 방식을 통해 형성된 PVD-TiN막(35)의 적층막으로 이루어진다.

여기서, 상기 폴리실리콘 스페이서(40)는 제1퓨즈라인(38)의 블로윙 공정시 침투된 습기로 인하여 산화된 TiN막이 블로윙되지 않은 제2퓨즈라인(39)으로 확산되는 것을 방지하며, 따라서, 상기 블로윙 공정시 블로윙되지 않은 제2퓨즈라인(39)의 페일 및 오동작을 방지할 수 있다.

이하에서는, 도 3a 내지 도 3f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스 형성방법을 보다 상세하게 설명하도록 한다.

도 3a를 참조하면, 전원전압 공급부(도시안됨)와 연결되게 도전패턴(32)이 형성되고 상기 도전패턴(32)을 덮도록 제1층간절연막(33)이 형성된 반도체 기판(31) 상에 TiN막(36)을 증착한다.

이때, 상기 TiN막(36)은 CVD(Chemical Vapor Deposition) 방식을 통해 형성된 CVD-TiN막(34)과 PVD(Physical Vapor Deposition) 방식을 통해 형성된 PVD-TiN막(35)의 적층막으로 이루어진다. 여기서, 상기 CVD-TiN막(34)은 120∼150Å의 두께를 가지며, 상기 PVD-TiN막(35)은 280∼320Å의 두께를 갖는다.

그 다음, 상기 TiN막(36) 상에 350∼450Å의 두께로 폴리실리콘막(37)을 형성한다.

도 3b를 참조하면, 상기 폴리실리콘막(37)과 TiN막(36)을 식각해서 이격 배치되는 제1 및 제2퓨즈라인(38,39)을 형성한다. 여기서, 상기 제1 및 제2퓨즈라인(38,39)은 하나의 전원전압 공급부(도시안됨)를 공유하도록 형성되며, 상기 TiN막(36)과 폴리실리콘막(37)의 적층막 구조를 갖는다.

도 3c를 참조하면, 상기 제1 및 제2퓨즈라인(38,39) 사이의 제1층간절연막(33) 부분을 일정 두께만큼 리세스한다. 이때, 상기 제1층간절연막(33)의 리세스는 과도 식각(Over Etch) 공정으로 수행하며, 상기 과도 식각 공정은 블로윙 공정시 산화된 TiN막의 부피 팽창에 대비할 수 있는 두께, 예컨데, 100∼500Å의 깊이만큼 리세스되도록 수행된다.

도 3d를 참조하면, 상기 제1층간절연막(33)이 리세스된 기판(31) 전면 상에 스페이서용 폴리실리콘막(도시안됨)을 형성한다. 다음으로, 상기 스페이서용 폴리실리콘막이 리세스된 제1층간절연막(33) 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인(38,39)의 측면 상에만 잔류하도록 식각 공정을 수행한다.

이때, 상기 식각 공정이 수행을 통해 리세스된 제1층간절연막(33) 부분의 양 측벽을 포함하여 인접하는 제1 및 제2퓨즈라인(38,39)의 측면 상에 500∼1000Å의 두께의 폴리실리콘 스페이서(40)가 형성된다.

여기서, 상기 폴리실리콘 스페이서(40)는 제1퓨즈라인(38)의 블로윙 공정시 침투된 수분으로 인해 제1퓨즈라인(38)의 제1TiN막(34)이 산화되고 부피가 팽창하여 크랙이 발생할 경우, 블로윙되지 않은 제2퓨즈라인(39)의 제1TiN막(34)이 산화되는 것을 방지하는 역할을 하며, 이를 통해, 상기 블로윙되지 않은 제2퓨즈라인(39)의 페일 및 오동작을 방지할 수 있다.

도 3e를 참조하면, 상기 폴리실리콘 스페이서(40)와 제1 및 제2퓨즈라인(38,39)을 덮도록 제1층간절연막(33) 상에 제2층간절연막(41)을 형성한다.

도 3f를 참조하면, 상기 제2층간절연막(41)과 제1 및 제2퓨즈라인(38,39) 및 제1층간절연막(33) 내에 도전패턴(32)과 연결되게 플러그(42)들을 형성한 후, 상기 제2층간절연막(41) 상에 플러그(42)들과 콘택되는 금속배선(43)을 형성한다.

여기서, 본 발명은 서로 인접하는 제1 및 제2퓨즈라인(38,39)의 측면 상에 폴리실리콘 스페이서(40)를 형성함으로써, 상기 제1퓨즈라인(38)의 블로윙(Blowing) 공정시 발생하는 크랙(Crack)으로 인해 유발되는 제2퓨즈라인(39)의 페일 및 오동작을 방지할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 퓨즈라인의 형성시 서로 인접하는 퓨즈라인의 양측에 폴리실리콘 스페이서를 형성함으로써, 상기 퓨즈라인의 블로윙(Blowing) 공정시 블로윙되지 않은 퓨즈라인의 TiN막이 산화되는 것을 방지할 수 있다.

또한, 본 발명은 상기 블로윙되지 않은 TiN막의 산화를 방지함으로써 퓨즈라인의 페일 및 오동작을 방지할 수 있다.

Claims (18)

1. 반도체 기판 상에 전원전압 공급부와 연결되게 형성된 도전패턴;

   상기 도전패턴을 덮도록 반도체 기판 상에 형성되며, 퓨즈라인 형성 영역들 사이 부분이 리세스된 제1층간절연막;

   상기 리세스된 제1층간절연막 부분 양측 상에 형성된 제1 및 제2퓨즈라인;

   상기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 형성된 폴리실리콘 스페이서; 및

   상기 제1 및 제2퓨즈라인과 폴리실리콘 스페이서를 포함한 제1층간절연막 상에 형성된 제2층간절연막;

   을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 제1 및 제2퓨즈라인은 TiN막과 폴리실리콘막의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈박스.
3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.

   제 2 항에 있어서,

   상기 TiN막은 CVD(Chemical Vapor Deposition) 방식을 통해 형성된 TiN막(CVD-TiN막)과 PVD(Physical Vapor Deposition) 방식을 통해 형성된 TiN막(PVD-TiN막)의 적층막으로 이루어진 것을 특징으로 하는 반도체 소자의 퓨즈박스.
4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.

   제 3 항에 있어서,

   상기 CVD-TiN막은 120∼150Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.

   제 3 항에 있어서,

   상기 PVD-TiN막은 280∼320Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.

   제 2 항에 있어서,

   상기 폴리실리콘막은 350∼450Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 제1층간절연막의 리세스된 부분은 100∼500Å의 깊이를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.

   제 1 항에 있어서,

   상기 폴리실리콘 스페이서는 500∼1000Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
9. 전원전압 공급부와 연결되게 도전패턴이 형성되고 상기 도전패턴을 덮도록 제1층간절연막이 형성된 반도체 기판 상에 TiN막과 폴리실리콘막을 차례로 형성하는 단계;

   상기 폴리실리콘막과 TiN막을 식각해서 이격 배치되는 제1 및 제2퓨즈라인을 형성하는 단계;

   상기 제1 및 제2퓨즈라인 사이의 제1층간절연막 부분을 일정 두께만큼 리세스하는 단계;

   상기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 폴리실리콘 스페이서를 형성하는 단계; 및

   상기 폴리실리콘 스페이서와 제1 및 제2퓨즈라인을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계 후,

    상기 제2층간절연막과 제1 및 제2퓨즈라인 및 제1층간절연막 내에 도전패턴과 연결되게 플러그를 형성하는 단계; 및

    상기 제2층간절연막 상에 플러그와 콘택되는 금속배선을 형성하는 단계;

    를 더 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 TiN막은 CVD(Chemical Vapor Deposition) 방식을 통해 형성된 TiN막과 PVD(Physical Vapor Deposition) 방식을 통해 형성된 TiN막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.

    제 11 항에 있어서,

    상기 CVD 방식을 통해 형성된 TiN막은 120∼150Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.

    제 11 항에 있어서,

    상기 PVD 방식을 통해 형성된 TiN막은 280∼320Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 제1층간절연막을 일정 두께만큼 리세스하는 단계는 과도 식각(Over Etch) 방식으로 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.

    제 14 항에 있어서,

    상기 과도 식각은 상기 제1층간절연막이 100∼500Å의 깊이만큼 리세스되도 록 수행하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 폴리실리콘막은 350∼450Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에 폴리실리콘 스페이서를 형성하는 단계는,

    상기 제1층간절연막이 리세스된 기판 전면 상에 스페이서용 폴리실리콘막을 형성하는 단계; 및

    상기 스페이서용 폴리실리콘막이 리세스된 제1층간절연막 부분의 양측벽을 포함하여 인접하는 제1 및 제2퓨즈라인의 측면 상에만 잔류하도록 식각하여 폴리실리콘 스페이서를 형성하는 단계;

    를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.

    제 9 항에 있어서,

    상기 폴리실리콘 스페이서는 500∼1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.

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