KR20080029700A - 반도체 소자의 퓨즈박스 및 그의 형성방법 - Google Patents
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Abstract
본 발명은 금속배선 물질이 퓨즈로 침투하는 현상으로 인해 유발되는 DC 불량을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 개시한다. 개시된 본 발명의 반도체 소자의 퓨즈박스는, 제1, 제2 및 제3영역을 가지며, 하부 구조물이 형성된 반도체 기판; 상기 기판 상에 하부 구조물을 덮도록 형성되며, 상기 제1영역과 제3영역에 형성된 한 쌍의 홈을 구비한 제1층간절연막; 상기 제1영역과 제3영역에 형성된 홈의 저면과 상기 제2영역과 인접한 홈의 측벽 및 상기 제2영역의 제1층간절연막 상에 형성된 퓨즈; 상기 퓨즈를 포함한 제1층간절연막 상에 상기 홈을 매립하도록 형성된 제2층간절연막; 상기 제1영역과 제3영역에 형성된 퓨즈와 콘택되도록 형성된 콘택 플러그; 및 상기 제2층간절연막 상에 콘택 플러그와 콘택되도록 형성된 금속배선;을 포함하는 것을 특징으로 한다.
Description
도 1은 종래 기술에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.
도 2는 종래의 문제점을 설명하기 위한 사진.
도 3은 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 공정별 단면도.
*도면의 주요 부분에 대한 부호의 설명*
31 : 반도체 기판 32 : 제1층간절연막
H : 홈 33 : 퓨즈
34 : 제2층간절연막 35 : 콘택 플러그
36 : 금속배선
본 발명은 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것으로, 보다 상세하게는, 금속배선 물질이 퓨즈로 침투하는 현상으로 인해 유발되는 DC(Direct Current) 불량을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이에 따라, 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
반도체 장치는 주로 실리콘 재질의 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀들을 형성하는 패브리케이션(Fabrication : FAB) 공정과, 상기 셀들이 형성된 기판을 칩(Chip) 단위로 패키징(Packaging)하는 어셈블리(Assembly) 공정을 포함한다. 그리고, 상기 패브리케이션 공정과 어셈블리 공정 사이에는 상기 기판 상에 형성하는 셀들의 전기적 특성을 검사하기 위한 공정(Electrical Die Sorting : EDS)을 수행한다.
상기 검사 공정은 기판 상에 형성한 셀들이 전기적으로 양호한 상태 또는 불량한 상태를 갖는가를 판별하는 공정이다. 이는, 상기 검사 공정을 통하여 불량한 상태를 갖는 셀들을 상기 어셈블리 공정을 수행하기 이전에 제거함으로서, 상기 어셈블리 공정에서 소모되는 노력 및 비용을 절감하기 위함이다. 그리고, 상기 불량한 상태를 갖는 셀들을 조기에 발견하고, 이를 리페어(Repair) 공정을 통하여 재생하기 위함이다.
여기서, 상기 리페어 공정에 대해 좀더 자세히 설명하면 다음과 같다.
반도체 소자 제조 공정 중 결함이 발생할 경우 소자의 수율을 향상시킬 목적으로 소자 설계시 결함있는 소자 또는 회로를 대체하기 위하여 여분(Redundancy)의 셀을 부가하며, 이러한 여분의 셀을 집적회로에 접속시키기 위해 퓨즈와 함께 설계하고 있는데, 상기 리페어 공정은 검사공정을 통해 불량으로 판명된 셀을 상기 퓨즈를 사용하여 칩 내에 내장된 여분의 셀과 연결시켜 재생시키는 공정이다. 즉, 특정 퓨즈들만을 절단(Cutting)함으로써 리페어할 셀들의 위치 정보를 생성하는 것이다.
이하에서는, 도 1을 참조하여 종래 기술에 따른 반도체 소자의 퓨즈박스를 설명하도록 한다.
도 1을 참조하면, 퓨즈 영역 및 패드 영역(미도시)을 포함하는 주변회로 영역과 셀 영역(미도시)으로 구획된 반도체 기판(11), 상기 기판(11)의 퓨즈 영역에 형성된 제1층간절연막(12), 상기 제1층간절연막(12) 상에 형성된 퓨즈(13), 상기 퓨즈(13)를 덮도록 제1층간절연막(12) 상에 형성된 제2층간절연막(14), 상기 제2층간절연막(14) 내에 퓨즈(13)의 양측부와 콘택되게 형성된 콘택 플러그(15) 및 상기 제2층간절연막(14) 상에 콘택 플러그(15)와 콘택되게 형성된 금속배선(16)으로 구성된다.
여기서, 상기 퓨즈(13)는 통상 폴리실리콘막으로 형성되고, 상기 콘택 플러그(15)는 통상 텅스텐막으로 형성되며, 상기 금속배선(16)은 통상 알루미늄막으로 형성한다. 이때, 상기 콘택 플러그(15)는 제2층간절연막(14)을 식각하여 콘택홀을 형성한 후, 상기 콘택홀 표면에 베리어막으로서 Ti/TiN막(도시안됨)을 형성한 다 음, 상기 콘택홀을 매립하도록 Ti/TiN막 상에 텅스텐막을 증착하고 이를 에치백(Etch Back)함으로써 형성된다.
그러나, 전술한 종래 기술의 경우에는, 도 1에 도시된 바와 같이, 퓨즈(13)와 콘택되도록 형성된 콘택 플러그(15)의 길이(ℓ1)가 짧기 때문에, DC 불량이 유발된다는 문제점이 있다.
자세하게, 상기 콘택 플러그의 길이가 짧기 때문에 상기 텅스텐막의 에치백 공정시 텅스텐막이 과다 손실되며, 이 때문에, 콘택 플러그 측벽의 Ti/TiN막이 어택(Attack)을 받아, 도 2에 도시된 바와 같이, 텅스텐막의 상부 및 콘택 플러그의 측벽에 TiSix가 형성된다.
그 결과, 금속배선용 알루미늄막이 상기 TiSix로 인해 취약해진 콘택 플러그의 측벽을 따라 퓨즈로 침투하여 DC 불량이 유발되는 것이다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 금속배선 물질의 퓨즈로의 침투로 인한 DC(Direct Current) 불량을 방지할 수 있는 반도체 소자의 퓨즈박스 및 그의 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스는, 제1, 제2 및 제3영역을 가지며, 하부 구조물이 형성된 반도체 기판; 상기 기판 상에 하부 구조물을 덮도록 형성되며, 상기 제1영역과 제3영역에 형성된 한 쌍의 홈을 구비한 제1층간절연막; 상기 제1영역과 제3영역에 형성된 홈의 저면과 상기 제2영 역과 인접한 홈의 측벽 및 상기 제2영역의 제1층간절연막 상에 형성된 퓨즈; 상기 퓨즈를 포함한 제1층간절연막 상에 상기 홈을 매립하도록 형성된 제2층간절연막; 상기 제1영역과 제3영역에 형성된 퓨즈와 콘택되도록 형성된 콘택 플러그; 및 상기 제2층간절연막 상에 콘택 플러그와 콘택되도록 형성된 금속배선;을 포함하는 것을 특징으로 한다.
여기서, 상기 홈은 1.5∼2㎛의 깊이를 갖는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 퓨즈박스 형성방법은, 제1, 제2 및 제3영역을 가지며, 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 제1층간절연막을 형성하는 단계; 상기 제1층간절연막의 제1영역과 제3영역 부분을 식각하여 한 쌍의 홈을 형성하는 단계; 상기 제1영역과 제3영역에 형성된 홈의 저면과 상기 제2영역과 인접한 홈의 측벽 및 상기 제2영역의 제1층간절연막 상에 퓨즈를 형성하는 단계; 상기 퓨즈를 포함한 제1층간절연막 상에 상기 홈을 매립하도록 제2층간절연막을 형성하는 단계; 상기 제1영역과 제3영역에 형성된 퓨즈와 콘택하도록 콘택 플러그를 형성하는 단계; 및 상기 제2층간절연막 상에 콘택 플러그와 콘택하도록 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 한다.
여기서, 상기 홈은 1.5∼2㎛의 깊이로 형성하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 절연막을 식각하여 소정 깊이의 홈을 형성한 후, 상기 홈 표면에 퓨즈를 형성한 다음, 상기 퓨즈와 콘택하는 텅스텐막 재질의 콘택 플러그를 형성한다.
이렇게 하면, 상기 홈의 깊이만큼 콘택 플러그의 길이가 증가하므로 후속 콘택 플러그의 형성을 위한 에치백 공정시 텅스텐막의 과다 손실 및 TiSix의 형성을 방지할 수 있으며, 이를 통해, 금속배선 물질이 상기 TiSix로 인해 취약해진 콘택 플러그의 측벽을 따라 퓨즈로 침투하는 것을 방지할 수 있다.
그러므로, 본 발명은 금속배선 물질이 퓨즈로 침투하는 현상으로 인해 유발되는 DC 불량을 방지할 수 있다.
자세하게, 도 3은 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도 3을 참조하면, 본 발명의 퓨즈박스는, 제1, 제2 및 제3영역을 가지며, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(31), 상기 기판(31) 상에 하부 구조물을 덮도록 형성되며, 상기 제1영역과 제3영역에 형성된 한 쌍의 홈(H)을 구비한 제1층간절연막(32), 상기 제1영역과 제3영역에 형성된 홈(H)의 저면과 상기 제2영역과 인접한 홈(H)의 측벽 및 상기 제2영역의 제1층간절연막(32) 상에 형성된 퓨즈(33), 상기 퓨즈(33)를 포함한 제1층간절연막(32) 상에 상기 홈(H)을 매립하도록 형성된 제2층간절연막(34), 상기 제1영역과 제3영역에 형성된 퓨즈(33)와 콘택되도록 형성된 콘택 플러그(35) 및 상기 제2층간절연막(34) 상에 콘택 플러그(35)와 콘택되도록 형성된 금속배선(36)으로 구성된다.
상기 퓨즈(33)는 폴리실리콘막으로 형성되고, 상기 콘택 플러그(35)는 텅스텐막으로 형성되며, 상기 금속배선(36) 알루미늄막으로 형성된다. 이때, 상기 콘택 플러그(35)는 제2층간절연막(34)을 식각하여 콘택홀을 형성한 후, 상기 콘택홀 표면에 베리어막으로서 Ti/TiN막(도시안됨)을 형성한 다음, 상기 콘택홀을 매립하도록 Ti/TiN막 상에 텅스텐막을 증착하고 이를 에치백(Etch Back)함으로써 형성된다.
여기서, 상기 홈(H)은 1.5∼2㎛ 정도의 깊이를 가지며, 상기 콘택 플러그(35)는 상기 제1영역과 제3영역에 형성된 퓨즈(33)와 콘택하도록 형성되기 때문에, 종래 보다 홈(H)의 깊이만큼 증가된 길이(ℓ2)로 형성된다.
따라서, 본 발명은 상기 에치백 공정시 콘택 플러그(35) 물질인 텅스텐막의 과다 손실을 방지할 수 있고, 또한, 상기 텅스텐막의 상부 및 콘택 플러그(35) 측벽에 TiSix가 형성되는 것을 방지할 수 있으므로, 그 결과, 금속배선(36) 물질인 알루미늄막이 상기 TiSix로 인해 취약해진 콘택 플러그(35)의 측벽을 따라 퓨즈(33)로 침투하여 유발되는 DC 불량을 방지할 수 있다.
이하에서는, 도 4a 내지 도 4f를 참조하여 본 발명의 실시예에 따른 반도체 소자이 퓨즈박스 형성방법을, 보다 상세하게, 설명하도록 한다.
도 4a를 참조하면, 퓨즈 영역 및 패드 영역(미도시)을 포함하는 주변회로 영역과 셀 영역(미도시)으로 구획되고, 제1, 제2 및 제3영역을 가지며, 소정의 하부 구조물(도시안됨)이 형성된 반도체 기판(31) 상에 상기 하부 구조물을 덮도록 산화막 재질의 제1층간절연막(32)을 형성한다.
도 4b를 참조하면, 상기 제1층간절연막(32) 상에 상기 제1영역과 제3영역 부 분을 노출시키는 마스크패턴(도시안됨)을 형성한다. 다음으로, 상기 마스크패턴에 의해 노출된 제1층간절연막(32) 부분을 식각하여 상기 제1층간절연막(32)의 제1영역과 제3영역 내에 한 쌍의 홈(H)을 형성한 후, 마스크패턴을 제거한다.
이때, 상기 식각 공정은 제1층간절연막(32)이 후속 금속배선의 형성시 알루미늄막이 퓨즈 내로 침투하지 않도록 하는 깊이만큼 식각되도록, 예컨데, 1.5∼2㎛ 정도의 깊이만큼 식각되도록 수행한다.
도 4c를 참조하면, 상기 홈(H)을 포함한 제1층간절연막(32) 표면 상에 폴리실리콘막을 증착한 다음, 상기 폴리실리콘막을 패터닝하여 퓨즈(33)를 형성한다. 여기서, 상기 퓨즈(33)는 상기 제1영역과 제3영역에 형성된 홈(H)의 저면과 상기 제2영역과 인접한 홈(H)의 측벽 및 상기 제2영역의 제1층간절연막(32) 상에 형성된다.
도 4d를 참조하면, 상기 퓨즈(33)를 포함한 제1층간절연막(32) 상에 상기 홈(H)을 매립하도록 산화막 재질의 제2층간절연막(34)을 증착한다.
도 4e를 참조하면, 상기 제1영역과 제3영역에 형성된 홈(H) 상부의 제2층간절연막(34) 부분을 상기 퓨즈(33)가 노출되도록 식각하여 콘택홀을 형성한 후, 상기 콘택홀 표면 상에 베리어막으로서 Ti/TiN막(도시안됨)을 증착한다. 그 다음, 상기 Ti/TiN막 상에 상기 콘택홀을 매립하도록 텅스텐막을 증착한다.
계속해서, 상기 제2층간절연막(34)이 노출될 때까지 상기 텅스텐막과 Ti/TiN막을 에치백하여 상기 제1영역과 제3영역의 제2층간절연막(34) 내에 상기 퓨즈(33)와 콘택하도록 콘택 플러그(35)를 형성한다.
여기서, 상기 콘택 플러그(35)는 종래 보다 상기 홈(H)의 깊이만큼 증가한 길이(ℓ2)로 형성되기 때문에, 상기 에치백 공정시 텅스텐막의 과다 손실을 방지할 수 있으며, 또한, 콘택 플러그(35) 측벽의 Ti/TiN막이 어택(Attack)을 받아 TiSix가 형성되는 것을 억제할 수 있다.
따라서, 본 발명은 후속으로 수행되는 금속배선의 형성시 상기 금속배선용 알루미늄막이 상기 TiSix로 인해 취약해진 콘택 플러그(35)의 측벽을 따라 퓨즈(33)로 침투하는 현상을 방지할 수 있으며, 이러한 현상으로 인해 유발되는 DC 불량을 방지할 수 있다.
도 4f를 참조하면, 상기 콘택 플러그(35)가 형성된 제2층간절연막(34) 상에 알루미늄막을 증착한다. 이어서, 상기 알루미늄막을 패터닝하여 제2층간절연막(34) 상에 콘택 플러그(35)와 콘택하도록 금속배선(36)을 형성한다.
이후, 도시하지는 않았지만 본 발명의 실시예에 따른 반도체 소자의 퓨즈박스를 완성한다.
여기서, 본 발명은 층간절연막의 제1영역과 제3영역 내에 형성된 홈의 저면과 상기 제2영역에 인접한 홈의 측면 및 제2영역의 층간절연막 상에 퓨즈를 형성한 다음, 상기 퓨즈와 콘택하면서 종래 보다 상기 홈의 깊이만큼 증가한 길이를 갖는 콘택 플러그를 형성함으로써, 후속 에치백 공정시 상기 콘택 플러그 물질의 과다 손실 및 TiSix의 형성을 방지할 수 있다.
또한, 본 발명은 상기 TiSix의 형성을 방지함으로써, 금속배선용 물질이 TiSix로 인해 취약해진 콘택 플러그의 측벽을 따라 퓨즈로 침투하는 현상을 억제할 수 있으며, 따라서, 상기 현상으로 인해 유발되는 DC 불량을 방지할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 콘택 플러그 예정 영역에 해당하는 절연막 부분을 식각하여 홈을 형성함으로써, 상기 콘택 플러그를 종래 보다 상기 홈의 깊이만큼 증가된 길이를 갖도록 형성할 수 있으며, 이를 통해, 콘택 플러그 물질의 과다 손실 및 TiSix의 형성을 방지할 수 있다.
또한, 본 발명은 상기 TiSix의 형성을 방지함으로써, 금속배선용 물질이 퓨즈로 침투하는 현상을 억제할 수 있으며, 그 결과, 상기 현상으로 인해 유발되는 DC 불량을 방지할 수 있다.
Claims (4)
- 제1, 제2 및 제3영역을 가지며, 하부 구조물이 형성된 반도체 기판;상기 기판 상에 하부 구조물을 덮도록 형성되며, 상기 제1영역과 제3영역에 형성된 한 쌍의 홈을 구비한 제1층간절연막;상기 제1영역과 제3영역에 형성된 홈의 저면과 상기 제2영역과 인접한 홈의 측벽 및 상기 제2영역의 제1층간절연막 상에 형성된 퓨즈;상기 퓨즈를 포함한 제1층간절연막 상에 상기 홈을 매립하도록 형성된 제2층간절연막;상기 제1영역과 제3영역에 형성된 퓨즈와 콘택되도록 형성된 콘택 플러그; 및상기 제2층간절연막 상에 콘택 플러그와 콘택되도록 형성된 금속배선;을 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
- 제 1 항에 있어서,상기 홈은 1.5∼2㎛의 깊이를 갖는 것을 특징으로 하는 반도체 소자의 퓨즈박스.
- 제1, 제2 및 제3영역을 가지며, 하부 구조물이 형성된 반도체 기판 상에 상기 하부 구조물을 덮도록 제1층간절연막을 형성하는 단계;상기 제1층간절연막의 제1영역과 제3영역 부분을 식각하여 한 쌍의 홈을 형성하는 단계;상기 제1영역과 제3영역에 형성된 홈의 저면과 상기 제2영역과 인접한 홈의 측벽 및 상기 제2영역의 제1층간절연막 상에 퓨즈를 형성하는 단계;상기 퓨즈를 포함한 제1층간절연막 상에 상기 홈을 매립하도록 제2층간절연막을 형성하는 단계;상기 제1영역과 제3영역에 형성된 퓨즈와 콘택하도록 콘택 플러그를 형성하는 단계; 및상기 제2층간절연막 상에 콘택 플러그와 콘택하도록 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
- 제 3 항에 있어서,상기 홈은 1.5∼2㎛의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 퓨즈박스 형성방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |