KR20100023267A - 퓨즈를 포함하는 반도체 소자의 제조방법 - Google Patents

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Abstract

퓨즈를 포함하는 반도체 소자의 제조방법에 관한 것으로서, 금속배선들을 덮는 절연막의 상부를 식각하여 퓨즈용 트렌치를 형성한다. 상기 퓨즈용 트렌치에 노출된 절연막을 식각하여 상기 금속배선들을 노출시키는 개구들을 형성한다. 상기 절연막 상에 개구들 및 트렌치를 충분히 매몰하는 금속막을 형성한다. 상기 금속막을 상기 절연막의 표면이 노출될 때까지 전면 식각한다. 그 결과 상기 기판 상에는 동일한 금속으로 이루어진 퓨즈와 하부 콘택이 동시에 형성될 수 있다.

Description

퓨즈를 포함하는 반도체 소자의 제조방법{Method of forming semiconductor device including fuse}
본 발명은 퓨즈를 포함하는 반도체 소자의 제조방법에 관한 것이다. 보다 상세하게는, 콘택과 동일한 금속으로 형성된 퓨즈를 포함하는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다. 또한, 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.
각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 메모리 소자의 수율을 향상시킬 수 있다.
이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다. 이러한 퓨즈는 최근에 반도체 메모리 소자의 집적도가 높아짐에 따라 반도체 메모리 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 커패시터의 전극용 도전층을 사용한다. 그러나 금속 배선을 이용하는 기존의 퓨즈는 장벽 금속층(barrier metal layer)과 금속층(metal layer)에 의해 형성되어 있기 때문에 리페어 공정 수행시 장벽 금속층이 레이저 빔에 의해 완전히 컷팅(cutting)되지 않을 뿐만 아니라 그 형성 공정이 복잡한 문제점을 가지고 있다.
본 발명의 목적은 동일한 금속을 이용하여 콘택과 퓨즈를 동시에 형성할 수 있는 퓨즈를 포함하는 반도체 소자의 제조방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 퓨즈를 포함하는 반도체 소자의 제조방법에 따르면, 먼저 금속배선들을 덮는 절연막의 상부를 식각하여 퓨즈용 트렌치를 형성한다. 이어서, 상기 퓨즈용 트렌치에 노출된 절연막을 식각하여 상기 금속배선들을 노출시키는 개구들을 형성한다. 이어서, 상기 절연막 상에 개구들 및 트렌치를 충분히 매몰하는 금속막을 형성한다. 이어서, 상기 금속막을 상기 절연막의 표면이 노출될 때까지 전면 식각한다. 그 결과 상기 기판 상에 는 동일한 금속으로 이루어진 퓨즈와 하부 콘택이 동시에 형성된다.
일 예로서, 상기 퓨즈용 트렌치는 상기 퓨즈의 두께와 동일한 깊이를 갖도록 형성할 수 있다. 상기 금속막은 텅스텐, 구리 또는 알루미늄을 증착하여 형성할 수 있고, 금속막은 화학적기계적 연마공정을 통해 콘택과 퓨즈로 형성될 수 있다.
상기 금속배선들은 상기 기판 하부에 포함된 비트라인과 전기적으로 연결되도록 형성한다. 상기 퓨즈 상에 패시베이션막을 잔류시킬 수 있다.
또한, 상술한 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 퓨즈를 포함하는 반도체 소자의 제조방법에 따르면, 먼저 기판의 제1 메모리 영역, 퓨즈 영역 및 제2 메모리 영역 상에 각각 제1 금속배선들을 형성한다. 이어서, 상기 제1 금속배선들을 덮는 층간절연막을 형성한다. 이어서, 상기 퓨즈 영역에 해당하는 층간절연막의 상부를 식각하여 상기 층간절연막에 퓨즈용 트렌치를 형성한다. 이어서, 상기 퓨즈용 트렌치가 형성된 층간절연막을 패터닝하여 상기 제1 금속배선들을 각각 노출시키면서 그 일부가 상기 퓨즈용 트렌치 내에 위치하는 제1 개구들을 형성한다. 이어서, 상기 층간절연막 상에 상기 제1 개구들 및 퓨즈용 트렌치를 충분히 매몰하는 금속막을 형성한다. 이어서, 상기 금속막을 상기 층간절연막의 표면이 노출될 때까지 전면 식각함으로서 제1 콘택들과 퓨즈를 동시에 형성한다. 이어서, 상기 제1 및 제2 메모리 영역의 제1 콘택과 전기적으로 연결되는 제2 금속배선을 형성한다. 이어서, 상기 제2 금속배선과 전기적으로 연결되는 제3 금속배선을 형성한다. 그 결과 상기 기판 상에는 동일한 금속 물질로 콘택과 퓨즈가 형성된 반도체 소자를 제조될 수 있다.
본 발명의 방법에 의하면 퓨즈 영역의 절연막에 형성된 트렌치 내에 개구들을 형성한 이후 금속을 매몰함으로서 금속 물질로 이루어진 콘택과 퓨즈를 동시에 형성할 수 있다. 이에 따라, 콘택이 일체화된 퓨즈 구조물을 형성함으로서 제조공정을 단순화 시킬 수 있을 뿐만 아니라 콘택과 퓨즈의 접촉 저항을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다. 본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 퓨즈를 포함하는 메모리 소자를 나타내는 단면도이다.
도 1을 참조하면, 본 실시예의 퓨즈를 포함하는 메모리 소자는 금속배 선(102)들이 형성된 기판(100), 상기 기판을 덮는 절연막(110), 퓨즈용 트렌치(112), 개구(116) 및 콘택(142)과 퓨즈(146)를 포함하는 일체형 퓨즈 구조물(150)을 포함한다.
기판(100)은 반도체 메모리 소자의 메모리 셀(미도시)이 형성된 기판이다. 상기 메모리 셀은 디램(DRAM)의 셀, 상변화 메모리 셀, 에스램의 메모리 셀, 낸드 메모리 셀 등을 포함할 수 있다.
금속 배선(102)들은 상기 메모리 셀의 구성요소들과 전기적으로 연결되는 금속 패턴 또는 금속 라인을 포함한다. 일 예로서, 상기 금속배선은 메모리 셀의 비트라인과 전기적으로 연결되는 금속 라인일 수 있다.
절연막(110)은 기판(100) 상에 형성된 금속 배선(102)들을 서로 절연시키는 실리콘 산화물막이다. 상기 절연막(110)의 예로서는 비피에스지(BPSG) 산화막, 피에스지(PSG) 산화막, 에스오지(SOG) 산화막, 중온산화막 등을 들 수 있다. 본 실시예의 절연막에는 퓨즈용 트렌치(112)와 개구(116)가 형성되어있다.
퓨즈용 트렌치(112)는 상기 일체형 퓨즈 구조물(150)에 포함된 퓨즈(146)의 형성 영역을 정의하며, 그 내부에 상기 퓨즈(146)가 위치한다. 일 예로서, 상기 퓨즈용 트렌치(112)의 깊이는 상기 퓨즈(146)의 높이와 동일하다. 상기 개구(114)는 상기 퓨즈용 트렌치에 노출된 절연막을 식각함으로서 형성되어 퓨즈용 트렌치(112) 내에 위치한다. 상기 개구(114)는 상기 기판(100) 상에 형성된 금속 배선(102)들의 표면을 노출시키며, 그 내부에 상기 콘택(142)이 위치한다.
콘택 일체형 퓨즈 구조물(150)을 상기 개구 내에 형성되는 콘택(142)과, 상 기 퓨즈용 트렌치 내에 형성되는 퓨즈(146)를 포함한다. 상기 퓨즈(146)와 콘택(142)은 동일한 금속 물질로 이루어지며, 동시에 형성된다. 일 예로서, 상기 콘택 일체형 퓨즈 구조물의 최상부에는 잔류 패시베이션막(155)이 추가적으로 존재할 수 있다.
도 2 내지 도 5는 도 1에 도시된 퓨즈를 포함하는 반도체 소자의 형성방법을 나타내는 단면도이다.
도 2를 참조하면, 금속배선들을 덮는 절연막의 상부를 식각하여 퓨즈용 트렌치를 형성한다. 상기 퓨즈용 트렌치를 형성하기 위해서는 먼저 금속 배선(102)들이 형성되고, 퓨즈 형성영역(미도시)이 정의된 기판(100)을 제공한다. 여기서 퓨즈 형성영역이란 콘택 일체형 퓨즈 구조물이 형성되는 영역을 의미한다. 상기 금속 배선(102)들은 상기 기판(100)에 포함된 비트라인과 전기적으로 연결되도록 형성된 금속 라인이다.
이어서, 상기 금속 배선들이 형성된 기판을 덮는 절연막(100)을 형성한다. 상기 절연막(100)은 기판에 형성된 금속 배선(102)들을 서로 절연시키면서 상기 금속 배선들을 덮도록 형성된다. 상기 절연막(110)의 예로서는 비피에스지(BPSG) 산화막, 피에스지(PSG) 산화막, 에스오지(SOG) 산화막, 에프에스지(FSG)산화막, 중온산화막 등을 들 수 있다. 상기 절연막은 화학기상증착, 스핀 코팅 공정 또는 중온 산화막 형성공정을 수행하여 형성될 수 있다.
이후, 상기 절연막 상에 퓨즈 형성영역을 정의하는 제1 포토레지스트 패턴(108)을 형성한 후 상기 제1 포토레지스트 패턴(108)에 노출된 절연막을 일정한 깊이로 식각하다. 그 결과 상기 절연막(110)에는 퓨즈용 트렌치(112)가 형성된다. 일 예로서, 상기 퓨즈용 트렌치(112)는 이후 형성하고자 하는 퓨즈(146)의 두께와 동일한 깊이를 가질 수 있다.
도 3을 참조하면, 상기 퓨즈용 트렌치(112)에 노출된 절연막을 식각하여 상기 금속배선(102)들을 노출시키는 개구(114)들을 형성한다.
상기 개구(114)를 형성하기 위해서는 먼저 상기 제1 포토레지스트 패턴을 제거한 후 상기 퓨즈용 트렌치(112)가 형성된 절연막(110) 상에 개구(114)의 형성영역을 정의하는 제2 포토레지스트 패턴(미도시)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 절연막 상에 위치하는 동시에 퓨즈용 트렌치에 노출된 절연막의 표면을 일부 노출시키는 개구를 갖는 식각 마스크이다. 이후, 상기 제2 포토레지스트 패턴에 노출된 절연막을 제2 식각한다. 그 결과 상기 퓨즈형 트렌치(112)가 형성된 절연막에는 이후 콘택이 형성되는 개구(112)들이 형성된다. 상기 개구(114)들은 상기 기판(100) 상에 형성된 금속 배선(102)들의 표면을 노출시키는 콘택홀에 해당한다. 이후, 에싱/스트립 공정을 수행하여 상기 제2 포토레지스트 패턴을 제거한다. 그 결과 상기 절연막에 형성된 퓨즈용 트렌치(112)는 상기 개구(114)와 연통될 수 있다.
도 4를 참조하면, 상기 개구(112)들과 상기 퓨즈용 트렌치(114)를 충분히 매몰하면서 상기 절연막(110)의 상면을 덮는 금속막(140)을 형성한다. 상기 금속막(140)은 텅스텐, 구리 또는 알루미늄을 물리적 증착함으로서 형성될 수 있다. 일 예로서, 상기 금속막(140)은 텅스텐막, 구리막, 알루미늄막 등을 포함할 수 있다. 본 실시예에서는 금속막으로 텅스텐막 또는 구리막을 사용하였다.
도 5를 참조하면, 콘택(142)과 퓨즈(146)가 동시에 형성되는 콘택 일체형 퓨즈 구조물(150)을 형성한다. 상기 콘택 일체형 퓨즈 구조물(150)을 형성하기 위해서는 상기 금속막(140)을 상기 절연막(110)의 표면이 노출될 때까지 전면 식각한다. 상기 전면식각은 금속막을 연마할 수 있는 슬러리를 이용한 화학적기계적 연마공정을 상기 절연막의 표면이 노출될 때까지 수행함으로서 이루어진다. 그 결과 상기 개구(114)들 내에 형성되는 콘택(142)과 상기 퓨즈용 트렌치(112) 내에 형성되는 퓨즈(146)를 모두 포함하는 콘택 일체형 퓨즈 구조물(150)이 형성된다. 이때, 상기 콘택(142)과 상기 퓨즈(146)는 동시에 형성된다. 상술한 퓨즈 형성방법은 상기 콘택과 동일한 물질로 콘택과 함께 형성되기 때문에 주변 환경에 의해 퓨즈가 손상되는 문제점을 방지할 수 있을 뿐만 아니라 퓨즈를 형성하기 위해 다수의 공정이 요구되지 않는다.
이후, 상기 콘택 일체형 퓨즈 구조물 상에 패시베이션막(155)을 잔류시킬 수 있다. 이때, 상기 패시베이션막은 상기 절연막 및 콘택 일체형 퓨즈 구조물 상에 존재한다. 일 예로서, 도 1에 도시된 바와 같이 패시베이션막을 형성한 후 퓨즈 형성영역의 패시베이션막에 리세스를 형성함으로서 패시베이션막을 잔류시킬 수 있다. 상기 리세스는 콘택 일체형 퓨즈 구조물의 표면이 노출되지 않도록 패시베이션막을 식각하여 형성할 수 있다.
도 6 내지 도 12는 본 발명의 다른 실시예에 따른 퓨즈를 포함하는 반도체 소자의 형성방법을 나타내는 단면도이다.
도 6을 참조하면, 먼저 기판의 제1 셀 영역(C1), 퓨즈 영역(F) 및 제2 셀 영역(C2) 상에 각각 형성되고, 기판에 형성된 하부 구조물과 전기적으로 연결된 제1 금속배선(202a,202b,202c)들을 형성한다. 상기 기판은(200)은 반도체 메모리 소자의 메모리 셀(미도시)이 형성되는 제1 셀 영역(C1) 및 제2 셀 영역(C2)을 포함한다. 상기 메모리 셀은 기판에 형성되는 하부 구조물로서 디램(DRAM)의 셀, 상변화 메모리 셀, 에스램의 메모리 셀, 낸드 메모리 셀 등을 포함할 수 있다. 상기 제1 금속 배선(102)들 제1 셀 영역에 형성되는 제1 금속배선(202a) 퓨즈 영역에 형성되는 제1 금속배선(202b) 상기 제2 셀 영역에 형성되는 제1 금속배선(202c)을 포함한다. 여기서, 상기 퓨즈 영역에 형성되는 제1 금속배선(202b)은 메모리 셀의 비트라인(201)과 전기적으로 연결되는 금속 라인이다.
이어서, 상기 제1 금속배선(202a,202b,202c)들을 덮는 제1 층간절연막을 형성한다. 상기 제1 층간절연막(210)은 기판에 형성된 제1 금속 배선(202)들을 서로 절연시키면서 상기 제1 금속 배선(202a,202b,202c)들을 덮도록 형성된다. 상기 제1 층간절연막(210)의 예로서는 비피에스지(BPSG) 산화막, 피에스지(PSG) 산화막, 에스오지(SOG) 산화막, 에프에스지(FSG)산화막, 중온산화막 등을 들 수 있다. 상기 제1 층간절연막(210)은 화학기상증착, 스핀 코팅 공정 또는 중온 산화막 형성공정을 수행하여 형성될 수 있다.
도 7을 참조하면, 상기 퓨즈 영역에 해당하는 제1 층간절연막의 상부를 식각하여 상기 제1 층간절연막(210)에 퓨즈용 트렌치(212)를 형성한다. 상기 퓨즈용 트렌치(212)를 형성하기 위해서는 먼저, 상기 제1 층간절연막(210) 상에 퓨즈 영역을 정의하는 제1 포토레지스트 패턴(208)을 형성한 후 상기 제1 포토레지스트 패턴(208)에 노출된 제1 층간절연막을 제1 금속배선이 노출되지 않도록 일정한 깊이로 식각하다. 그 결과 상기 제1 층절연막(210)에는 퓨즈용 트렌치(212)가 형성된다. 일 예로서, 상기 퓨즈용 트렌치(212)는 이후 형성하고자 하는 퓨즈(246)의 두께와 동일한 깊이를 가질 수 있다.
도 8을 참조하면, 상기 퓨즈용 트렌치(212)가 형성된 제1 층간절연막(210)을 패터닝하여 상기 제1 금속배선(202a,202b,202c)들을 각각 노출시키면서 그 일부가 상기 퓨즈용 트렌치(212) 내에 위치하는 제1 개구(214a,214b,214c)들을 형성한다.
상기 제1 개구(214a,214b,214c)를 형성하기 위해서는 먼저 상기 제1 포토레지스트 패턴을 제거한 후 상기 퓨즈용 트렌치(212)가 형성된 제1 층간절연막(210) 상에 제1 개구(214a,214b,214c)의 형성영역을 정의하는 제2 포토레지스트 패턴(미도시)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제1 절연막 상에 위치하는 동시에 퓨즈용 트렌치에 노출된 제1 층간절연막의 표면을 일부 노출시키는 개구를 갖는 식각 마스크이다. 이후, 상기 제2 포토레지스트 패턴에 노출된 제1 층간절연막(210)을 제2 식각한다.
그 결과 제1 셀 영역의 제1 층간절연막에 형성된 제1 개구(214a), 제2 셀 영역의 제1 층간절연막에 형성되는 제1 개구(214c) 및 상기 퓨즈형 트렌치(212)에 노출된 제1 층간절연막에 형성되는 제1 (214b)들이 형성된다. 상기 제1 개구(214a,214b,214c)들은 상기 기판(200) 상에 형성된 제1 금속 배선(202a,202b,202c)들의 표면을 노출시키는 콘택홀에 해당한다. 이후, 에싱/스트립 공정을 수행하여 상기 제2 포토레지스트 패턴을 제거한다. 그 결과 상기 제1 층간절연막(210)에 형성된 퓨즈용 트렌치(212)는 상기 퓨즈 영역(F)에 형성되는 제1 개구(214b)와 연통될 수 있다.
도 9를 참조하면, 상기 제1 개구(214a,214b,214c)들과 상기 퓨즈용 트렌치(214)를 충분히 매몰하면서 상기 제1 층간절연막(210)의 상면을 덮는 제1 금속막(240)을 형성한다. 상기 제1 금속막(240)은 텅스텐, 구리 또는 알루미늄을 물리적 증착함으로서 형성될 수 있다. 일 예로서, 상기 제1 금속막(240)은 텅스텐막, 구리막, 알루미늄막, 탄소나노튜브막 등을 포함할 수 있다. 본 실시예에서는 금속막으로 텅스텐막 또는 구리막을 사용하였다.
도 10을 참조하면, 상기 제1 개구들 내에 위치하는 콘택(242a, 242b, 242c)과 상기 퓨즈용 트렌치 내에 위치하는 퓨즈(246)를 동시에 형성한다.
상기 콘택과 퓨즈는 상기 금속막(240)을 상기 제1 층간절연막(210)의 표면이 노출될 때까지 전면 식각함으로서 형성될 수 있다. 상기 전면식각은 금속막을 연마할 수 있는 슬러리를 이용한 화학적기계적 연마공정을 상기 제1 층간절연막의 표면이 노출될 때까지 수행함으로서 이루어진다. 그 결과 상기 제1 콘택들과 퓨즈가 동시에 형성될 수 있다. 이에 따라, 상기 퓨즈는 상기 퓨즈 영역에 형성되는 제1 콘택과 일체된 구조를 갖는다. 즉, 상기 퓨즈 영역에는 콘택과 퓨즈를 모두 포함하는 콘택 일체형 퓨즈 구조물(250)이 형성된다. 상술한 퓨즈 형성방법은 상기 콘택과 동일한 물질로 콘택과 함께 형성되기 때문에 주변 환경에 의해 퓨즈가 손상되는 문제점을 방지할 수 있을 뿐만 아니라 퓨즈를 형성하기 위해 다수의 공정이 요구되지 않는다.
도 11을 참조하면, 상기 제1 셀 영역 및 제2 셀 영역에 형성되는 제1 콘택(242a,242c)와 전기적으로 연결되는 제2 금속배선(262)들을 형성한다. 상기 제2 금속배선을 형성하기 위해서는 먼저, 상기 제1 층간절연막 상에 퓨즈 및 제1 콘택들을 덮는 제2 층간절연막(260)을 형성한다. 이어서, 상기 제2 층간절연막에 패터닝하여 상기 제1 셀 영역의 제1 콘택(242a) 및 제2 셀 영역의 제1 콘택(242c)을 각각 노출시키는 트렌치(미도시)를 형성한다. 이후, 상기 트렌치를 충분히 매몰하는 제2 금속막을 형성한 후 상기 제2 금속막을 상기 제2 층간절연막의 표면이 노출될 때까지 화학적기계적 연마한다. 그 결과 상기 트렌치 내에는 제2 금속배선(262)들이 형성된다.
도 12를 참조하면, 상기 제2 금속배선(262)과 전기적으로 연결되는 제3 금속배선(272)을 형성한다. 상기 제3 금속배선(272)을 형성하기 위해서는 먼저, 상기 제2 층간절연막 상에 제2 금속배선들을 덮는 제3 층간절연막(270)을 형성한다. 이어서, 상기 제3 층간절연막에 패터닝하여 상기 제1 및 제2 셀 영역의 제2 금속배선(262)을 각각 노출시키는 제2 콘택홀을 형성한다. 이후, 상기 제2 콘택홀을 충분히 매몰하는 제3 금속막을 형성한 후 상기 제3 금속막을 패터닝한다. 그 결과 상기 제3 금속배선은 제2 콘택에 의해 상기 제2 금속배선과 전기적으로 연결된다.
이후, 상기 제3 금속 배선을 덮고 상기 퓨즈 영역에서 리세스(275)를 갖는 패시베이션막(280)을 형성할 수 있다.
상기 설명한 것과 같이, 본 발명은 퓨즈 영역의 절연막에 형성된 트렌치 내에 개구들을 형성한 이후 금속을 매몰함으로서 동일한 금속 물질로 이루어진 콘택과 퓨즈를 동시에 형성할 수 있다. 이에 따라, 콘택이 일체화된 퓨즈 구조물을 형성함으로서 메모리 소자의 제조공정을 단순화 시킬 수 있을 뿐만 아니라 콘택과 퓨즈의 접촉 저항을 감소시킬 수 있다.
이상, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 퓨즈를 포함하는 메모리 소자를 나타내는 단면도이다.
도 2 내지 도 5는 도 1에 도시된 퓨즈를 포함하는 반도체 소자의 형성방법을 나타내는 단면도이다.
도 6 내지 도 12는 본 발명의 다른 실시예에 따른 퓨즈를 포함하는 반도체 소자의 형성방법을 나타내는 단면도이다.

Claims (11)

  1. 금속배선들을 덮는 절연막의 상부를 식각하여 퓨즈용 트렌치를 형성하는 단계;
    상기 퓨즈용 트렌치에 노출된 절연막을 식각하여 상기 금속배선들을 노출시키는 개구들을 형성하는 단계;
    상기 절연막 상에 개구들과 상기 퓨즈용 트렌치를 충분히 매몰하는 금속막을 형성하는 단계; 및
    상기 금속막을 상기 절연막의 표면이 노출될 때까지 전면 식각함으로서 콘택 일체형 퓨즈 구조물을 형성하는 단계를 포함하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 퓨즈용 트렌치의 깊이는 상기 퓨즈와 동일한 두께를 갖는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 금속막은 텅스텐, 구리 또는 알루미늄을 증착하여 형성하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 콘택 일체형 퓨즈 구조물은 상기 금속막을 화학적기계적 연마함으로서 형성되는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제 조방법.
  5. 제1항에 있어서, 상기 금속배선들은 상기 기판 하부에 포함된 비트라인과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서, 상기 콘택 일체형 퓨즈 구조물 상에 패시베이션막 형성하는 단계를 더 수행하는 것을 퓨즈를 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서, 상기 콘택 일체형 퓨즈 구조물은 상기 개구들 내에 형성되는 콘택과 상기 퓨즈용 트렌치 내에 형성되는 퓨즈를 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  8. 기판의 제1 셀 영역, 퓨즈 영역 및 제2 셀 영역 상에 각각 형성된 제1 금속배선들을 형성하는 단계;
    상기 제1 금속배선들을 덮는 층간절연막을 형성하는 단계;
    상기 퓨즈 영역에 해당하는 층간절연막의 상부를 식각하여 상기 제1 층간절연막에 퓨즈용 트렌치를 형성하는 단계;
    상기 퓨즈용 트렌치가 형성된 층간절연막을 패터닝하여 상기 제1 금속배선들을 각각 노출시키면서 일부가 상기 퓨즈용 트렌치 내에 위치하는 제1 개구들을 형 성하는 단계;
    상기 층간절연막 상에 상기 제1 개구들 및 퓨즈용 트렌치를 충분히 매몰하는 금속막을 형성하는 단계;
    상기 금속막을 상기 층간절연막의 표면이 노출될 때까지 전면 식각함으로서, 제1 콘택들과 퓨즈를 동시에 형성하는 단계;
    상기 제1 셀 영역 및 제2 셀 영역에 형성되는 제1 콘택과 전기적으로 연결되는 제2 금속배선을 형성하는 단계; 및
    상기 제2 금속배선과 전기적으로 연결되는 제3 금속배선을 형성하는 단계를 포함하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  9. 제8항에 있어서, 상기 금속막은 텅스텐, 구리 또는 알루미늄을 증착하여 형성하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  10. 제8항에 있어서, 상기 제3 금속배선을 형성한 이후에 상기 퓨즈를 덮는 패시베이션막에 리세스를 형성하여 패시베이션막을 잔류시키는 단계를 더 포함하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
  11. 제8항에 있어서, 상기 퓨즈 영역 상에 존재하는 제1 금속배선들은 상기 기판 하부에 포함된 비트라인과 전기적으로 연결되도록 형성하는 것을 특징으로 하는 퓨즈를 포함하는 반도체 소자의 제조방법.
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