KR100998950B1 - 퓨즈를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 퓨즈를 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명의 퓨즈를 구비한 반도체 소자의 제조 방법은, 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 금속 콘택 형성을 위한 폴리실리콘 하드마스크를 형성하는 단계; 상기 폴리실리콘 하드마스크 상에 퓨즈 형성을 위한 제1 마스크 패턴을 형성하는 단계; 상기 폴리실리콘 하드마스크를 이용하여 상기 층간 절연막을 식각하여 금속 콘택용 홀을 형성하는 단계; 상기 제1 마스크 패턴에 의하여 드러나는 상기 폴리실리콘 하드마스크를 제거하여 상기 폴리실리콘 하드마스크의 일부로 이루어지는 폴리실리콘 퓨즈를 형성하는 단계; 및 상기 금속 콘택용 홀에 도전 물질을 매립하여 금속 콘택을 형성하는 단계를 포함하고, 상술한 본 발명에 의한 퓨즈를 구비한 반도체 소자 및 그 제조 방법은, 금속 콘택 형성시 사용되는 폴리실리콘 하드마스크를 이용하여 퓨즈를 형성함으로써, 금속 배선과 동일층 상에 위치하면서 폴리실리콘의 단일 물질로 이루어진 퓨즈를 형성하여 퓨즈 박스 형성 공정 및 리페어 공정을 용이하게 할 수 있고, 아울러 퓨즈의 가장자리를 식각하거나 또는 이에 이온주입을 수행하여 퓨즈의 가장자리 저항을 증가시킴으로써 리페어 공정시 퓨즈 중앙에 에너지를 집중시켜 안정적인 퓨즈 블로잉을 수행할 수 있다.

퓨즈, 금속 콘택, 폴리실리콘 하드마스크, 폴리실리콘 퓨즈, 리페어 공정

Description

퓨즈를 구비한 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH FUSE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 퓨즈를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.

일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication:FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정에 의하여 제조된다. 또한, 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting:EDS)이 수행된다.

여기서, 각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀이 선별될 수 있다. 선별된 불량 셀들은 리페어(repair) 공정을 통하여 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로 칩의 정상적인 동작을 가능하게 하여 반도체 메 모리 소자의 수율을 향상시킬 수 있다.

이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시키는 퓨즈 블로잉(fuse blowing) 방식으로 수행된다. 이때, 레이저 빔에 의하여 끊어지는 배선을 퓨즈(fuse)라 하며, 이를 둘러싸는 부분을 퓨즈부라 한다. 좀더 상세하게 퓨즈부는, 퓨즈와, 상기 퓨즈 상부의 절연막과, 상기 절연막의 일부 식각으로 형성되는 퓨즈 박스를 포함하며, 이 퓨즈 박스를 통하여 레이저 빔이 조사되어 퓨즈가 끊어질 수 있다. 이때, 레이저 빔의 의한 퓨즈 컷팅을 성공적으로 수행하기 위해서는 상기 퓨즈 박스에 의하여 상기 퓨즈 상부에 잔류하는 절연막의 두께(Rox)를 적절히 조절하는 것이 필요하다. 즉, 퓨즈 상부에 잔류하는 절연막 두께가 지나치게 큰 경우에는 퓨즈의 폭발력이 지나치게 커져서 인접 퓨즈에 어택(attack)을 가하거나 퓨즈 하부의 기판에 크랙(crack)을 초래하는 등의 문제점이 발생한다. 반면, 퓨즈 상부에 잔류하는 절연막 두께가 지나치게 작은 경우에는 퓨즈가 컷팅되지 않는 문제점이 발생한다.

종래에 퓨즈는 셀 영역에 형성되는 캐패시터의 폴리실리콘 플레이트 전극을 이용하여 형성되었다. 그러나, 최근 반도체 소자의 집적도 증가 및 전기적 특성 확보 요구에 따라 금속 배선 형성 공정이 2층 금속 배선에서 3층 금속 배선으로 변화하면서, 폴리실리콘 플레이트 전극을 이용하여 형성된 퓨즈를 구비하는 퓨즈부 형성 과정에 있어서의 식각 타겟이 증가하게 되었다. 이는 퓨즈부 형성 과정에 있어서, 식각 시간을 증가시키는 문제점 및 높은 단차로 인하여 퓨즈 상부의 잔류 절연막 두께(Rox)를 제어하기 어려운 문제점 등을 초래한다.

이러한 문제점을 해결하기 위하여 최근에는 금속 배선을 이용하여 퓨즈를 형성하고 있다. 금속 배선을 이용하여 형성된 퓨즈(이하, 금속 퓨즈)는, 폴리실리콘 플레이트 전극을 이용하여 형성된 퓨즈에 비하여 상부에 위치하기 때문에 퓨즈 박스 형성을 위한 절연막의 식각시 식각 타겟이 감소하는 장점이 있다.

그러나, 금속 퓨즈는 폴리실리콘 퓨즈에 비하여 낮은 저항을 갖기 때문에 금속 퓨즈 상부의 잔류 절연막 두께(Rox)는 폴리실리콘 퓨즈 상부의 잔류 절연막 두께(Rox)보다 작은 값을 가질 것이 요구된다. 즉, 폴리실리콘 퓨즈를 이용하는 경우에 비하여 금속 퓨즈 상부의 잔류 절연막 두께(Rox)의 범위가 더 작기 때문에, 퓨즈 박스 형성 공정시 식각을 조절하기 어렵고 반도체 소자의 양산성에 문제를 초래할 수 있다.

또한, 금속 배선 및 이를 이용하여 형성되는 금속 퓨즈는 폴리실리콘 퓨즈와 같이 단일 물질로 이루어지는 것이 아니라 일반적으로 금속(예를 들어, Al) 및 그 상하부에 장벽 금속막으로서 TiN 등이 존재하는 구조를 갖기 때문에(즉, TiN/Al/TiN의 구조를 가짐), 레이저 빔에 의한 퓨즈 컷팅시 불량이 발생할 가능성이 증가한다. 이는, 금속 퓨즈 하부의 장벽 금속막이 금속 식각 과정에서 돌출되는 형상으로 식각되는 경우가 많고 이 부분에는 후속 퓨즈 블로잉시 에너지가 충분히 전달되지 않아서 찌꺼기로 남을 수 있기 때문이다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 금속 콘택 형성시 사용되는 폴리실리콘 하드마스크를 이용하여 퓨즈를 형성함으로써, 금속 배선과 동일층 상에 위치하면서 폴리실리콘의 단일 물질로 이루어진 퓨즈를 형성하여 퓨즈 박스 형성 공정 및 리페어 공정을 용이하게 할 수 있고, 아울러 퓨즈의 가장자리를 식각하거나 또는 이에 이온주입을 수행하여 퓨즈의 가장자리 저항을 증가시킴으로써 리페어 공정시 퓨즈 중앙에 에너지를 집중시켜 안정적인 퓨즈 블로잉을 수행할 수 있는 퓨즈를 구비한 반도체 소자 및 그 제조 방법을 제공하고자 한다.

상기 과제를 해결하기 위한 본 발명의 퓨즈를 구비한 반도체 소자의 제조 방법은, 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 금속 콘택 형성을 위한 폴리실리콘 하드마스크를 형성하는 단계; 상기 폴리실리콘 하드마스크 상에 퓨즈 형성을 위한 제1 마스크 패턴을 형성하는 단계; 상기 폴리실리콘 하드마스크를 이용하여 상기 층간 절연막을 식각하여 금속 콘택용 홀을 형성하는 단계; 상기 제1 마스크 패턴에 의하여 드러나는 상기 폴리실리콘 하드마스크를 제거하여 상기 폴리실리콘 하드마스크의 일부로 이루어지는 폴리실리콘 퓨즈를 형성하는 단계; 및 상기 금속 콘택용 홀에 도전 물질을 매립하여 금속 콘택을 형성하는 단계를 포함한다.

상기 과제를 해결하기 위한 본 발명의 퓨즈를 구비한 반도체 소자는, 자신의 상부에 층간 절연막을 구비하는 기판; 상기 층간 절연막 상의 폴리실리콘 퓨즈; 상기 폴리실리콘 퓨즈를 덮는 절연막; 및 상기 절연막 내에 구비되어 상기 폴리실리콘 퓨즈 상부의 상기 절연막을 소정 두께 잔류시키면서 상기 폴리실리콘 퓨즈의 중앙부를 오픈시키도록 형성되는 퓨즈 박스를 포함하고, 상기 퓨즈 박스에 의하여 오픈되지 않은 상기 폴리실리콘 퓨즈의 가장자리보다 상기 퓨즈 박스에 의하여 오픈되는 상기 폴리실리콘 퓨즈 중앙부의 저항이 더 낮은 것을 특징으로 한다.

상술한 본 발명에 의한 퓨즈를 구비한 반도체 소자 및 그 제조 방법은, 금속 콘택 형성시 사용되는 폴리실리콘 하드마스크를 이용하여 퓨즈를 형성함으로써, 금속 배선과 동일층 상에 위치하면서 폴리실리콘의 단일 물질로 이루어진 퓨즈를 형성하여 퓨즈 박스 형성 공정 및 리페어 공정을 용이하게 할 수 있고, 아울러 퓨즈의 가장자리를 식각하거나 또는 이에 이온주입을 수행하여 퓨즈의 가장자리 저항을 증가시킴으로써 리페어 공정시 퓨즈 중앙에 에너지를 집중시켜 안정적인 퓨즈 블로잉을 수행할 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도1a 내지 도1i는 본 발명의 일실시예에 따른 퓨즈를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.

도1a에 도시된 바와 같이, 소정의 하부 구조물을 갖는 기판(미도시됨) 상에 층간 절연막(11)을 형성한다. 이때, 층간 절연막(11)은 산화물 계열의 박막으로 이루어지는 것이 바람직하다.

이어서, 층간 절연막(11) 상에 후속 제1 금속 콘택 형성 공정시 식각 베리어로 작용하는 하드마스크용 폴리실리콘막(12)을 형성한다. 이와 같이 하드마스크용 폴리실리콘막(12)을 이용하는 것은, 후속 제1 금속 콘택이 층간 절연막(11)을 관통하여 형성되는데 이 층간 절연막(11)은 셀 영역에 형성된 캐패시터(미도시됨)를 덮도록 형성되는 것으로서 매우 큰 두께를 갖기 때문이다. 따라서, 포토레지스트 패턴만을 이용하여서는 층간 절연막(11)을 관통하는 제1 금속 콘택 형성을 위한 식각시 식각 마진을 확보하는 것이 어렵기 때문에, 포토레지스트 패턴 하부에 이러한 하드마스크를 개재시켜 식각을 수행하여야 한다.

이때, 하드마스크로 본 명세서에서는 폴리실리콘막(12)을 이용한다. 이는 하드마스크용 폴리실리콘막(12)을 제1 금속 콘택 형성시의 식각 베리어로 작용하게 할 뿐만 아니라, 하드마스크용 폴리실리콘막(12)을 이용하여 후속 퓨즈를 형성하기 때문이다.

이어서, 하드마스크용 폴리실리콘막(12) 상부에 제1 금속 콘택 형성을 위한 제1 포토레지스트 패턴(13)을 형성한다.

도1b에 도시된 바와 같이, 제1 포토레지스트 패턴(13)을 식각 베리어로 하드마스크용 폴리실리콘막(12)을 식각하여 제1 금속 콘택이 형성될 영역을 노출시키는 폴리실리콘막 패턴(12a)을 형성한 후, 제1 포토레지스트 패턴(13)을 제거한다.

이어서, 폴리실리콘막 패턴(12a) 상에 퓨즈가 형성될 부분을 덮는 제2 포토레지스트 패턴(14)을 형성한다.

도1c에 도시된 바와 같이, 폴리실리콘막 패턴(12a)을 식각 베리어로 드러난 층간 절연막(11)을 식각함으로써 층간 절연막(11)을 관통하여 기판의 소정 부분을 노출시키는 콘택홀을 형성한다. 이때, 폴리실리콘막 패턴(12a)이 소정 정도 손실될 수 있으나, 제2 포토레지스트 패턴(14) 하부의 폴리실리콘막 패턴(12a)은 보호된다.

이어서, 제2 포토레지스트 패턴(14) 하부의 폴리실리콘막 패턴(12a)을 제외하고, 잔류하는 폴리실리콘막 패턴(12a)을 식각하여 제거한다. 그 결과, 퓨즈가 형성될 부분에만 폴리실리콘막 패턴(12a)이 잔류하여 퓨즈를 형성하게 되며, 이를 이하, 폴리실리콘 퓨즈(12b)라 한다.

이어서, 제2 포토레지스트 패턴(14)을 제거한 후, 콘택홀을 충분히 매립하도록 결과물의 전면에 콘택용 도전막(15)을 형성한다. 이때, 콘택용 도전막(15)은 TiN와 같은 장벽 금속막 및 텅스텐막을 포함할 수 있다.

도1d에 도시된 바와 같이, 층간 절연막(11)이 드러날 때까지 콘택용 도전막(15)을 에치백(etch back)하여 콘택홀 내부에 매립시킴으로써 제1 금속 콘택(15a)을 형성한다. 이때, 폴리실리콘 퓨즈(12b)의 측벽에 콘택용 도전막(15)이 스페이서 형태로 잔류하게 될 수 있으나, 이는 후속 금속 배선 형성을 위한 식각 과정에서 제거될 수 있다.

도1e에 도시된 바와 같이, 제1 금속 콘택(15a) 및 폴리실리콘 퓨즈(12b)를 포함하는 결과물의 전면에 금속 배선 형성을 위한 금속막(16)을 형성한다. 이때, 금속막(16)은 Al을 포함하는 것이 바람직하며, 후속 평탄화 공정을 위하여 금속막(16)의 두께는 폴리실리콘 퓨즈(12b)의 두께보다 작은 것이 바람직하다.

도1f에 도시된 바와 같이, 폴리실리콘 퓨즈(12b)가 드러나면서 금속막(16)과 평탄화되도록 평탄화 공정(예를 들어, CMP)을 수행한 후, 평탄화된 결과물 상에 금속 배선 형성을 위한 제3 포토레지스트 패턴(17)을 형성한다. 이때, 제3 포토레지스트 패턴(17)은 폴리실리콘 퓨즈(12b)를 보호하기 위하여 폴리실리콘 퓨즈(12b)를 덮도록 형성되되, 본 도면에 도시된 바와 같이 레이저 빔에 노출되지 않을 부분 즉, 퓨즈 박스가 형성될 영역 외의 폴리실리콘 퓨즈(12b) 가장자리는 노출시키도록 형성되는 것이 더욱 바람직하다. 이와 같이 폴리실리콘 퓨즈(12b)의 가장자리를 노출시킴으로써 후속 식각 또는 이온주입 공정을 통하여 폴리실리콘 퓨즈(12b) 가장자리의 저항을 중앙부에 비하여 증가시킬 수 있다. 이러한 경우, 후속 리페어 공정에서 조사되는 레이저 빔의 에너지가 폴리실리콘 퓨즈(12b)의 중앙부에 집중되기 때문에 퓨즈 블로잉이 안정적으로 수행될 수 있다.

도1g에 도시된 바와 같이, 포토레지스트 패턴(17)을 식각 베리어로 금속막(16)을 식각하여 제1 금속 콘택(15a)과 연결되는 제1 금속 배선(16a)을 형성한다. 이와 같은 금속막(16)의 식각시 폴리실리콘 퓨즈(12b) 측벽에 스페이서 형태로 잔류하는 콘택용 도전막(15)이 제거될 수 있다. 아울러, 드러난 폴리실리콘 퓨즈(12b)의 가장자리가 소정 깊이 식각되어 본 도면에 도시된 바와 같이, 중앙부가 가장자리에 비하여 돌출된 폴리실리콘 퓨즈 패턴(12c)이 형성될 수 있다. 이러한 폴리실리콘 퓨즈 패턴(12c)은 가장자리가 중앙부에 비하여 높은 저항을 갖는다.

본 명세서에서는, 폴리실리콘 퓨즈(12b)의 가장자리를 식각하는 경우를 설명하였으나, 이에 한정되는 것은 아니며 금속막(16)의 식각시 식각 조건에 따라 폴리실리콘 퓨즈(12b)의 가장자리 식각이 수행되지 않을 수도 있다. 이 경우, 폴리실리콘 퓨즈(12b)의 가장자리 저항을 높이기 위하여 제3 포토레지스트 패턴(17)을 베리어로 드러나는 폴리실리콘 퓨즈(12b)의 가장자리에 이온주입을 수행할 수도 있다. 이온 주입 공정은 O₂를 이용하여 수행되는 것이 바람직하다.

이러한 이온주입 공정은, 폴리실리콘 퓨즈(12b)의 가장자리 식각이 수행된 경우에도 추가적으로 수행될 수도 있다. 즉, 폴리실리콘 퓨즈 패턴(12c)의 가장자리에 선택적으로 이온주입을 수행하여 폴리실리콘 퓨즈 패턴(12c)의 가장자리 저항을 더욱 높일 수도 있다.

본 도면의 공정 결과, 제1 금속 배선(16a)과 폴리실리콘 퓨즈 패턴(12c)이 동일층 상에 형성되기 때문에 후속 퓨즈 박스 형성을 위한 식각이 용이하게 수행될 수 있다. 또한, 폴리실리콘 퓨즈 패턴(12c)이 제1 금속 배선(16a)과 동일층 상에 형성됨에도 불구하고 폴리실리콘의 단일 물질로 이루어지기 때문에 퓨즈 상부의 잔류 절연막 두께(Rox) 범위가 증가하여 후속 퓨즈 박스 형성을 위한 식각이 용이하게 수행될 수 있고 퓨즈 블로잉 역시 안정적으로 수행될 수 있다.

도1h에 도시된 바와 같이, 제1 금속 배선(16a) 및 폴리실리콘 퓨즈 패턴(12c) 상부를 덮는 절연막(18)을 형성한다. 이 절연막(18)에는 공지의 방법으로 형성된 퓨즈 박스 예정 영역을 둘러싸는 제2 금속 콘택(19) 및 제2 금속 배선(20)으로 이루어지는 가드링(guardring)이 구비될 수 있다. 또한, 본 명세서에서는 도시되지 않았으나, 절연막(18)에는 제2 금속 배선(20) 상의 제3 금속 콘택 및 제3 금속 배선이 더 구비될 수도 있다. 이 절연막(18)은 산화막으로 이루어지는 것이 바람직하다.

이어서, 절연막(18) 상에 보호막(21)을 형성한다.

도1i에 도시된 바와 같이, 보호막(21) 상에 퓨즈 박스 형성을 위한 마스크(미도시됨)를 형성한 후, 이 마스크를 식각 베리어로 보호막(21) 및 절연막(18)을 식각하되 폴리실리콘 퓨즈 패턴(12c)의 중앙부 상에서 절연막(18)이 원하는 두께(Rox)로 잔류할 때까지 식각을 수행하여 퓨즈 박스(22)를 형성한다.

이어서, 본 명세서에서는 도시되지 않았으나, 후속 패키징 공정 등에서의 외부 습기와 먼지 등으로부터 칩을 보호하기 위하여 결과물의 전면에 폴리이미드층(polyimide)을 형성한 후, 퓨즈 박스(22)의 저면을 개방시키면서 퓨즈 박스(22) 측벽에 잔류하도록 폴리이미드층 일부를 제거함으로써 퓨즈부 형성 과정을 종료한다.

이와 같은 일련의 공정을 수행한 결과 형성되는 폴리실리콘 퓨즈는 금속 배선과 동일층 상에 위치하기 때문에 퓨즈 박스 형성을 위한 식각이 용이하게 수행될 수 있고, 퓨즈가 폴리실리콘의 단일 물질로 이루어지기 때문에 퓨즈 상부의 잔류 절연막의 두께 범위를 증가시키는 장점 및 퓨즈 블로잉을 용이하게 하는 장점을 갖는다. 특히, 금속 배선 형성을 위한 마스크 공정에서 폴리실리콘 퓨즈의 가장자리 를 노출시킨 후, 이를 식각하거나 이에 이온주입을 수행하여 퓨즈의 가장자리 저항을 중앙부에 비하여 증가시킴으로써 퓨즈 블로잉을 더욱 용이하게 할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도1a 내지 도1i는 본 발명의 일실시예에 따른 퓨즈를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

11 : 층간 절연막 12 : 하드마스크용 폴리실리콘막

12b : 폴리실리콘 퓨즈 13 : 제1 포토레지스트 패턴

14: 제2 포토레지스트 패턴 15a : 제1 금속 콘택

16a : 제1 금속 배선 17 : 제3 포토레지스트 패턴

18 : 절연막 19 : 제2 금속 콘택

20 : 제2 금속 배선 21 : 보호막

22 : 퓨즈 박스

Claims (14)

1. 기판 상에 층간 절연막을 형성하는 단계;

   상기 층간 절연막 상에 금속 콘택 형성을 위한 폴리실리콘 하드마스크를 형성하는 단계;

   상기 폴리실리콘 하드마스크 상에 퓨즈 형성을 위한 제1 마스크 패턴을 형성하는 단계;

   상기 폴리실리콘 하드마스크를 이용하여 상기 층간 절연막을 식각하여 금속 콘택용 홀을 형성하는 단계;

   상기 제1 마스크 패턴에 의하여 드러나는 상기 폴리실리콘 하드마스크를 제거하여 상기 폴리실리콘 하드마스크의 일부로 이루어지는 폴리실리콘 퓨즈를 형성하는 단계; 및

   상기 금속 콘택용 홀에 도전 물질을 매립하여 금속 콘택을 형성하는 단계

   를 포함하는 퓨즈를 구비한 반도체 소자의 제조 방법.
2. 제1항에 있어서,

   상기 폴리실리콘 퓨즈 형성 단계 후에,

   상기 폴리실리콘 퓨즈를 포함하는 결과물의 전면에 금속 배선용 금속막을 형성하는 단계;

   상기 폴리실리콘 퓨즈가 드러나도록 평탄화 공정을 수행하는 단계;

   상기 평탄화 공정이 수행된 결과물 상에 금속 배선 형성을 위한 제2 마스크 패턴을 형성하되, 상기 제2 마스크 패턴이 상기 폴리실리콘 퓨즈를 덮도록 형성하는 단계; 및

   상기 제2 마스크 패턴을 식각 베리어로 상기 금속막을 식각하여 상기 폴리실리콘 퓨즈와 동일층 상에 위치하고, 상기 금속 콘택과 연결된 금속 배선을 형성하는 단계

   를 더 포함하는 퓨즈를 구비한 반도체 소자의 제조 방법.
3. 제2항에 있어서,

   상기 제2 마스크 패턴 형성 단계는,

   상기 폴리실리콘 퓨즈를 덮되, 퓨즈 박스 예정 영역 이외의 상기 폴리실리콘 퓨즈의 가장자리를 노출시키도록 형성되는

   퓨즈를 구비한 반도체 소자의 제조 방법.
4. 제3항에 있어서,

   상기 제2 마스크 패턴 형성 단계 후에,

   상기 제2 마스크 패턴에 의하여 노출되는 상기 폴리실리콘 퓨즈의 가장자리를 소정 깊이 식각하는 단계를 더 포함하는

   퓨즈를 구비한 반도체 소자의 제조 방법.
5. 제3항에 있어서,

   상기 제2 마스크 패턴 형성 단계 후에,

   상기 제2 마스크 패턴에 의하여 노출되는 상기 폴리실리콘 퓨즈의 가장자리에 저항을 증가시키기 위한 이온주입을 수행하는 단계

   를 더 포함하는 퓨즈를 구비한 반도체 소자의 제조 방법.
6. 제4항에 있어서,

   상기 폴리실리콘 퓨즈의 가장자리를 소정 깊이 식각하는 단계 후에,

   상기 소정 깊이 식각된 상기 폴리실리콘 퓨즈의 가장자리에 저항을 증가시키기 위한 이온주입을 수행하는 단계

   를 더 포함하는 퓨즈를 구비한 반도체 소자의 제조 방법.
7. 제5항 또는 제6항에 있어서,

   상기 이온주입은,

   O₂를 이용하여 수행되는

   퓨즈를 구비한 반도체 소자의 제조 방법.
8. 제2항에 있어서,

   상기 금속막 형성 단계는,

   상기 금속막이 상기 폴리실리콘 퓨즈의 두께보다 낮은 두께를 갖도록 수행되는

   퓨즈를 구비한 반도체 소자의 제조 방법.
9. 삭제
10. 제1항에 있어서,

    상기 폴리실리콘 퓨즈 형성 단계 후에,

    상기 폴리실리콘 퓨즈를 포함하는 결과물의 전체 구조 상에 절연막 및 보호막을 형성하는 단계; 및

    상기 폴리실리콘 퓨즈 상부에서 상기 절연막이 원하는 두께로 잔류할 때까지 상기 보호막 및 상기 절연막을 선택적으로 식각하여 퓨즈 박스를 형성하는 단계

    를 더 포함하는 퓨즈를 구비한 반도체 소자의 제조 방법.
11. 삭제
12. 삭제
13. 삭제
14. 삭제

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