KR100865710B1 - 퓨즈 박스를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

Abstract

본 발명은 퓨즈 박스를 구비한 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명의 퓨즈 박스를 구비한 반도체 소자는, 기판; 상기 기판 상에 형성되고 언더컷에 의해 하부 에지가 노출되는 퓨즈; 상기 퓨즈의 측벽 및 상기 퓨즈의 상기 하부 에지를 감싸는 퓨즈 보호막; 및 상기 퓨즈를 덮는 절연막을 포함하고, 상술한 본 발명에 의한 퓨즈박스를 구비한 반도체 소자 및 그 제조 방법은, 퓨즈의 측벽 및 하부 에지를 감싸는 퓨즈 보호막을 형성하여 퓨즈 블로잉시 폭발력이 수직 상승 방향으로만 발산되게 함으로써 해당 퓨즈 주변의 크랙 또는 인접 퓨즈의 어택과 같은 리페어 공정 불량을 방지할 수 있고, 그에 따라 소자의 신뢰성 및 수율을 향상시킬 수 있다.

퓨즈, 퓨즈 박스, 리페어, 블로잉, 폭발력, 퓨즈 보호막

Description

퓨즈 박스를 구비한 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH FUSE BOX AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 퓨즈 박스(fuse box)를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.

일반적으로 반도체 메모리 소자를 구성하고 있는 수많은 미세 셀 중에서 어느 한 개라도 결함이 발생하게 되면 그 반도체 메모리 소자는 제 기능을 수행할 수 없게 된다. 그러나, 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 메모리 소자 전체를 불량품으로 폐기하는 것은 수율(yield) 측면에서 매우 비효율적이다.

따라서, 현재에는 메모리 소자 내에 미리 리던던시(redundancy) 셀을 두고 이 리던던시 셀을 이용하여 불량 셀을 대체하는 리페어 공정을 수행함으로써 수율 향상을 이루고 있다.

이와 같은 리페어 공정에서는 먼저 불량 셀 여부를 판단하여야 하며, 이를 위하여 반도체 메모리 소자는 퓨즈 박스를 구비한다. 퓨즈 박스는 복수개의 퓨즈 라인을 구비하며 그 연결 상태에 따라 불량 셀의 어드레스(adress) 정보를 저장한다. 그 후, 외부 어드레스가 입력되면 반도체 메모리 소자는 외부 어드레스와 퓨즈박스의 불량 셀의 어드레스 정보를 비교하여 외부 어드레스에 해당하는 셀을 불량 셀로 판단하고 다른 정상 셀로 대체하도록 한다.

도1a는 종래 기술에 따른 퓨즈박스를 구비한 반도체 소자의 제조 방법을 설명하기 위한 단면도이고, 도1b는 그 문제점을 설명하기 위한 단면도이다.

먼저 도1a에 도시된 바와 같이, 최상부에 절연막이 형성된 기판(10) 상에 복수개의 퓨즈(11)를 형성한다.

이어서, 퓨즈(11) 상에 층간 절연막(12) 및 보호막(13)을 형성한다. 이때, 층간 절연막(12) 및 보호막(13)은 단일막으로 이루어지거나 또는 복수의 막이 적층된 다층막으로 이루어질 수 있다.

이어서, 퓨즈(11) 상부에 층간 절연막(12)이 소정 두께(H1) 잔류하도록 보호막(13) 및 층간 절연막(12) 일부를 선택적으로 식각하여 퓨즈 박스(14)를 형성한다.

이러한 반도체 소자에서는, 퓨즈 박스(14)를 통하여 원하는 퓨즈(11)에 레이저(laser)를 조사하고 그에 따라 해당 퓨즈(11)를 가열시켜 폭발하게 함으로써 해당 퓨즈(11)를 컷팅(cutting)하는 방식, 즉, 퓨즈 블로잉(fuse blowing) 방식으로 리페어 공정을 수행한다.

그러나, 이러한 종래 기술을 이용하는 경우 다음과 같은 문제점이 발생한다.

퓨즈에 레이저를 조사하여 폭발시키는 경우에 있어서, 대부분의 폭발력은 수직 상승 방향으로 발산된다. 그러나, 일부 폭발력은 수평 방향 및/또는 퓨즈의 하부 에지(edge) 방향으로 발산되게 된다.

따라서, 도1b에 도시된 바와 같이, 퓨즈 컷팅 후의 단면을 살펴보면 해당 퓨즈 하부의 기판에 크랙(crack)이 발생하거나("A" 참조), 인접 퓨즈에 어택(attack)이 발생하게 된다("B" 참조). 이러한 리페어 공정 불량은 소자의 신뢰성 및 수율을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 종래의 퓨즈 블로잉시 발생하는 리페어 공정 불량을 방지하여 소자의 신뢰성 및 수율을 향상시킬 수 있는 퓨즈박스를 구비한 반도체 소자 및 그 제조 방법을 제공하고자 한다.

상기 과제를 해결하기 위한 본 발명의 퓨즈 박스를 구비한 반도체 소자는, 기판; 상기 기판 상에 형성되고 언더컷에 의해 하부 에지가 노출되는 퓨즈; 상기 퓨즈의 측벽 및 상기 퓨즈의 상기 하부 에지를 감싸는 퓨즈 보호막; 및 상기 퓨즈를 덮는 절연막을 포함한다.

또한, 상기 과제를 해결하기 위한 본 발명의 퓨즈 박스를 구비한 반도체 소자의 제조 방법은, 기판 상에 퓨즈용 도전층 및 제1 절연막을 형성하는 단계; 상기 제1 절연막 및 상기 퓨즈용 도전층을 선택적으로 식각하여 퓨즈 및 제1 절연막 패턴의 적층 구조를 형성하는 단계; 상기 퓨즈의 하부 에지를 노출시키는 언더컷을 형성하는 단계; 상기 언더컷을 포함하는 결과물의 전면에 퓨즈 보호용 제2 절연막을 형성하는 단계; 상기 제2 절연막을 포함하는 결과물의 전체 구조 상부에 제3 절연막을 형성하는 단계; 상기 제1 절연막 패턴이 드러날 때까지 평탄화 공정을 수행하는 단계; 및 상기 퓨즈 상부에 상기 제1 절연막 패턴이 소정 두께 잔류할 때까지 상기 제1 절연막 패턴 일부를 제거하는 단계를 포함한다.

상술한 본 발명에 의한 퓨즈박스를 구비한 반도체 소자 및 그 제조 방법은, 퓨즈의 측벽 및 하부 에지를 감싸는 퓨즈 보호막을 형성하여 퓨즈 블로잉시 폭발력이 수직 상승 방향으로만 발산되게 함으로써 해당 퓨즈 주변의 크랙 또는 인접 퓨즈의 어택과 같은 리페어 공정 불량을 방지할 수 있고, 그에 따라 소자의 신뢰성 및 수율을 향상시킬 수 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2a 내지 도2i는 본 발명의 일실시예에 따른 퓨즈박스를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.

도2a에 도시된 바와 같이, 최상부에 절연막이 형성된 기판(20) 상에 퓨즈용 도전층(21)을 형성한다. 이때, 퓨즈용 도전층(21)으로는 반도체 메모리 소자의 셀 영역에 형성되는 금속 배선을 이용할 수 있다.

이어서, 퓨즈용 도전층(21) 상에 제1 절연막(22)을 형성한다. 제1 절연막(22)은 후속 공정을 통하여 퓨즈 상부에 소정 두께 잔류함으로써 가열되는 해당 퓨즈의 폭발을 가능하게 하는 막으로서, 산화막으로 이루어지는 것이 바람직하다.

도2b에 도시된 바와 같이, 제1 절연막(22) 상에 퓨즈 패터닝을 위한 포토레지스트 패턴(24)을 형성한다. 포토레지스트 패턴(24)의 하부에는 노광 공정시 반사 방지를 위한 반사방지막(23)이 개재될 수 있다.

도2c에 도시된 바와 같이, 포토레지스트 패턴(24)을 식각 마스크로 제1 절연막(22) 및 퓨즈용 도전층(21)을 식각하여, 복수개의 퓨즈(21a)를 형성하면서 퓨즈(21a) 상부에 제1 절연막 패턴(22a)이 적층된 구조를 형성한다.

이어서, 포토레지스트 패턴(24)을 제거한다.

도2d에 도시된 바와 같이, 습식 세정을 수행하여 노출되는 기판(20)을 소정 깊이 식각한다. 이때, 습식 세정의 특성상 퓨즈(21a) 하부에 언더컷(undercut)이 형성되고, 그에 따라 퓨즈(21a) 하부의 에지가 노출된다(도2d의 점선 부분 참조).

도2e에 도시된 바와 같이, 결과물의 전면에 제2 절연막(25)을 형성한다. 제2 절연막(25)은 후속 퓨즈 블로잉시 퓨즈 보호막으로 이용하기 위한 것으로서, 질화막으로 이루어지는 것이 바람직하다. 특히, 제2 절연막(25)이 노출된 퓨즈(21a) 하부의 에지 부분까지 감싸도록 하기 위하여 화학기상증착법으로 제2 절연막(25)을 형성하는 것이 바람직하다.

이어서, 제2 절연막(25)이 형성된 결과물의 전체 구조 상부에 제3 절연막(26)을 형성한다. 제3 절연막(26)은 퓨즈(21a) 간 절연을 위한 것으로서, 제1 절연막 패턴(22a)과 동일한 물질막(예를 들어, 산화막)으로 이루어지는 것이 바람직하다.

도2f에 도시된 바와 같이, 제1 절연막 패턴(22a)이 드러날 때까지 평탄화 공정(예를 들어, CMP)을 수행한다. 그 결과, 제2 절연막(25)은 퓨즈(21a)의 측벽 및 퓨즈(21a) 하부의 에지를 감싸는 패턴을 갖게 되며, 이와 같은 제2 절연막(25) 패턴을 이하, 퓨즈 보호막(25a)이라 한다.

도2g에 도시된 바와 같이, 평탄화 공정이 수행된 결과물의 전체 구조 상부에 칩(chip) 보호를 위한 보호막(27)을 형성한다. 본 명세서에서는 도시되지 않았으나, 보호막(27)의 하부에는 층간 절연막이 더 개재될 수도 있다.

도2h에 도시된 바와 같이, 퓨즈 박스 형성을 위한 1차 식각을 수행하되, 퓨즈 보호막(25a)에서 식각이 정지되도록 보호막(27)(보호막(27) 하부에 층간 절연막이 개재된 경우에는 보호막(27) 및 층간 절연막)을 선택적으로 식각한다.

도2i에 도시된 바와 같이, 퓨즈 박스 형성을 위한 2차 식각을 수행하되, 퓨즈(21a) 상부에 제1 절연막 패턴(22a)이 소정 두께 잔류하도록 제1 절연막 패턴(22a)을 식각하여 퓨즈 박스(28)를 형성한다. 이때, 제3 절연막(26)도 제1 절연막 패턴(22a)과 같은 정도로 식각될 수 있다. 여기서, 퓨즈 블로잉시 퓨즈 폭발력을 증가시킬 수 있도록 퓨즈(21a) 상부에 잔류하는 제1 절연막 패턴(22a)의 두께는 500~2500Å이 되는 것이 바람직하다. 또한, 퓨즈 블로잉시 퓨즈 폭발력이 주변에 미치는 영향을 최소화할 수 있도록 퓨즈 보호막(25a)의 높이는 퓨즈(21a)의 높이보다 큰 것이 바람직하며, 이를 위하여 제1 절연막 패턴(22a) 식각시 퓨즈 보호막(25a)의 손실이 최소화되어야 한다.

이와 같이 형성된 본 발명의 반도체 소자에서는, 퓨즈 블로잉시 폭발력이 수 직 상승 방향으로만 발산되며, 수평 방향 및/또는 퓨즈 하부 에지 방향으로 발산되는 폭발력은 퓨즈 보호막에 의하여 차단 또는 완화되기 때문에 해당 퓨즈 주변의 크랙 또는 인접 퓨즈의 어택을 최소화할 수 있다.

아울러, 퓨즈 보호막을 식각 정지막으로 이용하여 퓨즈 박스 형성을 위한 식각을 2단계로 나누어 진행함으로써 퓨즈 상부에 잔류하는 절연막 두께를 용이하게 조절할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도1a 및 도1b는 종래 기술에 따른 퓨즈박스를 구비한 반도체 소자의 제조 방법 및 그 문제점을 설명하기 위한 단면도.

도2a 내지 도2i는 본 발명의 일실시예에 따른 퓨즈박스를 구비한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

20 : 기판 21a : 퓨즈

22a : 제1 절연막 패턴 23 : 반사 방지막

24 : 포토레지스트 패턴 25a : 퓨즈 보호막

26 : 제3 절연막 27 : 보호막

28 : 퓨즈 박스

Claims (16)

1. 기판;

   상기 기판 상에 형성되고 언더컷에 의해 하부 에지가 노출되는 퓨즈;

   상기 퓨즈의 측벽 및 상기 퓨즈의 상기 하부 에지를 감싸는 퓨즈 보호막; 및

   상기 퓨즈 상부의 제1 절연막

   을 포함하는 퓨즈 박스를 구비한 반도체 소자.
2. 제1항에 있어서,

   상기 기판은,

   최상부에 절연막을 갖는

   퓨즈 박스를 구비한 반도체 소자.
3. 제1항에 있어서,

   상기 퓨즈 보호막은,

   상기 퓨즈의 높이보다 더 큰 높이를 갖는

   퓨즈 박스를 구비한 반도체 소자.
4. 제3항에 있어서,

   상기 퓨즈 보호막 사이의 제2 절연막을 더 포함하고,

   상기 퓨즈 보호막에 의하여 상기 제1 절연막과 상기 제2 절연막은 상호 분리되는

   퓨즈 박스를 구비한 반도체 소자.
5. 제1항에 있어서,

   상기 제1 절연막의 두께는 500~2500Å인

   퓨즈 박스를 구비한 반도체 소자.
6. 제1항에 있어서,

   상기 퓨즈 보호막은,

   질화막으로 이루어지는

   퓨즈 박스를 구비한 반도체 소자.
7. 제1항, 제4항 또는 제6항 중 어느 한 항에 있어서,

   상기 제1 절연막은,

   산화막으로 이루어지는

   퓨즈 박스를 구비한 반도체 소자.
8. 기판 상에 퓨즈용 도전층 및 제1 절연막을 형성하는 단계;

   상기 제1 절연막 및 상기 퓨즈용 도전층을 선택적으로 식각하여 퓨즈 및 제1 절연막 패턴의 적층 구조를 형성하는 단계;

   상기 퓨즈의 하부 에지를 노출시키는 언더컷을 형성하는 단계;

   상기 언더컷을 포함하는 결과물의 전면에 퓨즈 보호용 제2 절연막을 형성하는 단계;

   상기 제2 절연막을 포함하는 결과물의 전체 구조 상부에 제3 절연막을 형성하는 단계;

   상기 제1 절연막 패턴이 드러날 때까지 평탄화 공정을 수행하는 단계; 및

   상기 퓨즈 상부에 상기 제1 절연막 패턴이 소정 두께 잔류할 때까지 상기 제1 절연막 패턴 일부를 제거하는 단계

   를 포함하는 퓨즈 박스를 구비한 반도체 소자의 제조 방법.
9. 제8항에 있어서,

   상기 언더컷 형성 단계는,

   습식 세정을 이용하여 수행되는

   퓨즈 박스를 구비한 반도체 소자의 제조 방법.
10. 제8항에 있어서,

    상기 제2 절연막 형성 단계는,

    화학기상증착법을 이용하여 수행되는

    퓨즈 박스를 구비한 반도체 소자의 제조 방법.
11. 제8항에 있어서,

    상기 제2 절연막은 질화막으로 이루어지는

    퓨즈 박스를 구비한 반도체 소자의 제조 방법.
12. 제8항 또는 제11항에 있어서,

    상기 제1 절연막 및 상기 제3 절연막은 산화막으로 이루어지는

    퓨즈 박스를 구비한 반도체 소자의 제조 방법.
13. 제8항에 있어서,

    상기 제1 절연막 및 상기 제3 절연막은 동일 물질로 이루어지고,

    상기 제1 절연막 패턴 일부를 제거하는 단계에서,

    상기 제3 절연막이 상기 제1 절연막 패턴과 함께 식각되는

    퓨즈 박스를 구비한 반도체 소자의 제조 방법.
14. 제8항에 있어서,

    상기 제1 절연막 패턴을 일부를 제거하는 단계는,

    상기 제2 절연막이 식각되지 않는 조건으로 수행되는

    퓨즈 박스를 구비한 반도체 소자의 제조 방법.
15. 제8항에 있어서,

    상기 소정 두께는 500~2500Å인

    퓨즈 박스를 구비한 반도체 소자의 제조 방법.
16. 제8항에 있어서,

    상기 평탄화 공정을 수행하는 단계 후에,

    상기 평탄화된 결과물의 전체 구조 상부에 적어도 보호막을 형성하는 단계; 및

    상기 제2 절연막에서 식각이 정지되도록 적어도 상기 보호막을 선택적으로 식각하는 단계

    를 더 포함하는 퓨즈 박스를 구비한 반도체 소자의 제조 방법.

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