KR20020075002A - 퓨즈 영역을 갖는 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
퓨즈 영역을 갖는 반도체 장치 및 그 제조방법을 제공한다. 본 발명의 퓨즈 영역은 반도체 기판 상에 형성된 하부절연막, 하부절연막 상에 형성된 복수개의 퓨즈 및 각 퓨즈의 상부면 및 측벽을 덮으면서 서로 격리된 복수개의 퓨즈 절연막 패턴을 포함한다. 복수개의 퓨즈 절연막 패턴은 복수개의 퓨즈 위에 차례로 제 1 층간절연막, 복수개의 캐핑막 패턴 및 상부층을 형성한 후 상부층, 제 1 층간절연막 및 캐핑막 패턴을 식각하는 과정에 캐핑막 패턴을 식각저지막으로 활용함으로써 서로 격리된 제 1 층간 절연막의 잔존물을 형성하는 단계로 이루어지며, 여기서 잔존한 제 1 층간 절연막이 퓨즈 절연막 패턴을 구성한다. 이와같이 서로 격리된 퓨즈 절연막 패턴을 형성함으로써 특정 퓨즈에 대한 레이저 보수시 발생되는 인접한 퓨즈에 대한 손상을 방지할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 퓨즈 영역을 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
일반적인 반도체 장치를 제조함에 있어서, 제조공정이 복잡해지고 집적도가 증가함에 따라 셀 또는 회로에 불량이 발생할 확률이 높아진다. 반도체 장치의 어느 한 셀에 불량이 발생하였을 경우, 나머지 다른 부분이 정상적으로 작동함에도 불구하고 그 반도체 장치 전체를 사용할 수 없게 된다면, 생산수율이 낮아지고 비효율적이다. 따라서, 예비셀(redundant cell) 및 예비 회로(redundant circuit)를배치한 후, 특정 셀의 불량이 발생하였을 때 퓨즈 및 예비회로를 이용하여 상기 예비셀로 대체하는 리던던시(redundancy) 방식이 채택되었다. 이러한 리던던시 방식은 금속 또는 폴리실리콘으로 형성된 퓨즈를 레이저로 끊어주는 방식을 채택하고 있으며, 이를 위해 퓨즈상에 잔존하는 절연막의 두께가 균일한 것이 요구된다.
도 1은 종래의 퓨즈 영역의 구조를 설명하기 위한 단면도이다.
도 1을 참조하면, 종래 기술에 따른 반도체 장치는 반도체 기판 상에 개방된 퓨즈 영역(b)과 개방되지 않은 비퓨즈 영역(a)을 포함한다. 상기 퓨즈 영역(b)은 상기 반도체 기판상에 차례로 형성된 하부절연막(210), 퓨즈(110) 및 상기 하부절연막 및 퓨즈를 덮는 리세스된 제 1 층간절연막(220)을 포함한다. 상기 비퓨즈 영역(a)은 상기 반도체 기판 상에 차례로 형성된 상기 하부절연막(210), 제 1 층간절연막(220), 콘택하부 도전막 패턴(125), 상기 콘택하부 도전막 패턴을 덮는 제 2층간절연막(230), 상기 제 2 층간절연막을 관통하여 상기 콘택하부 도전막 패턴(125)에 접촉하는 제 3 도전막 패턴(135), 상기 제 3 도전막 패턴을 덮는 제 3 층간절연막(240) 및 상기 제 3 층간절연막을 덮는 보호막(250)을 포함한다. 또한 상기 퓨즈 영역의 퓨즈(110)은 연결된 하나의 제 1 층간절연막(220)에 의해 덮여져있다.
상기 반도체 장치는 상기 퓨즈 중 특정 퓨즈에 레이저를 조사하여 전기적 단절 상태를 만드는 방법으로 레이저 보수를 수행한다. 상기 레이저를 이용해 전기적 단절 상태를 만드는 방법은 레이저의 에너지로 상기 특정 퓨즈을 녹여 끊음으로써 이루어지는데, 이때 이루어지는 레이저의 조사는 원하는 특정 퓨즈에 국한되어야한다. 그런데 상기 도 1의 퓨즈 영역(b)과 같은 구조, 즉 연결된 하나의 제 1 층간절연막(220)에 의해 덮여진 퓨즈(110)의 구조를 가지는 반도체 장치는 특정 퓨즈에 대한 레이저 보수로 인해 인접한 퓨즈에 의도하지 않은 손상을 줄 수 있다. 그 손상은 상기 리세스된 제 1 층간절연막 두께의 불균일 및 떨어져나가는 양상에 영향을 받는다. 특히 특정 퓨즈에 대한 레이저 보수시 상기 특정 퓨즈를 덮는 제 1 층간절연막이 인접 퓨즈에 손상을 줄 정도로 크게 떨어져나갈 수 있고, 이러한 인접 퓨즈에 대한 손상은 레이저 보수를 통해 발생되는 새로운 불량이 된다.
본 발명이 이루고자 하는 기술적 과제는 레이저 보수로 인한 인접 퓨즈에의 손상을 방지하기 위해, 서로 격리된 퓨즈 절연막 패턴에 의해 덮여진 퓨즈 영역을 갖는 반도체 장치를 제공하는데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 서로 격리된 퓨즈 절연막 패턴에 의해 덮여진 퓨즈 영역을 갖는 반도체 장치 제조방법을 제공하는데 있다.
도 1은 종래 기술에 의해 형성된 퓨즈 영역의 단면도이다.
도 2 내지 도 6은 본 발명의 바람직한 실시예에 따른 퓨즈 영역을 갖는 반도체 장치 형성 방법의 주요 단계를 나타내는 공정 단면도들이다.
도 7은 본 발명에 따른 퓨즈 영역을 갖는 반도체 장치를 나타내는 단면도이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 반도체 장치에 있어서, 분리된 퓨즈 절연막 패턴으로 구성된 퓨즈 영역을 제공한다. 이 퓨즈 영역은 반도체 기판 상에 형성된 하부절연막, 상기 하부절연막 상에 형성된 복수개의 퓨즈 및 상기 각 퓨즈의 상부면 및 측벽을 덮으면서 서로 격리된 퓨즈 절연막 패턴을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 분리된 퓨즈 절연막 패턴에 의해 덮여진 퓨즈 영역을 갖는 반도체 장치 제조방법을 제공한다. 이 방법은퓨즈 영역을 포함하는 반도체 기판 상에 하부절연막을 형성하는 단계, 상기 퓨즈 영역 내의 상기 하부절연막 상에 복수개의 퓨즈를 형성하는 단계 및 상기 각 퓨즈의 상부면 및 측벽을 덮으면서 서로 격리된 퓨즈 절연막 패턴을 형성하는 단계를 포함한다.
상기 복수개의 퓨즈 절연막 패턴을 형성하는 단계는 상기 복수개의 퓨즈 영역을 갖는 반도체 기판의 전면에 제 1 층간절연막을 형성하는 단계, 상기 제 1 층간절연막 상에 상기 각 퓨즈와 중첩되고 서로 격리된 복수개의 캐핑막 패턴을 형성하는 단계, 상기 복수개의 캐핑막 패턴을 덮는 상부층을 형성하는 단계 및 상기 상부층, 상기 캐핑막 패턴 및 상기 제 1 층간절연막을 식각하는 단계를 포함한다. 특히 상기 상부층, 상기 캐핑막 패턴 및 상기 제 1 층간절연막을 식각하는 단계는 상기 캐핑막 패턴을 식각저지막으로 사용하여 상기 퓨즈 절연막 패턴을 구현하는 것을 특징으로 한다. 또한 상기 복수개의 캐핑막 패턴은 상기 복수개의 퓨즈보다 넓은 폭을 가지도록 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 2 내지 도 5는 본 발명의 바람직한 실시예로 형성되는 퓨즈 영역의 제조 과정을 설명하기 위해, 반도체 장치의 퓨즈영역 및 그 주변영역을 나타내는 공정단면도들이다.
도 2를 참조하면, 반도체 기판 위에 하부절연막(210)을 형성한 후 퓨즈영역(b)에 복수개의 퓨즈(110)를 형성한다. 상기 복수개의 퓨즈가 형성된 결과물 상부에 제 1 층간절연막(220)을 형성한 후 제 2 도전막을 적층한다. 상기 제 2 도전막을 패터닝하여 비퓨즈영역(a)의 소정 영역에 콘택하부 도전막 패턴(125)을 형성하는 동시에 퓨즈 영역내의 상기 제 1 층간절연막 상에 각각의 퓨즈(110)보다 넓은 폭을 가지는 복수개의 캐핑막 패턴(120)을 각 퓨즈에 중첩되게 형성한다.
상기 복수개의 퓨즈(110)는 상기 비퓨즈 영역에서 형성되는 비트라인 형성 공정시 동시에 형성하는 것이 바람직하며, 폴리실리콘막 및 상기 폴리실리콘막 위에 적층된 실리사이드로 형성하는 것이 바람직하다. 또한 상기 제 1 층간절연막(220)은 BPSG막을 사용하는 것이 바람직하다. 또한 상기 캐핑막 패턴(120)으로 사용되는 제 2 도전막은 콘택하부 도전막 패턴을 구성하기도하므로 폴리 실리콘으로 구성하는 것이 바람직하다.
도 3를 참조하면, 상기의 결과물을 포함하는 반도체 기판 위에 제 2 층간절연막(230)을 형성한 후, 상기 제 2 층간절연막을 관통하여 상기 콘택하부 도전막 (125)을 노출시키는 콘택홀(500)을 형성한다. 상기 콘택홀을 채우면서 상기 제 2 층간절연막 위에 적층되는 제 3 도전막(130)을 형성한다.
상기 콘택홀(500)을 채우는 공정은 상기 콘택홀을 또다른 도전성 물질로 채우고 리세스하여 상기 콘택홀 내부에만 상기 또다른 도전성 물질을 남긴 후, 그 결과물 위에 제 3 도전막을 형성하는 방법으로 이루어질 수도 있다. 또한 상기 제 3 도전막(130)은 알루미늄으로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 제 3 도전막(130)을 패터닝하여 제 3 도전막 패턴(135)을 형성한 후, 그 결과물을 포함하는 반도체 기판 위에 차례로 제 3 층간절연막(240) 및 보호막(250)을 형성한다.
상기 제 3 층간 절연막(240)은 HDP 산화막으로 형성하는 것이 바람직하며, 상기 보호막(250)은 PE-CVD 방식에 의해 적층된 실리콘질화막으로 형성하는 것이 바람직하다. 여기서 상기 퓨즈영역(b) 내의 상기 캐핑막 패턴(120) 위에 차례로 적층된 제 2 층간 절연막(230), 제 3 층간절연막(240) 및 보호막(250)은 상부층(290)을 구성한다.
도 5를 참조하면, 사진공정을 통해 상기 비퓨즈 영역(a)에만 포토레지스터 패턴을 형성한 후, 상기 캐핑막 패턴(120)을 식각저지막으로 사용하여 상기 퓨즈 영역(b)내의 상기 상부층(290) 및 제 1 층간절연막(220)을 식각함으로써 퓨즈절연막 마스크 패턴(700)을 형성한다. 상기 퓨즈절연막 마스크 패턴(700)은 상부 및 측벽이 노출된 상기 캐핑막 패턴(120) 및 상기 캐핑막 패턴 아래에 상기 식각공정에서 식각되지 않은 제 1 층간 절연막(221)으로 구성된다. 상기 식각공정은 이방성 식각의 방법으로 실시되는 것이 바람직하며 상부층(290) 제거를 위한 식각공정과 제 1 층간절연막(220)에 대한 과도식각 공정은 연속적인 공정단계로 이루어지는 것이 바람직하다.
도 6을 참조하면, 상기 포토레지스터 패턴을 제거한 후 상기 퓨즈절연막 마스크 패턴(700)을 식각저지막으로 이용하여 퓨즈절연막 패턴(225)의 형성을 위한 이방성 식각을 실시한다. 상기 식각 공정의 조건은 상기 캐핑막 패턴(120)으로 사용되는 물질과 상기 제 1 층간절연막(220) 사이의 식각선택비를 낮춰 진행한다. 이에따라, 상기 캐핑막 패턴(120)의 전부 및 상기 캐핑막 패턴 하부의 제 1 층간절연막(221)의 일부가 식각되는 동안 상기 캐핑막 패턴 측면의 제 1 층간절연막(222)이 제거되어 상기 하부절연막(210)이 노출된 퓨즈 절연막 패턴을 형성하게 된다. 그 결과, 상기 퓨즈절연막 패턴(225)은 상기 퓨즈 도전막(110)의 측벽 및 상부를 접촉하면서 둘러싸게 되고 각 퓨즈절연막 패턴은 서로 이격된다. 그런데 특정 퓨즈에 대한 레이저 보수가 인접 퓨즈에 미치는 영향을 최소화하고자하는 본 발명의 목적에 비추어, 상기 캐핑막 패턴 측면의 제 1 층간절연막(222)은 적어도 레이저 보수시 인접 퓨즈에 영향을 주지 않는 한도 내에서 상기 복수의 퓨즈 절연막 패턴(225)들 사이에 잔존할 수 있다.
도시하지는 않았지만, 상기 퓨즈절연막 패턴(225)은 도 5 및 도 6에서 설명한 방법과 다른 방법을 사용하여 형성할 수도 있다. 예를 들면, 상기 캐핑막 패턴들 (120)을 식각저지막으로 사용하여 상기 상부층(290)을 식각하여 상기 캐핑막 패턴들(120)을 노출시킴과 동시에 상기 퓨즈들(110) 사이의 하부절연막(210)을 노출시킨다. 이에 따라, 상기 각 퓨즈(110)의 상부면 및 측벽을 덮는 제 1 층간절연막(221)이 형성된다. 이어서, 상기 노출된 캐핑막 패턴들(120)만을 선택적으로 제거한다. 이때, 상기 노출된 캐핑막 패턴들(120)을 제거하는 공정은 상기 상부층(290) 및 상기 하부절연막(210)에 대하여 식각선택비를 갖는 식각 레서피를 사용하여 실시한다. 그러나, 상기 캐핑막 패턴등(120)을 제거하는 동안 상기 제 1 층간절연막(221)의 상부가 과도식각될 수도 있다. 그 결과, 제 1 층간절연막(221)보다 얇은 두께를 갖는 퓨즈절연막 패턴(225)이 형성된다.
도 7의 단면도를 통해, 본 발명의 바람직한 실시예에 따라 형성된 반도체 장치의 퓨즈영역을 설명한다.
도 7를 참조하면, 본 발명의 퓨즈영역은 반도체 기판 상에 형성된 하부절연막(210), 상기 하부절연막 상에 일방향으로 형성된 복수개의 퓨즈(110) 및 상기 퓨즈의 각각을 덮는 복수개의 퓨즈 절연막 패턴(225)을 포함한다. 보다 자세히는, 상기 복수개의 퓨즈 절연막 패턴(225)은 상기 퓨즈(110)의 상부 및 측벽을 둘러싸는 동시에 상기 퓨즈 절연막 패턴(225)들 각각은 서로 이격된다.
그런데, 상기 퓨즈 절연막 패턴들 사이에는, 적어도 특정 퓨즈에 대한 레이저 보수가 인접한 퓨즈에 영향을 미치지 않는 범위 내에서, 잔존하는 절연막이 포함될 수도 있다.
상술한 바와 같이 본 발명에 따르면, 이격된 퓨즈 절연막 패턴을 통해 퓨즈 영역을 갖는 반도체 장치에 대한 레이저 보수가 인접한 퓨즈에 미치는 손상을 최소화함으로써 생산수율을 향상시킬 수 있다.
Claims (5)
- 퓨즈 영역을 갖는 반도체장치에 있어서,반도체 기판 상에 형성된 하부절연막;상기 퓨즈 영역 내의 상기 하부절연막 상에 형성된 복수개의 퓨즈; 및상기 각 퓨즈의 상부면 및 측벽을 덮는 복수개의 퓨즈 절연막 패턴을 포함하되, 상기 복수개의 퓨즈 절연막 패턴은 서로 격리된 것을 특징으로 하는 반도체장치.
- 퓨즈 영역을 갖는 반도체장치의 제조 방법에 있어서,반도체 기판상에 하부절연막을 형성하는 단계;상기 퓨즈 영역 내의 상기 하부절연막 상에 복수개의 퓨즈를 형성하는 단계;상기 각 퓨즈의 상부면 및 측벽을 덮는 복수개의 퓨즈 절연막 패턴을 형성하는 단계를 포함하되, 상기 복수개의 퓨즈 절연막 패턴은 서로 격리된 것을 특징으로하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 복수개의 퓨즈 절연막 패턴을 형성하는 단계는상기 복수개의 퓨즈를 갖는 반도체기판의 전면에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간절연막 상에 상기 각 퓨즈와 중첩되고 서로 격리된 복수개의 캐핑막 패턴을 형성하는 단계;상기 복수개의 캐핑막 패턴이 형성된 결과물 전면에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막의 소정영역 상에 금속배선을 형성하는 단계;상기 금속배선이 형성된 결과물 전면에 보호막을 형성하는 단계;상기 복수개의 캐핑막 패턴을 식각저지막으로 사용하여 상기 퓨즈 영역 내의 상기 보호막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 연속적으로 식각하여 상기 캐핑막 패턴들 사이에 리세스된 영역을 갖는 제 1 층간절연막을 형성하는 단계; 및상기 복수개의 캐핑막 패턴을 제거함과 동시에 상기 리세스된 영역 아래에 잔존하는 제 1 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 2 항에 있어서,상기 복수개의 퓨즈 절연막 패턴을 형성하는 단계는상기 복수개의 퓨즈를 갖는 반도체기판의 전면에 제 1 층간 절연막을 형성하는 단계;상기 제 1 층간절연막 상에 상기 각 퓨즈와 중첩되고 서로 격리된 복수개의 캐핑막 패턴을 형성하는 단계;상기 복수개의 캐핑막 패턴이 형성된 결과물 전면에 제 2 층간절연막을 형성하는 단계;상기 제 2 층간절연막의 소정영역 상에 금속배선을 형성하는 단계;상기 금속배선이 형성된 결과물 전면에 보호막을 형성하는 단계;상기 복수개의 캐핑막 패턴을 식각저지막으로 사용하여 상기 퓨즈 영역 내의 상기 보호막, 상기 제 2 층간절연막 및 상기 제 1 층간절연막을 연속적으로 식각하여 상기 캐핑막 패턴들 사이에 상기 하부절연막을 노출시키는 리세스된 영역을 형성하는 단계; 및상기 복수개의 캐핑막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 3 항 또는 제 4항에 있어서,상기 복수개의 캐핑막 패턴은 상기 복수개의 퓨즈보다 넓은 폭을 가지도록 형성하는 것을 특징으로하는 반도체장치의 제조방법.
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| WITN | Withdrawal due to no request for examination |