KR100324142B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

반도체 장치에 있어서, 콘택 영역은 반도체 기판의 소정 위치에 형성된 드레인에 접속되는 다결정 실리콘 등으로 형성된다. 비트 라인은 상기 콘택영역(116)과 결합되는 다결정 실리콘 등으로 형성한 후, 상기 기판의 주변 영역의 소정 위치에 더미 배선을 동시에 형성한다. 상기 공정으로, 코팅공정을 통해 형성된 막은 균일한 두께를 갖는다.

Description

반도체 장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THD SAME}
본 발명은 다층 배선구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
다층 배선구조는 예를 들어, 다이나믹 랜덤-액세스 메모리(DRAM)에서 사용된다. 도 1a 에 도시된 바와 같이, DRAM 은 반도체 기판(311)을 포함한다. 기판상에는 주로, 칩의 분리용 절단 영역이 형성되는 주변 영역(301), 주변 회로등이 형성되는 주변 회로 영역(302) 및 메모리 셀이 형성되는 메모리 셀 영역(303) 등이 배열된다.
이러한 구성 영역들은 다음과 같이 제조된다. 메모리 셀 영역(303)에 있어서, 기판(311)상의 장치 분리 영역(312)에 의해 형성된 영역내에, 게이트 전극(314)을 게이트 절연막(313)상에 형성한다. 이와 관련하여, 도시되지는 않았지만, 게이트 전극(314)을 형성한 후, 예를 들어 상기 전극(314)을 마스크로 이용하여 이온주입 공정을 수행함으로써, 소오스 및 드레인 영역으로 이용되는 불순물 영역을 형성한다.
그후, 도 1b 에 도시된 바와 같이, 절연물질로 층간막(315)을 기판(311)의 전체 영역에 형성한후, 기판(311)의 소정 위치에 형성된 드레인 영역에 접속되는 콘택영역(316)을 형성한다. 그후, 콘택영역(315)에 접속되는 비트라인(317)이 형성된다.
다음, 도 1c 에 도시된 바와 같이, 비트라인(317)을 포함하는 층간막(315)상에 절연물질로 층간막(318)을 형성한다. 그후, 기판 소정 위치에 형성된 소오스 영역에 접속되는 콘택영역(319)을 형성한다. 콘택영역(319)에 접속되는 용량전극(320)을 형성한다.
이어서, 도 1d 에서 알 수 있듯이, 용량 절연막(321)을 형성하여 전극(320)을 도포한 후, 그 위에 셀 플레이트(322)를 형성한다. 결과적으로, 게이트 플레이트(314)를 구비하는 트랜지스터, 상기 트랜지스터에 접속된 용량전극(320)을 구비하는 커패시터, 용량 절연막(321) 및 셀 플레이트(322)등을 구비하는 메모리 셀의 기본 구조가 형성된다.
또한, 도 1d 에 도시된 바와 같이, 셀 플레이트(322)를 포함하는 상기 층간막(318)상에 절연물질로 층간막(323)을 형성한다. 상술된 비트라인(317) 및 셀 플레이트(322)에 접속되는 배선층을 상기 층간막(323)상에 형성한다.
다음, 도 1e 에 도시된 바와 같이, 공지된 포토리소그래피 공정으로 레지스트 패턴(324)을 형성한다. 상기 패턴(324)은 주변영역(301)내의 절단영역을 위한 홀 및 주변 회로 영역(302)내의 스루-홀 형성영역을 위한 홀을 포함하며, 상기 스루-홀은 기판과의 접속에 이용된다. 상기 레지스트 패턴(324)을 에칭 마스크로 하여 에칭공정을 수행함으로써, 절단영역(325) 및 콘택홀(326)을 형성한다.
여기에서, 층간막 및 배선층을 절단영역(325)내에 잔류시킨채로, 레이저 또는 다이아몬드 커터로 스크라이빙 공정(scribing process)을 실행하면, 스크라이빙 공정시, 주변 회로 영역(302)에 응력이 가해져 반도체 장치의 신뢰성이 저하된다. 이러한 문제점에 대처하기 위해, 상술한 바와 같이, 기판(311)이 스크라이빙 공정 전에 노출되도록 절단영역(325)내에 요부(凹部)를 형성할 필요가 있다.
또한, 도시되지는 않았지만, 이와 동시에 비트라인(317) 및 셀 플레이트(322)에 접속하기 위한 스루-홀도 형성된다.
이어서, 도 1f 에 도시된 바와 같이, 콘택영역(327)을 형성한 후, 텅스텐 배선(328)을 형성한다. 이 경우에, 텅스텐으로 보호막(328)을 형성하여 절단영역(325)의 형성으로 인하여 노출된 표면을 도포한다.
또한, 도 1g 에 도시된 바와 같이, 상기 텅스텐 배선(328)을 포함하는 층간막(323)상에 실리콘 질화물, 플라즈마 산화물 등으로 절연막(329)을 형성한다. 그 위에 유기 실리카 등의 도포막을 형성한다. 상기 도포막을 열처리(firing)한 후, 그 위에 에치백 공정을 수행하여, 도 1h 에 도시된 바와 같이, 평탄화 절연막(330)을 형성한다. 알루미늄 및 텅스텐으로 금속 배선을 형성한 후에는, 알루미늄 배선이 녹아내리고, 및/또는 텅스텐과 실리콘 간에 반응이 발생할 우려가 있기 때문에 고온 공정을 실행할 수 없다. 따라서, 알루미늄 및 텅스텐의 배선상에 형성되는 층간막으로서는, 고온 공정이 필요하지 않은 유기 실리카로 평탄화 막으로서 형성할 필요가 있다.
이어서, 도 1i 에 도시된 바와 같이, 상기 평탄화 절연막(330)상에 실리콘 질화물로 절연막(331)을 형성하여, 상기 절연막(329), 평탄화 절연막(330) 및 절연막(331)을 포함하는 층간막(332)을 형성한다.
그후, 도 1j 에 도시된 바와 같이, 주변회로 영역(302)내에, 텅스텐 배선(328)에 접속되는 콘택영역(333)을 형성하고, 여기에 접속되는 상층 전극(334)을 형성한다.
그러나, 절단영역(325)의 단차가 약 2 ㎛ 정도로 크기 때문에, 평탄화 절연막(330)의 형성에 있어서, 유기 실리카막이 불균일하게 되고 그 때문에 상기 막의 두께가 상기 막(330)의 위치에 따라 변한다.
통상적인 공정에서는, 상기 유기 실리카액을 반도체 기판인 회전하는 웨이퍼상에 적하시켜, 원심력에 의해 균일한 실리카 코팅을 형성한다. 상기 실리카는, 깊은 홈으로 형성된 절단영역(325)으로 흐른후, 원심력에 의해 그곳으로부터 웨이퍼의 주변을 향해 흐른다. 실리카액은, 절단영역들 사이에서 변하는 위치, 즉 절단영역 엣지의 요부에서, 및 실리카액의 표면장력 보다 원심력이 큰 위치로부터 부분적으로 흘러나온다. 상기 실리카액의 흐름은, 주변 회로 영역(302) 및 메모리 셀 영역(303)을 포함하는 장치 형성 영역상에 로커스(locus)를 형성한다. 즉, 웨이퍼의 중앙부로부터 주변부로 향하는 직선적인 좁은 영역이 형성되며, 상기 돌출 영역은 다른 영역보다 높거나 두껍다.
하이드로 카본 가스 등을 이용하는 플라즈마로 에치백 공정을 수행하여 상기 부분적으로 두터운 영역이 어느 정도는 평탄화 되지만, 상기 돌출부를 완전히 제거할 수는 없다. 평탄도를 향상시키기 위해, 과도하게 에치백 공정이 실행되면, 요부내의 유기 실리카도 제거되고, 이는 후속 공정에서의 문제점을 발생시킨다. 즉, 알루미늄 등으로 상층 금속 배선을 형성하는 공정에 있어서, 금속배선이 상기 요부에 고정된다. 상기 금속 배선은 용이하게 제거될 수 없고 따라서, 상층 금속배선 영역 간에 단락이 발생할 수도 있다. 또한, 에치백 공정이 더 진행되면, 절연막(329)도 제거되어 텅스텐 배선(328)이 노출된다. 이때문에, 금속배선과 텅스텐 배선(328)이 단락된다.
역으로, 에치백 공정이 불충분하게 실행되면, 원래 요부를 매립하도록 형성된 평탄화 절연막(330)은 도 1k 에 도시된 바와 같이, 상기 돌출부상에 형성된 부분을 포함한다. 결과적으로, 콘택영역(333)을 형성하기 위하여, 층간막(332)에 형성된 스루-홀은 코팅 두께가 불균일한 영역에서 보다 깊은 지점까지 형성될 필요가 있다.
또한, 어떤 경우에는 상기 유기 실리카로부터 유독 가스가 생성될 가능성이 있다. 상기 유기 실리카층(330)이 도 1k 에 도시된 바와 같이, 콘택영역(333)이 형성되어 있는 영역의 측부로 노출되면, 상기 유독 가스는 상층 알루미늄 전극(334)과 반응하여 콘택 저항을 증가시킨다. 이는 접속불량을 일으키는 문제점이 된다.
따라서, 상술된 문제점을 해결하기 위해 고안된 본 발명의 목적은, 액상 코팅공정을 통해 형성된 막이 불균일하게 형성되는 것을 방지하는 것이다.
본 발명에 따르면, 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 기판상에 형성된 게이트 전극을 구비하는 트랜지스터, 상기 기판상에 형성되며 상기 트랜지스터를 도포하는 제 1 층간막, 상기 제 1 층간막상에 형성되는 전극 배선, 상기 전극 배선상에 형성되는 제 2 층간막, 상기 제 2 층간막상에 형성되며 상기 전극배선에 접속하는 상부전극 배선층, 칩 형성영역의 최외곽에 기판의 표면이 노출되는 상태로 형성되는 절단선 영역(cut-off line region), 및 상기 제 1 층간막의 절단선 영역의 엣지부상에 형성되며, 전극 배선과 동일한 층에 형성되는 더미 배선이 제공된다. 배치에 있어서, 제 2 층간막의 상기 절단선 영역의 엣지부는 더미 배선의 절단선 영역의 내측에 형성된다.
결과적으로, 칩 절단선 영역은 더미 배선에 의해 형성된 단차를 포함하는 엣지 단면을 갖는다.
또한, 본 발명에 따르면, 반도체 기판의 칩 형성영역에 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 기판상에 형성된 게이트 전극을 구비하는 트랜지스터, 상기 기판상에 형성되며 상기 트랜지스터를 도포하는 제 1 층간막, 상기 제 1 층간막상에 형성되는 제 1 전극 배선, 상기 제 1 전극 배선상에 형성되는 제 2 층간막, 상기 제 2 층간막상에 형성되는 제 2 전극 배선, 상기 제 2 전극 배선상에 형성되는 제 3 층간막, 상기 제 3 층간막상에 형성되며 상기 제 2 전극배선에 접속되는 상부 전극 배선층, 칩 형성영역의 최외곽에 기판의 표면이 노출되는 상태로 형성되는 절단선 영역, 상기 제 1 층간막의 절단선 영역의 엣지부상에 형성되며, 상기 제 1 전극 배선과 동일한 층에 형성되는 제 1 더미 배선, 및 상기 제 2 층간막의 절단선 영역의 엣지부상에 형성되며, 상기 제 2 전극 배선과 동일한 층에 형성되는 제 2 더미 배선이 제공된다. 이 구조에 있어서, 상기 제 2 층간막의 절단선 영역의 엣지부는 상기 제 1 더미 배선의 상기 절단선 영역의 내측에 형성되며, 상기 제 3 층간막의 절단선 영역의 엣지부는 상기 제 2 더미 배선의 상기 절단선 영역의 내측에 형성된다.
결과적으로, 칩 절단선 영역은 제 1 및 제 2 더비 배선에 의해 각각 형성된 단차를 포함하는 엣지 단면을 갖는다.
또한, 본 발명에 따른 반도체 장치 제조방법은, 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 기판상에 형성된 게이트 전극을 구비하는 트랜지스터를 형성하는 제 1 단계, 상기 기판상에 상기 트랜지스터를 도포하는 제 1 층간막을 형성하는 제 2 단계, 상기 제 1 층간막상에 전극 배선을 형성하고, 절단선 영역의 최외곽의 제 1 층간막상에 상기 전극 배선과 동일한 층으로 더미 배선을 형성하는 제 3 단계, 상기 전극 배선상에 제 2 층간막을 형성하는 제 4 단계, 상기 제 2 층간막상에 에칭 마스크를 형성하는 단계로서, 상기 마스크는 상기 더미 배선에 걸쳐 있으며, 상기 더미 배선 상에 있는 상기 칩 형성 영역의 외부 엣지부가 상기 더미 배선의 칩 형성 영역의 외부 엣지부의 내측에 형성되는 제 5 단계, 상기 제 1 및 제 2 층간막은 에칭되고 더미 배선은 용이하게 에칭되지 않는 조건에서, 상기 에칭 마스크를 마스크로하여 에칭함으로써, 칩 형성영역의 외부 주변에 반도체 기판의 표면이 노출되는 상태로 절단선 영역을 형성하는 제 6 단계, 및 상기 에칭 마스크를 제거하고 상기 제 2 층간막상에 상기 전극 배선에 접속하는 상부전극 배선층을 형성하는 제 7 단계를 구비한다.
즉, 상기 칩 절단선 영역은 상기 제 6 단계에서 형성된 더미 배선에 의한 단차를 포함하는 엣지 단면을 갖는다.
또한, 본 발명에 따른 반도체 장치 제조방법은, 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 상기 기판상에 형성된 게이트 전극을 구비하는 트랜지스터를 형성하는 제 1 단계, 상기 기판상에 상기 트랜지스터를 도포하는 제 1 층간막을 형성하는 제 2 단계, 상기 제 1 층간막상에 제 1 전극 배선을 형성하고, 상기 칩 형성영역 최외곽의 상기 제 1 층간막상에 상기 제 1 전극 배선과 동일한 층으로 제 1 더미 배선을 형성하는 제 3 단계, 상기 제 1 전극 배선 및 상기 제 1 더미 배선 상에 제 2 층간막을 형성하는 제 4 단계, 상기 제 2 층간막상에 제 2 전극 배선을 형성하고, 상기 제 2 층간막상에 제 2 더미 배선을 상기 제 1 더미 배선과 평행하게 형성하는 단계로서, 상기 제 2 더미 배선은 상기 제 2 전극 배선과 동일한 층에 있으며, 상기 칩 형성 영역의 최외곽 엣지부는 상기 제 1 더미 배선에 걸쳐 있으며 상기 칩 형성 영역의 최외곽측상에 있는 상기 제 1 더미 배선의 엣지부 내에 형성되는 제 5 단계, 상기 제 2 전극 배선 및 상기 제 2 더미 배선상에 제 3 층간막을 형성하는 제 6 단계, 상기 제 3 층간막상에 에칭 마스크를 형성하는 단계로서, 상기 마스크는 상기 제 2 더미 배선에 걸쳐 있으며, 상기 칩 형성 영역 외측상의 상기 마스크의 엣지부는 상기 제 2 더미 배선의 상기 칩 형성 영역의 외부 엣지부 내측에 형성하는 제 7 단계, 상기 제 1 내지 제 3 층간막은 에칭되고 상기 제 1 및 제 2 더미 배선은 용이하게 에칭되지 않는 조건에서, 상기 에칭 마스크를 마스크로하여 에칭함으로써, 상기 칩 형성 영역의 외부 주변에 반도체 기판의 표면이 노출되어 있는 절단선 영역을 형성하는 제 8 단계, 및 상기 에칭 마스크를 제거하고 제 3 층간막상에 상기 제 2 전극 배선에 접속하는 상부전극 배선층을 형성하는 제 9 단계를 최소한 구비한다.
즉, 상기 칩 절단선 영역은 상기 제 8 단계에서 형성된 제 1 및 제 2 더미 배선의 단차를 포함하는 엣지 단면을 갖는다.
도 1a 내지 도 1k 는 종래 반도체 장치, 예컨대 DRAM 의 제조방법을 설명하는 개략도이다.
도 2a 내지 도 2i 는 본 발명에 따른 반도체 장치의 제조방법의 실시예를 설명하는 도면이다.
* 도면의주요부분에대한부호의설명 *
101 : 주변영역
102 : 주변 회로 영역
103 : 메모리 셀 영역
111 : 반도체 기판
112 : 장치 분리 영역
113 : 게이트 절연막
114 : 게이트 전극
115 : 층간막
116, 119 : 콘택영역
117 : 비트라인
117a, 122a : 더미 배선
118 : 층간막
120 : 용량전극
121 : 용량 절연막
122 : 셀 플레이트
124 : 레지스트 패턴
125 : 절단선 영역
126 : 콘택홀
128 : 텅스텐 배선
128a : 보호막
130 : 평탄화 절연막
134 : 상층 전극
이제 첨부된 도면을 참조하여, 본 발명에 따른 반도체 장치 제조방법의 실시예를 설명할 것이다.
도 2a 내지 도 2i 는 본 발명에 따른 반도체 장치의 제조방법의 실시예를 설명하는 개략도이다. 이후에 실시예의 설명에 있어서도, 전술된 종래기술의 설명으로써 DRAM 을 예로 이용할 것이다. 도 2a 에 도시된 바와 같이, 반도체 기판(111)상에 주변 영역(101), 주변 회로 영역(102) 및 메모리 셀이 형성되는 메모리 셀 영역(103)이 기본적으로 제공된다.
본 실시예의 구성 영역은 다음과 같이 제조된다. 메모리셀 영역(103)에 는, 반도체 기판(111)상의 장치 분리 영역(112)에 의해 형성된 영역내의 게이트 절연막(113)상에 다결정 실리콘 등으로 게이트 전극(114)을 형성한다. 도시되지는 않았지만, 게이트 전극(114)을 형성한 후, 상기 전극(114)을 마스크로 이용하여 이온주입 공정 등을 수행함으로써, 소오스 및/또는 드레인 영역으로 이용되는 불순물 영역을 형성한다.
이어서, 도 2b 에 도시된 바와 같이, 상기 기판(111)의 전체 영역에 있어서, SiO2, BPSG 등의 절연물질로 층간막(115)을 형성하고, 기판(111)의 소정 위치에 형성된 드레인 영역에 접속되는 다결정 실리콘 등의 콘택영역(116)을 형성한다. 그 후, 다결정 실리콘 등으로 그곳에 접속되는 비트라인(117)을 형성한다. 본 실시예에 있어서, 상기 주변 영역(101)의 소정 위치에 더미 배선 영역(117a)을 동시에 형성한다. 상기 막(115)의 두께는 300 nm 이고 상기 배선(117a)의 두께 및 폭은 각각 180 nm 및 2 ㎛ 내지 5 ㎛ 이다.
그후, 도 2c 에 도시된 바와 같이, 비트라인(117) 및 더미 배선(117a)을 포함하는 층간막(115)상에 절연물질로 층간막(118)을 형성하고, 기판(111)의 소정 위치에 형성된 소오스 영역에 접속되는 콘택영역(119)을 형성하고, 상기 콘택영역(119)에 접속되는 용량전극(120)을 형성한다. 상기 막(118)의 두께는500 nm 이다.
이어서 도 2d 에 도시된 바와 같이, 상기 용량전극(120)을 도포하는 용량 절연막(121)을 형성한 후, 그 위에 다결정 실리콘 또는 도핑된 다결정 실리콘 등으로 셀 플레이트(122)를 형성한다. 결과적으로, 게이트 전극(114)을 포함하는 트랜지스터 및 상기 트랜지스터에 접속되는 용량전극(120), 용량 절연막(121) 및 셀 플레이트(122)를 포함하는 커패시터를 구비하는 메모리 셀의 기본 구성이 형성된다. 본 실시예에 있어서, 주변 영역(101)의 더미 배선(117a)의 내측에 배치되도록 셀 플레이트(122)와 동일한 층에 더미 배선 영역(122a)을 형성한다. 상기 더미 배선은 약 180 nm 의 두께와 약 10 ㎛ 내지 20 ㎛ 의 폭을 갖는다.
다음, 도 2d 에 도시된 바와 같이, 셀 플레이트(122)를 포함하는 상기 막(118)상에 절연물질로 층간 절연막(123)을 형성한다. 상기 층간막(123)은 실리콘 산화막 및 실리콘 질화막을 포함하는 적층된 층이며, 약 2 ㎛ 의 두께이다. 이 층간막(123)상에는, 상술된 비트라인(117) 및 셀 플레이트(122)에 접속하는 배선층이 형성된다.
또한, 도 2e 에 도시된 바와 같이, 공지된 포토리소그라피 기술로 레지스트 패턴(124)을 형성한다. 상기 패턴(124)은, 주변 영역(101)내의 절단 영역을 위한 홀 및 주변 회로 영역(102)내의 스루-홀 형성영역을 위한 홀을 포함하며, 상기 스루-홀은 반도체 기판에 접속을 형성하는데 이용된다. 상기 레지스트 패턴(124)을 마스크로 이용하여 에칭공정을 실행함으로써, 절단 영역(125) 및 콘택홀(126)을 형성한다. 절단영역(125)의 홈은 약 100 ㎛ 의 폭을 갖는다. 도시되지는 않았지만, 스루-홀 역시 동시에 형성되어 비트라인(117) 및 셀 플레이트(122)에 접속된다.
본 실시예에 있어서, 도 2e 에 도시된 바와 같이, 상기 레지스트 패턴(124)의 엣지부는 더미 배선(122a)의 주변 엣지부의 내측에 형성된다.
상기 레지스트 패턴(124)을 마스크로 이용하는 에칭 공정에서는, 절연물질이 에칭된다. 따라서, 더미 배선(117a 및 122a)은 에칭되지 않는다. 결과적으로, 본 실시예에 따르면, 절단선 영역(125)과 메모리 셀 영역 간의 단차는 도 1e 에 도시된 종래기술의 단차에 비해 보다 평탄화 된다. 본 실시예에 있어서, 층간막(123)의 주변 엣지는 층간막(115)의 엣지로부터 약 10 ㎛ 떨어져 있다.
상기 더미 배선은 통상의 배선 영역과 전기적으로 절연될 수도 있으며, 또는 접지영역 또는 통상의 배선으로 이용될 수도 있다. 또한, 콘택홀을 형성한 후에, 물리적 기능성(physical functionality)을 향상시키기 위해, 완충 불산 (buffered hydrogen fluoride)으로 습식 에칭을 실행하여 콘택홀의 상부를 테이퍼 형상으로 만든다. 상술된 등방 에칭으로 인해, 상기 막(123)의 외부 주변부는 그 상부에서 곡면이 될 수 있으며, 이로 인해 더 평탄한 상태가 된다.
다음, 도 2f 에 도시된 바와 같이, 콘택영역(127)을 형성한 후, 텅스텐 배선(128)을 형성한다. 이 공정에서는, 텅스텐으로 보호막(128a)을 형성하여 절단 영역(125)으로 인해 노출된 표면을 코팅한다.
이어서, 텅스텐 배선(128)을 포함하는 층간막(123)상에 실리콘 질화물로 절연막(129)을 형성한다. 유기 실리카 등의 도포막을 그 위에 형성하여, 도 2h 에 도시된 바와 같이, 상기 막을 열처리 한 후 에치백 공정을 실행하여 평탄화 절연막(130)을 형성한다.
본 실시예에서는, 절단선 영역(125)이, 예를 들어 약 2 ㎛ 의 큰 단차를 갖는 경우에도, 상기 단차는 더미 배선(117a 및 122a)의 형성으로 인해 평탄화 된다. 상기 단차는, 보호막(128a) 및 절연막(129)의 형성으로 인해 더욱 평탄화 된다. 유기 실리카를 사용하는 경우에는, 1 개의 층간막(절연막)의 단차가 2 ㎛ 이하, 바람직하게는 1 ㎛ 이하이면 효과가 있다.
결과적으로 본 실시예에 따르면, 평탄화 절연막(130)의 형성에 있어서, 유기 실리카를 코팅하는 경우, 불균일한 코팅이 방지된다. 따라서, 코팅된 막에서 부분적으로 막 두께가 더 두꺼운 부분이 생기지 않는다.
이어서, 도 2i 에 도시된 바와 같이, 평탄화 절연막(130)상에 실리콘 질화물로 절연막(131)을 형성함으로써, 절연막(129), 평탄화 절연막(130) 및 절연막(131)을 포함하는 층간막(132)을 형성한다. 도 2i 에서는, 주변 회로 영역(102)을 대표적으로 도시하였다.
상기 주변 회로 영역(102)내에, 텅스텐 배선(129)에 접속되는 콘택영역(133)을 형성하고, 그곳에 접속하는 상층 전극(134)을 형성한다. 이 공정에서는, 평탄화 절연막(110)내에 부분적으로 두꺼운 부분이 형성되지 않기 때문에, 콘택영역(113)과 텅스텐 배선(128)사이의 접선 불량을 최소화하는 것이 가능하다.
상술된 바와 같이, 본 발명에 따른 반도체 장치의 제조방법이 제공된다.
또한, 상술된 본 발명에 따르면, 예를 들어, 기판의 칩 형성 영역에 형성된 트랜지스터를 도포하는 제 1 층간막을 반도체 기판상에 형성하고, 상기 제 1 층간막상에 제 1 전극 배선을 형성하고, 상기 칩 형성 영역의 최외곽의 제 1 층간막상에 제 1 더미 배선을 형성하는데 있어서, 상기 제 1 더미 배선을 상기 제 1 전극 배선과 동일한 층에 형성하고, 상기 제 1 전극 배선 및 제 1 더미 배선상에 제 2 층간막을 형성하고, 제 2 층간막 상에 제 2 전극 배선을 형성하고 상기 제 2 층간막상에 상기 제 1 더미 배선과 평행하게 제 2 더미 배선을 형성하는데 있어서, 상기 제 2 더미 배선을 상기 제 2 전극 배선과 동일한 층에 형성하며, 상기 칩 형성 영역의 최외각 엣지부는 상기 더미 배선에 걸쳐 있고, 상기 칩 형성영역의 최외곽 측상의 상기 제 1 더미 배선의 엣지부 내측에 형성되고, 제 2 전극배선 및 제 2 더미 배선상에 제 3 층간막을 형성하고, 상기 제 3 층간막상에 에칭 마스크를 형성하는데 있어서, 상기 마스크는 상기 제 2 더미 배선에 걸쳐 있고, 상기 칩 형성 영역 외측상의 마스크의 엣지부는 상기 제 2 더미 배선의 칩 형성 영역의 외부 엣지부 내측에 있으며, 제 1 내지 제 3 층간막은 에칭되고 제 1 및 제 2 더미 배선은 용이하게 에칭되지 않는 조건으로 에칭 마스크를 마스크로 하여 에칭함으로써, 칩 형성 영역의 외부 주변에 반도체 기판이 노출되는 절단선 영역을 형성하고, 에칭 마스크를 제거한 후, 전극 배선층이 제 3 층간막상에 형성되고 상기 전극 배선층은 제 2 전극배선에 접속된다.
결과적으로, 칩 절단선 영역 단부의 단면은, 제 1 및 제 2 더미 배선영역 각각의 단차를 포함하며, 따라서, 가파른 윤곽이 아니라 평탄한 윤곽을 얻을 수 있다. 결과적으로 예를 들어, 코팅공정을 통해 제 3 층간막을 형성하면, 유기 실리카 용액등이 보다 용이하게 흐르도록 한다. 이는 실리카액이 그 위에 남아있는 것을 방지하고, 따라서, 유기 실리카가 절단선 영역의 단차로부터 부분적으로 흐르는 단점을 제거할 수 있다. 이는 불균일한 코팅의 형성이 방지되는 효과로 이어진다.
본 발명은 특정 실시예를 참조하여 설명되었지만, 이들 실시예에 의해 제한되지 않고 오직 첨부된 청구항에 의해서만 제한된다. 본 발명의 범위 및 사상을 벗어나지 않고 본 실시예의 변경 또는 수정은 당업자에게는 자명할 것이다.
본 발명에 따르면, 액상 코팅공정을 통해 형성된 막이 불균일하게 형성되는 것을 방지할 수 있다.

Claims (6)

  1. 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 상기 기판상에 형성된 게이트 전극을 구비하는 트랜지스터;
    상기 기판상에 형성되며 상기 트랜지스터를 도포하는 제 1 층간막;
    상기 제 1 층간막상에 형성되는 전극 배선;
    상기 전극 배선상에 형성되는 제 2 층간막;
    상기 제 2 층간막상에 형성되며 상기 전극배선에 접속하는 상부전극 배선층,
    칩 형성영역의 최외곽에, 상기 기판의 표면이 노출되는 상태로 형성되는 절단선 영역; 및
    상기 제 1 층간막의 상기 절단선 영역의 엣지부상에 형성되며, 상기 전극 배선과 동일한 층에 형성되는 더미 배선을 구비하며,
    상기 제 2 층간막의 상기 절단선 영역의 엣지부는 상기 더미 배선의 상기 절단선 영역의 내측에 형성되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 절연막을 갖도록 상기 기판상에 형성된 게이트 전극을 구비하는 트랜지스터;
    상기 기판상에 형성되며 상기 트랜지스터를 도포하는 제 1 층간막;
    상기 제 1 층간막상에 형성되는 제 1 전극 배선;
    상기 제 1 전극 배선상에 형성되는 제 2 층간막;
    상기 제 2 층간막상에 형성되는 제 2 전극 배선;
    상기 제 2 전극 배선상에 형성되는 제 3 층간막;
    상기 제 3 층간막상에 형성되며, 상기 제 2 전극배선에 접속되는 상부 전극 배선층;
    칩 형성영역의 최외곽에, 상기 기판의 표면이 노출되는 상태로 형성되는 절단선 영역;
    상기 제 1 층간막의 상기 절단선 영역의 엣지부상에 형성되며, 상기 제 1 전극 배선과 동일한 층에 형성되는 제 1 더미 배선; 및
    상기 제 2 층간막의 상기 절단선 영역의 엣지부상에 형성되며, 상기 제 2 전극 배선과 동일한 층에 형성되는 제 2 더미 배선을 구비하며;
    상기 제 2 층간막의 상기 절단선 영역의 엣지부는 상기 제 1 더미 배선의 상기 절단선 영역의 내측에 형성되고,
    상기 제 3 층간막의 절단선 영역의 엣지부는 상기 제 2 더미 배선의 상기 절단선 영역의 내측에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 상기 기판상의 게이트 전극을 구비하는 트랜지스터를 형성하는 제 1 단계;
    상기 기판상에 상기 트랜지스터를 도포하는 제 1 층간막을 형성하는 제 2 단계;
    상기 제 1 층간막상에 전극 배선을 형성하고, 상기 절단선 영역 최외곽의 상기 제 1 층간막상에 상기 전극 배선과 동일한 층으로 더미 배선을 형성하는 제 3 단계;
    상기 전극 배선상에 제 2 층간막을 형성하는 제 4 단계;
    상기 제 2 층간막상에 에칭 마스크를 형성하는 단계로서, 상기 마스크는 상기 더미 배선상에 있으며, 상기 더미 배선 상에 있는 상기 칩 형성 영역 외측상의 엣지부는 상기 더미 배선의 칩 형성 영역의 외부 엣지부의 내측에 형성되는 제 5 단계;
    상기 제 1 및 상기 제 2 층간막은 에칭되고 상기 더미 배선은 용이하게 에칭되지 않는 조건에서 에칭하기 위하여, 상기 에칭 마스크를 마스크로하여 에칭함으로써 칩 형성영역의 외부 주변에서, 상기 기판의 표면이 노출되는 상태로 절단선 영역을 형성하는 제 6 단계; 및
    상기 에칭 마스크를 제거하고, 상기 제 2 층간막상에 상기 전극 배선에 접속하는 상부전극 배선층을 형성하는 제 7 단계를 적어도 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 4 단계는 코팅공정에 의해 상기 제 2 층간막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 반도체 기판의 칩 형성영역에 형성된 소오스와 드레인 및 상기 기판과의 사이에 게이트 절연막을 갖도록 상기 기판상의 게이트 전극을 구비하는 트랜지스터를 형성하는 제 1 단계;
    상기 기판상에 상기 트랜지스터를 도포하는 제 1 층간막을 형성하는 제 2 단계;
    상기 제 1 층간막상에 제 1 전극 배선을 형성하고, 상기 칩 형성영역 최외곽의 상기 제 1 층간막상에 상기 제 1 전극 배선과 동일한 층에 제 1 더미 배선을 형성하는 제 3 단계;
    상기 제 1 전극 배선 및 상기 제 1 더미 배선상에 제 2 층간막을 형성하는 제 4 단계;
    상기 제 2 층간막상에 제 2 전극 배선을 형성하고, 상기 제 2 층간막상에 제 2 더미 배선을 상기 제 1 더미 배선과 평행하게 형성하는 단계로서, 상기 제 2 더미 배선은 상기 제 2 전극 배선과 동일한 층에 있으며, 상기 칩 형성 영역의 최외곽 엣지부는 상기 제 1 더미 배선에 걸쳐 있고, 상기 칩 형성 영역의 최외곽측상에 있는 상기 제 1 더미 배선의 엣지부 내에 형성되는 제 5 단계;
    상기 제 2 전극 배선 및 상기 제 2 더미 배선상에 제 3 층간막을 형성하는 제 6 단계;
    상기 제 3 층간막상에 에칭 마스크를 형성하는 단계로서, 상기 마스크는 상기 제 2 더미 배선에 걸쳐 있으며, 상기 칩 형성 영역 외측상의 상기 마스크의 엣지부는 상기 제 2 더미 배선의 상기 칩 형성 영역의 외부 엣지부 내에 있는 제 7 단계;
    상기 제 1 내지 제 3 층간막은 에칭되고 상기 제 1 및 제 2 더미 배선은 용이하게 에칭되지 않는 조건에서 에칭하기 위하여, 상기 에칭 마스크를 마스크로하여 에칭함으로써 상기 칩 형성 영역의 외부 주변에서, 상기 기판의 표면이 노출되는 상태로 절단선 영역을 형성하는 제 8 단계; 및
    상기 에칭 마스크를 제거하고, 제 3 층간막상에 상기 제 2 전극 배선에 접속하는 상부 전극 배선층을 형성하는 제 9 단계를 적어도 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 6 단계는 코팅공정에 의해 상기 제 3 층간막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
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