JP3147149B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、冗長用ヒューズを
備えた半導体装置及びその製造方法に関する。
備えた半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭ、ＳＲＡＭ、ＲＯＭ等
の半導体記憶装置には、製品の歩留りを向上させるため
に、所定数のメモリセル以外に、余分なメモリセル、即
ち、冗長メモリセルを付加しておき、製造工程におい
て、特定のメモリセルに不良が生じた場合、不良メモリ
セルを冗長メモリセルに置換できるように、構成された
ものがある。
の半導体記憶装置には、製品の歩留りを向上させるため
に、所定数のメモリセル以外に、余分なメモリセル、即
ち、冗長メモリセルを付加しておき、製造工程におい
て、特定のメモリセルに不良が生じた場合、不良メモリ
セルを冗長メモリセルに置換できるように、構成された
ものがある。
【０００３】このような半導体装置では、不良メモリセ
ルを冗長メモリセルに置換するために、冗長ヒューズが
埋設されており、この冗長ヒューズをレーザー等により
切断することによって不良メモリセルを切り離し、冗長
メモリセルを不良メモリセルの代わりに接続する手法が
採用されている。
ルを冗長メモリセルに置換するために、冗長ヒューズが
埋設されており、この冗長ヒューズをレーザー等により
切断することによって不良メモリセルを切り離し、冗長
メモリセルを不良メモリセルの代わりに接続する手法が
採用されている。
【０００４】他方、上記した冗長ヒューズを埋設した半
導体記憶装置では、高集積化、高密度化の要求に応える
ために、多層配線が採用されている。多層配線を行なう
場合、各配線を覆うオーバーコートは、断線防止等の面
から、出来るだけ平坦であることが望ましい。このた
め、オーバーコートは平坦性及び被覆性の良いＳＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（即ち、シリカ膜）
によって形成されることが多い。このように、配線間の
オーバーコート膜として、ＳＯＧ膜を使用した半導体記
憶装置では、冗長ヒューズを形成された領域上のＳＯＧ
膜、及び、冗長ヒューズ上に形成されたＢＰＳＧ等の絶
縁膜上に、冗長ヒューズが露出しない程度の深さを有す
る開口を施して、レーザーによる冗長ヒューズの切断を
容易にしている。このように、冗長ヒューズ上に開口を
施した場合、冗長ヒューズ上の開口の側面には、ＳＯＧ
膜が露出した構成となる。
導体記憶装置では、高集積化、高密度化の要求に応える
ために、多層配線が採用されている。多層配線を行なう
場合、各配線を覆うオーバーコートは、断線防止等の面
から、出来るだけ平坦であることが望ましい。このた
め、オーバーコートは平坦性及び被覆性の良いＳＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（即ち、シリカ膜）
によって形成されることが多い。このように、配線間の
オーバーコート膜として、ＳＯＧ膜を使用した半導体記
憶装置では、冗長ヒューズを形成された領域上のＳＯＧ
膜、及び、冗長ヒューズ上に形成されたＢＰＳＧ等の絶
縁膜上に、冗長ヒューズが露出しない程度の深さを有す
る開口を施して、レーザーによる冗長ヒューズの切断を
容易にしている。このように、冗長ヒューズ上に開口を
施した場合、冗長ヒューズ上の開口の側面には、ＳＯＧ
膜が露出した構成となる。
【０００５】
【発明が解決しようとする課題】しかしながら、開口側
面にＳＯＧ膜を露出したままにした場合、ＳＯＧ膜自
体、水分を吸収しやすく、且つ、水分を吸収すると、膨
脹するという性質を有しているため、この構成の半導体
記憶装置では、その使用中、ＳＯＧ膜における水分の吸
収並びに膨脹により、配線等にクラックが発生してしま
う。また、水分によって、配線が腐食して断線してしま
うこともある。
面にＳＯＧ膜を露出したままにした場合、ＳＯＧ膜自
体、水分を吸収しやすく、且つ、水分を吸収すると、膨
脹するという性質を有しているため、この構成の半導体
記憶装置では、その使用中、ＳＯＧ膜における水分の吸
収並びに膨脹により、配線等にクラックが発生してしま
う。また、水分によって、配線が腐食して断線してしま
うこともある。
【０００６】ＳＯＧ膜における水分の吸収を防止するた
めに、特開平６−１２０３５０号公報（以下、引用例１
と呼ぶ）では、冗長ヒューズを埋設した領域上の開口部
のように、ＳＯＧ膜が露出した側面部分に、ＳｉＮによ
って形成された絶縁性の側壁を設け、ＳＯＧ膜が外部に
露出するのを防止した構造の半導体装置が提案されてい
る。
めに、特開平６−１２０３５０号公報（以下、引用例１
と呼ぶ）では、冗長ヒューズを埋設した領域上の開口部
のように、ＳＯＧ膜が露出した側面部分に、ＳｉＮによ
って形成された絶縁性の側壁を設け、ＳＯＧ膜が外部に
露出するのを防止した構造の半導体装置が提案されてい
る。
【０００７】このように、ＳＯＧ膜の露出部分をＳｉＮ
による絶縁性側壁で覆う場合、上記した開口を含む全面
に、一旦、ＳｉＮ膜を形成した後、エッチバックを行な
うことにより、開口の側面部分以外の部分に残されてい
るＳｉＮ膜を除去する必要がある。
による絶縁性側壁で覆う場合、上記した開口を含む全面
に、一旦、ＳｉＮ膜を形成した後、エッチバックを行な
うことにより、開口の側面部分以外の部分に残されてい
るＳｉＮ膜を除去する必要がある。
【０００８】いずれにしても、引用例１では、開口を形
成するためのカバーレジストを塗布して、パターニング
する工程以外に、ＳＯＧ膜の側壁を形成するために、配
線とは関係のないＳｉＮ等の絶縁性膜を堆積並びにエッ
チバックする工程が必要である。このように、ＳＯＧ膜
の露出部分を絶縁性の側壁で覆う工程は、配線のための
配線工程とは別の工程で形成される。したがって、引用
例１では、工程が複雑化すると言う欠点がある。
成するためのカバーレジストを塗布して、パターニング
する工程以外に、ＳＯＧ膜の側壁を形成するために、配
線とは関係のないＳｉＮ等の絶縁性膜を堆積並びにエッ
チバックする工程が必要である。このように、ＳＯＧ膜
の露出部分を絶縁性の側壁で覆う工程は、配線のための
配線工程とは別の工程で形成される。したがって、引用
例１では、工程が複雑化すると言う欠点がある。
【０００９】更に、カバーレジストを塗布後、パターニ
ングして開口を形成した場合、カバーとなるパッシベー
ション膜、ＳＯＧ膜、その下部に設けられた絶縁膜等を
エッチングする必要があるが、これらエッチングされる
べき膜は厚く、且つ、異なる材料で形成されるため、エ
ッチングにおけるエッチング深さの制御は、非常に困難
である。したがって、冗長ヒューズ上に、所定の厚さを
持つ絶縁膜を残すのは、難しい。
ングして開口を形成した場合、カバーとなるパッシベー
ション膜、ＳＯＧ膜、その下部に設けられた絶縁膜等を
エッチングする必要があるが、これらエッチングされる
べき膜は厚く、且つ、異なる材料で形成されるため、エ
ッチングにおけるエッチング深さの制御は、非常に困難
である。したがって、冗長ヒューズ上に、所定の厚さを
持つ絶縁膜を残すのは、難しい。
【００１０】一方、特願平７−２９６５５１号（以下、
引用例２と呼ぶ）には、開口部に露出したＳＯＧ膜から
内部配線に対する水分の侵入を防止するために、開口部
周辺をダミー配線によって囲む構成を備えた半導体装置
が提案されている。この構成では、ダミー配線を当該ダ
ミー配線と同一の層上にある他の配線と共に形成できる
ため、引用例１に比較して、工程を簡略化できるが、Ｓ
ＯＧ膜自体は開口部に露出しているため、ＳＯＧ膜から
の水分の侵入を防止するために、ダミー配線の幅等を広
くし、マージンをとっておく必要がある。したがって、
引用例２では、ダミー配線幅の拡大による面積の増加を
避けることができない。また、この構造では、露出した
ＳＯＧ膜部分からＳＯＧ膜を伝わって水分が配線まで侵
入する現象も見られた。
引用例２と呼ぶ）には、開口部に露出したＳＯＧ膜から
内部配線に対する水分の侵入を防止するために、開口部
周辺をダミー配線によって囲む構成を備えた半導体装置
が提案されている。この構成では、ダミー配線を当該ダ
ミー配線と同一の層上にある他の配線と共に形成できる
ため、引用例１に比較して、工程を簡略化できるが、Ｓ
ＯＧ膜自体は開口部に露出しているため、ＳＯＧ膜から
の水分の侵入を防止するために、ダミー配線の幅等を広
くし、マージンをとっておく必要がある。したがって、
引用例２では、ダミー配線幅の拡大による面積の増加を
避けることができない。また、この構造では、露出した
ＳＯＧ膜部分からＳＯＧ膜を伝わって水分が配線まで侵
入する現象も見られた。
【００１１】本発明の目的は、ＳＯＧ膜等の吸水性の高
いオーバーコート膜の露出を防止できると共に、面積を
縮小できる半導体装置を提供することである。
いオーバーコート膜の露出を防止できると共に、面積を
縮小できる半導体装置を提供することである。
【００１２】本発明の他の目的は、絶縁性膜とは異なる
膜を利用して、オーバーコート膜の露出を防止できる半
導体装置を提供することである。
膜を利用して、オーバーコート膜の露出を防止できる半
導体装置を提供することである。
【００１３】本発明の更に他の目的は、所定の厚さの絶
縁膜を容易に、冗長ヒューズ上に残すことができる半導
体装置の製造方法を提供することである。
縁膜を容易に、冗長ヒューズ上に残すことができる半導
体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】本発明の第１の実施の形
態では、冗長ヒューズを内在させた基板と、該基板上に
形成された下層配線と、該下層配線上の第１の絶縁膜と
該下層配線による該第１の絶縁膜上における段差部を覆
う吸水性を有するオーバーコード膜と、該オーバーコー
ト膜及び前記第１の絶縁膜上に形成された第２の絶縁膜
とによって構成された被覆層と、前記冗長ヒューズに対
応する被覆層部分に設けられた開口部とを備えると共
に、開口部側面に露出した前記被覆層を覆う導電側壁膜
と、更に、当該導電側壁膜及び前記被覆層表面を覆うパ
ッシベーション膜とを有していることを特徴とする半導
体装置が得られる。
態では、冗長ヒューズを内在させた基板と、該基板上に
形成された下層配線と、該下層配線上の第１の絶縁膜と
該下層配線による該第１の絶縁膜上における段差部を覆
う吸水性を有するオーバーコード膜と、該オーバーコー
ト膜及び前記第１の絶縁膜上に形成された第２の絶縁膜
とによって構成された被覆層と、前記冗長ヒューズに対
応する被覆層部分に設けられた開口部とを備えると共
に、開口部側面に露出した前記被覆層を覆う導電側壁膜
と、更に、当該導電側壁膜及び前記被覆層表面を覆うパ
ッシベーション膜とを有していることを特徴とする半導
体装置が得られる。
【００１５】ここで、上記した被覆層は、更に、上記し
た基板上に形成された第１の金属によって形成された第
１の配線を備え、当該第１の配線を覆うように第１の絶
縁膜が設けられている。また、第１及び第２の絶縁膜で
挟まれたオーバーコート膜は、ＳＯＧ膜によって形成さ
れており、このＳＯＧ膜によって、第１の配線と第１の
絶縁膜との間の段差を平坦化できる。前述した被覆層
は、更に、ＳＯＧ膜上に形成された第２の絶縁膜、及
び、第２の絶縁膜上に形成された第２の金属によって形
成された第２の配線とによって構成されている。
た基板上に形成された第１の金属によって形成された第
１の配線を備え、当該第１の配線を覆うように第１の絶
縁膜が設けられている。また、第１及び第２の絶縁膜で
挟まれたオーバーコート膜は、ＳＯＧ膜によって形成さ
れており、このＳＯＧ膜によって、第１の配線と第１の
絶縁膜との間の段差を平坦化できる。前述した被覆層
は、更に、ＳＯＧ膜上に形成された第２の絶縁膜、及
び、第２の絶縁膜上に形成された第２の金属によって形
成された第２の配線とによって構成されている。
【００１６】本発明の第１の実施の形態では、金属側壁
膜は、第２の金属によって形成され、この金属側壁膜は
第２の配線と同時に形成される。
膜は、第２の金属によって形成され、この金属側壁膜は
第２の配線と同時に形成される。
【００１７】他方、本発明の第２の実施の形態では、金
属側壁膜は、開口部周辺に、一部、開口部に露出するよ
うに設けられており、第１の金属によって形成されたダ
ミー配線と、ダミー配線を覆う第２の金属によって形成
されたカバー金属膜とを有している半導体装置が得られ
る。
属側壁膜は、開口部周辺に、一部、開口部に露出するよ
うに設けられており、第１の金属によって形成されたダ
ミー配線と、ダミー配線を覆う第２の金属によって形成
されたカバー金属膜とを有している半導体装置が得られ
る。
【００１８】
【００１９】
【発明の実施の形態】図１を参照すると、本発明の第１
の実施の形態に係る半導体装置は、ＢＰＳＧ等の層間絶
縁膜１１内に埋設された冗長ヒューズ１２とを含む基板
を有しており、図示された冗長ヒューズ１２はタングス
テンシリサイド等によって形成されている。尚、基板中
の層間絶縁膜１１の下部領域には、実際には、ＤＲＡＭ
等の半導体素子が形成されており、冗長ヒューズ１２を
切断することによって冗長半導体素子が接続される構成
を有しているが、ここでは、説明を簡略化するために省
略されている。
の実施の形態に係る半導体装置は、ＢＰＳＧ等の層間絶
縁膜１１内に埋設された冗長ヒューズ１２とを含む基板
を有しており、図示された冗長ヒューズ１２はタングス
テンシリサイド等によって形成されている。尚、基板中
の層間絶縁膜１１の下部領域には、実際には、ＤＲＡＭ
等の半導体素子が形成されており、冗長ヒューズ１２を
切断することによって冗長半導体素子が接続される構成
を有しているが、ここでは、説明を簡略化するために省
略されている。
【００２０】また、基板表面には、第１の金属、例え
ば、Ａｌによって形成された第１の配線１６が形成され
ている。図示された第１の配線１６は、エッチングによ
りパターニングされており、パターニングされた第１の
配線１６は、第１の絶縁膜１７によって被覆されてい
る。図示された第１の絶縁膜１７はＣＶＤ等によって形
成されたシリコン酸化膜である。図１に示されているよ
うに、パターニングされた第１の配線１６を第１の絶縁
膜１７によって被覆することによって、第１の配線１６
と第１の絶縁膜１７との間には、段差が生じる。このよ
うな段差は、多層配線の際に、上層に配置される配線等
の断線の原因となる。
ば、Ａｌによって形成された第１の配線１６が形成され
ている。図示された第１の配線１６は、エッチングによ
りパターニングされており、パターニングされた第１の
配線１６は、第１の絶縁膜１７によって被覆されてい
る。図示された第１の絶縁膜１７はＣＶＤ等によって形
成されたシリコン酸化膜である。図１に示されているよ
うに、パターニングされた第１の配線１６を第１の絶縁
膜１７によって被覆することによって、第１の配線１６
と第１の絶縁膜１７との間には、段差が生じる。このよ
うな段差は、多層配線の際に、上層に配置される配線等
の断線の原因となる。
【００２１】この段差を無くし、表面を平坦化するため
に、ＳＯＧ膜１８がオーバーコート膜として被着され、
続いてエッチバックされる。この結果、第１の絶縁膜１
７とＳＯＧ膜１８は、平坦な表面を形成している。第１
の絶縁膜１７とＳＯＧ膜１８とによって形成される平坦
な表面上には、第２の絶縁膜１９が設けられている。こ
の例における第２の絶縁膜１９は、ＣＶＤ等によって形
成されたシリコン酸化膜である。
に、ＳＯＧ膜１８がオーバーコート膜として被着され、
続いてエッチバックされる。この結果、第１の絶縁膜１
７とＳＯＧ膜１８は、平坦な表面を形成している。第１
の絶縁膜１７とＳＯＧ膜１８とによって形成される平坦
な表面上には、第２の絶縁膜１９が設けられている。こ
の例における第２の絶縁膜１９は、ＣＶＤ等によって形
成されたシリコン酸化膜である。
【００２２】続いて、第２の絶縁膜１９上に、フォトレ
ジスト（図示せず）が塗布、露光され、且つ、スルーホ
ールを形成すべき領域２０ａ及び２０ｂ上のフォトレジ
ストが選択的に除去される。この例の場合、スルーホー
ルを形成される領域２０ａ及び２０ｂは冗長ヒューズ１
２上、及び、第１の配線１６上にある。スルーホールを
形成される領域２０ａ、２０ｂには、エッチングにより
スルーホール開口２０ｔ及びコンタクト穴が形成され
る。この場合、領域２０ａでは、第２の絶縁膜１９、Ｓ
ＯＧ膜１８、第１の絶縁膜１７、及び、基板内の層間絶
縁膜の一部がエッチングされ、スルーホール開口２０ｔ
が冗長ヒューズ１１の領域２０ａ上に形成される。他
方、領域２０ｂでは、第２の絶縁膜１９及び第１の絶縁
膜１７だけが除去され、多層配線用のコンタクト穴が形
成される。
ジスト（図示せず）が塗布、露光され、且つ、スルーホ
ールを形成すべき領域２０ａ及び２０ｂ上のフォトレジ
ストが選択的に除去される。この例の場合、スルーホー
ルを形成される領域２０ａ及び２０ｂは冗長ヒューズ１
２上、及び、第１の配線１６上にある。スルーホールを
形成される領域２０ａ、２０ｂには、エッチングにより
スルーホール開口２０ｔ及びコンタクト穴が形成され
る。この場合、領域２０ａでは、第２の絶縁膜１９、Ｓ
ＯＧ膜１８、第１の絶縁膜１７、及び、基板内の層間絶
縁膜の一部がエッチングされ、スルーホール開口２０ｔ
が冗長ヒューズ１１の領域２０ａ上に形成される。他
方、領域２０ｂでは、第２の絶縁膜１９及び第１の絶縁
膜１７だけが除去され、多層配線用のコンタクト穴が形
成される。
【００２３】尚、エッチング後、第２の絶縁膜１９上に
残されたフォトレジストは除去される。
残されたフォトレジストは除去される。
【００２４】このようにして、冗長ヒューズ１２上に位
置する領域２０ａに、スルーホール開口２０ｔが形成さ
れ、第１の配線１６上に、多層配線用のコンタクト穴が
形成された後、スパッタリングが行なわれ、スルーホー
ル開口２０ｔ及びコンタクト穴の内側、並びに、露出し
た表面上に、第２の金属を被着し、続いて、選択的に除
去してパターニングすることによって、金属側壁部２１
及び第２の配線２２が形成される。ここで、金属側壁部
２１及び第２の配線２２を構成する第２の金属として
は、Ａｌを使用するのが普通である。
置する領域２０ａに、スルーホール開口２０ｔが形成さ
れ、第１の配線１６上に、多層配線用のコンタクト穴が
形成された後、スパッタリングが行なわれ、スルーホー
ル開口２０ｔ及びコンタクト穴の内側、並びに、露出し
た表面上に、第２の金属を被着し、続いて、選択的に除
去してパターニングすることによって、金属側壁部２１
及び第２の配線２２が形成される。ここで、金属側壁部
２１及び第２の配線２２を構成する第２の金属として
は、Ａｌを使用するのが普通である。
【００２５】次に、５００〜１０００ｎｍの厚さを有す
るＳｉＮ等のパッシベーション膜２３をＣＶＤによって
カバー膜として全面に被着した後、冗長ヒューズ１２の
上部に位置するパッシベーション膜２３をドライエッチ
ングにより除去する。これによって、冗長ヒューズ１２
の上部には、カバー開口２５がヒューズ開口として形成
される。カバー開口２５の形成の際、基板１１の一部を
形成する層間絶縁膜も、部分的にエッチングされ、冗長
ヒューズ１２の上部には、レーザーによって容易に除去
できる程度の厚さを有する層間絶縁膜が残される。
るＳｉＮ等のパッシベーション膜２３をＣＶＤによって
カバー膜として全面に被着した後、冗長ヒューズ１２の
上部に位置するパッシベーション膜２３をドライエッチ
ングにより除去する。これによって、冗長ヒューズ１２
の上部には、カバー開口２５がヒューズ開口として形成
される。カバー開口２５の形成の際、基板１１の一部を
形成する層間絶縁膜も、部分的にエッチングされ、冗長
ヒューズ１２の上部には、レーザーによって容易に除去
できる程度の厚さを有する層間絶縁膜が残される。
【００２６】以上述べたように、上述した実施の形態に
係る半導体装置は、吸水性の高いＳＯＧ膜１８が第２の
配線２２と同一の金属によって覆われ、更に、パッシベ
ーション膜２３によって覆われている。このことは、Ｓ
ＯＧ膜１８が金属側壁部２１と、パッシベーション膜２
３により、２重に覆われているため、水分の侵入を完全
に防止できる。更に、図示された半導体装置では、最上
位の配線を構成する第２の配線２２と、ＳＯＧ膜１８を
覆う金属側壁部２１とを同時に形成でき、したがって、
金属側壁部２１を配線と同一の工程で形成できるため、
工程を簡略化できる。
係る半導体装置は、吸水性の高いＳＯＧ膜１８が第２の
配線２２と同一の金属によって覆われ、更に、パッシベ
ーション膜２３によって覆われている。このことは、Ｓ
ＯＧ膜１８が金属側壁部２１と、パッシベーション膜２
３により、２重に覆われているため、水分の侵入を完全
に防止できる。更に、図示された半導体装置では、最上
位の配線を構成する第２の配線２２と、ＳＯＧ膜１８を
覆う金属側壁部２１とを同時に形成でき、したがって、
金属側壁部２１を配線と同一の工程で形成できるため、
工程を簡略化できる。
【００２７】図２を参照して、本発明の第２の実施の形
態に係る半導体装置を説明する。図２において、図１と
対応する部分には、同一の参照番号が付されている。図
２に示された半導体装置は、冗長ヒューズ１２を埋設し
た基板１１上に、第１の金属によって形成された第１の
配線１６だけでなく、スルーホール開口を設けた領域２
０ａの端部に、ダミー配線３０が設けられており、この
ダミー配線３０は第１の金属、例えば、Ａｌによって形
成されている。このため、第１の配線１６及びダミー配
線３０は、同一の工程で形成できる。
態に係る半導体装置を説明する。図２において、図１と
対応する部分には、同一の参照番号が付されている。図
２に示された半導体装置は、冗長ヒューズ１２を埋設し
た基板１１上に、第１の金属によって形成された第１の
配線１６だけでなく、スルーホール開口を設けた領域２
０ａの端部に、ダミー配線３０が設けられており、この
ダミー配線３０は第１の金属、例えば、Ａｌによって形
成されている。このため、第１の配線１６及びダミー配
線３０は、同一の工程で形成できる。
【００２８】図示されているように、ダミー配線３０
は、第１の絶縁膜１７によって覆われている。したがっ
て、第１の配線１６及びダミー配線３０を覆う第１の絶
縁膜１７は、第１の配線１６及びダミー配線３０との間
に、段差、即ち、凹部を有している。
は、第１の絶縁膜１７によって覆われている。したがっ
て、第１の配線１６及びダミー配線３０を覆う第１の絶
縁膜１７は、第１の配線１６及びダミー配線３０との間
に、段差、即ち、凹部を有している。
【００２９】第１の配線１６及びダミー配線３０の表面
には、ＳＯＧ膜１８が一様に形成された後、第１の絶縁
膜１７とＳＯＧ膜１８とが平坦な表面を形成するよう
に、エッチバックされる。この結果、第１の絶縁膜１７
中の凹部には、ＳＯＧ膜１８が滞留した形で保持されて
おり、この構成では、凹部中のＳＯＧ膜１８は外部から
隔離されている。
には、ＳＯＧ膜１８が一様に形成された後、第１の絶縁
膜１７とＳＯＧ膜１８とが平坦な表面を形成するよう
に、エッチバックされる。この結果、第１の絶縁膜１７
中の凹部には、ＳＯＧ膜１８が滞留した形で保持されて
おり、この構成では、凹部中のＳＯＧ膜１８は外部から
隔離されている。
【００３０】第１の絶縁膜１７及びＳＯＧ膜１８によっ
て形成される平坦な表面上には、シリコン酸化膜のよう
な第２の絶縁膜１９がＣＶＤ等により被着され、続い
て、冗長ヒューズ１２及び第１の配線１６上部の領域２
０ａ、２０ｂに、リソグラフィ技術及びウェットエッチ
ングにより、スルーホール開口２０ｔ及びコンタクト穴
が設けられる。図示されたスルーホール開口２０ｔは、
ダミー配線３０の上部の領域を露出させる大きさを有し
ている。このことから、スルーホール開口２０ｔを形成
する際、領域２０ａ内に残存していた第１の絶縁膜１７
及びＳＯＧ膜１８はエッチングにより除去され、ダミー
配線３０はエッチングストッパーとして機能することが
分かる。
て形成される平坦な表面上には、シリコン酸化膜のよう
な第２の絶縁膜１９がＣＶＤ等により被着され、続い
て、冗長ヒューズ１２及び第１の配線１６上部の領域２
０ａ、２０ｂに、リソグラフィ技術及びウェットエッチ
ングにより、スルーホール開口２０ｔ及びコンタクト穴
が設けられる。図示されたスルーホール開口２０ｔは、
ダミー配線３０の上部の領域を露出させる大きさを有し
ている。このことから、スルーホール開口２０ｔを形成
する際、領域２０ａ内に残存していた第１の絶縁膜１７
及びＳＯＧ膜１８はエッチングにより除去され、ダミー
配線３０はエッチングストッパーとして機能することが
分かる。
【００３１】スルーホール開口２０ｔ及びコンタクト穴
の形成後、Ａｌ等の第２の金属によって、第２の配線２
２及び金属側面被覆２１ａが同一工程で形成される。こ
の構成では、金属側面被覆２１ａとダミー配線３０とに
より、金属側壁カバー部が形成され、この金属側壁カバ
ー部により、ＳＯＧ膜１８がスルーホール開口２０ｔに
対して露出するのを防止している。
の形成後、Ａｌ等の第２の金属によって、第２の配線２
２及び金属側面被覆２１ａが同一工程で形成される。こ
の構成では、金属側面被覆２１ａとダミー配線３０とに
より、金属側壁カバー部が形成され、この金属側壁カバ
ー部により、ＳＯＧ膜１８がスルーホール開口２０ｔに
対して露出するのを防止している。
【００３２】このように、スルーホール開口２０ｔ端部
にダミー配線３０を設け、当該ダミー配線３０上に第１
の絶縁膜１７を形成することにより、ＳＯＧ膜１８に対
する堰、或いは、ダムが形成されるため、スルーホール
開口後、ＳＯＧ膜１８は、スルーホール開口に露出しな
い構造となり、スルーホールウェットエッチングのマー
ジンを大きくできる。
にダミー配線３０を設け、当該ダミー配線３０上に第１
の絶縁膜１７を形成することにより、ＳＯＧ膜１８に対
する堰、或いは、ダムが形成されるため、スルーホール
開口後、ＳＯＧ膜１８は、スルーホール開口に露出しな
い構造となり、スルーホールウェットエッチングのマー
ジンを大きくできる。
【００３３】金属側壁カバー部の形成後、ＳｉＮ等のパ
ッシベーション膜２３がＣＶＤ等により形成された後、
冗長ヒューズ１２上にカバー開口２５がヒューズ開口と
して設けられることは第１の実施の形態と同様である。
この構成では、ＳＯＧ膜１８が第１の絶縁膜１７に形成
された凹部内に、封止されると共に、金属側壁２１ａ
と、パッシベーション膜２３によって、ＳＯＧ膜１８を
完全にカバー開口２５から隔離することにより、ＳＯＧ
膜１８に対する水分の侵入を完全に防止できる。
ッシベーション膜２３がＣＶＤ等により形成された後、
冗長ヒューズ１２上にカバー開口２５がヒューズ開口と
して設けられることは第１の実施の形態と同様である。
この構成では、ＳＯＧ膜１８が第１の絶縁膜１７に形成
された凹部内に、封止されると共に、金属側壁２１ａ
と、パッシベーション膜２３によって、ＳＯＧ膜１８を
完全にカバー開口２５から隔離することにより、ＳＯＧ
膜１８に対する水分の侵入を完全に防止できる。
【００３４】図３（ａ）〜（ｄ）を参照して、図２に示
された本発明の第２の実施の形態に係る半導体装置の製
造方法を工程順に説明する。まず、図３（ａ）に示すよ
うに、シリコン基板３１が用意され、このシリコン基板
３１表面上に、シリコン酸化膜等の絶縁膜３２が形成さ
れる。次に、タングステンシリサイド、ドープされたポ
リシリコン等によって形成された冗長ヒューズ１２が絶
縁膜３２上に選択的に設けられる。図３（ａ）では、冗
長ヒューズ１２として、紙面に対して直角方向に延びる
一本の冗長ヒューズ１２を設けているが、当該冗長ヒュ
ーズ１２と平行に延びるもう一本の冗長ヒューズを設け
ても良い。
された本発明の第２の実施の形態に係る半導体装置の製
造方法を工程順に説明する。まず、図３（ａ）に示すよ
うに、シリコン基板３１が用意され、このシリコン基板
３１表面上に、シリコン酸化膜等の絶縁膜３２が形成さ
れる。次に、タングステンシリサイド、ドープされたポ
リシリコン等によって形成された冗長ヒューズ１２が絶
縁膜３２上に選択的に設けられる。図３（ａ）では、冗
長ヒューズ１２として、紙面に対して直角方向に延びる
一本の冗長ヒューズ１２を設けているが、当該冗長ヒュ
ーズ１２と平行に延びるもう一本の冗長ヒューズを設け
ても良い。
【００３５】続いて、図３（ｂ）に示すように、冗長ヒ
ューズ１２は、ＢＰＳＧ等の層間絶縁膜３３によって被
覆され、平坦化されることにより、図２に示された基板
１１が形成される。層間絶縁膜３３上には、Ａｌ等の第
１の金属によって形成されたダミー配線３０が他の第１
の配線（図示せず）と共に形成される。これらダミー配
線３０及び第１の配線は同一の工程で形成できる。
ューズ１２は、ＢＰＳＧ等の層間絶縁膜３３によって被
覆され、平坦化されることにより、図２に示された基板
１１が形成される。層間絶縁膜３３上には、Ａｌ等の第
１の金属によって形成されたダミー配線３０が他の第１
の配線（図示せず）と共に形成される。これらダミー配
線３０及び第１の配線は同一の工程で形成できる。
【００３６】図３（ｂ）では、ダミー配線３０の断面の
みが示されているが、ダミー配線３０は、平面的には、
内側に矩形形状のスルーホール開口２０ｔの領域を規定
するために、矩形形状のループを形成している。言い換
えれば、ダミー配線３０は、矩形形状のスルーホール開
口２０ｔを形成するための領域を内側に囲むように形成
されている。一方、冗長ヒューズ１２はスルーホール開
口２０ｔの領域を越えて紙面と直角方向に延在してい
る。
みが示されているが、ダミー配線３０は、平面的には、
内側に矩形形状のスルーホール開口２０ｔの領域を規定
するために、矩形形状のループを形成している。言い換
えれば、ダミー配線３０は、矩形形状のスルーホール開
口２０ｔを形成するための領域を内側に囲むように形成
されている。一方、冗長ヒューズ１２はスルーホール開
口２０ｔの領域を越えて紙面と直角方向に延在してい
る。
【００３７】次に、図３（ｃ）に示すように、第１の絶
縁膜１７がパターニングされたダミー配線３０及び第１
の配線上に設けられ、続いて、ＳＯＧ膜１８がオーバー
コート膜として第１の絶縁膜１７上に塗布されている。
ＳＯＧ膜１８の塗布後、エッチバックによりＳＯＧ膜１
８及び第１の絶縁膜１７の表面は平坦化される。この結
果、図２に示すように、ＳＯＧ膜１８は、第１の絶縁膜
１７の凹部にのみ残される形となって、ダミー配線３０
より右側に位置付けられるスルーホール開口２０ｔから
隔離される。
縁膜１７がパターニングされたダミー配線３０及び第１
の配線上に設けられ、続いて、ＳＯＧ膜１８がオーバー
コート膜として第１の絶縁膜１７上に塗布されている。
ＳＯＧ膜１８の塗布後、エッチバックによりＳＯＧ膜１
８及び第１の絶縁膜１７の表面は平坦化される。この結
果、図２に示すように、ＳＯＧ膜１８は、第１の絶縁膜
１７の凹部にのみ残される形となって、ダミー配線３０
より右側に位置付けられるスルーホール開口２０ｔから
隔離される。
【００３８】平坦化された第１の絶縁膜１７及びＳＯＧ
膜１８の表面には、第２の絶縁膜１９が被着された後、
リソグラフィ技術を用いて、スルーホール開口２０ｔが
他のスルーホール及びコンタクト穴と共に形成される。
この場合、図３（ｃ）に示すように、スルーホール開口
２０ｔは、ダミー配線３０上の領域の一部をも含む大き
さを有しており、このため、ダミー配線３０上に設けら
れた第２及び第１の絶縁膜１９及び１８も一部除去され
ている。また、スルーホール開口２０ｔの端部には、第
１及び第２の絶縁膜１７及び１９のみが露出しており、
ＳＯＧ膜１８はスルーホール開口２０ｔの端部には露出
していない。
膜１８の表面には、第２の絶縁膜１９が被着された後、
リソグラフィ技術を用いて、スルーホール開口２０ｔが
他のスルーホール及びコンタクト穴と共に形成される。
この場合、図３（ｃ）に示すように、スルーホール開口
２０ｔは、ダミー配線３０上の領域の一部をも含む大き
さを有しており、このため、ダミー配線３０上に設けら
れた第２及び第１の絶縁膜１９及び１８も一部除去され
ている。また、スルーホール開口２０ｔの端部には、第
１及び第２の絶縁膜１７及び１９のみが露出しており、
ＳＯＧ膜１８はスルーホール開口２０ｔの端部には露出
していない。
【００３９】図３（ｄ）に示すように、スルーホール開
口２０ｔが形成された後、Ａｌ等の第２の金属膜が、露
出したスルーホール開口２０ｔ及び第２の絶縁膜１９上
に設けられた後、リソグラフィ技術を使用して選択的に
エッチングされる。この選択エッチングにより、露出し
たスルーホール開口２０ｔの端部、ダミー配線３０、及
び、第２の絶縁膜１９の一部を覆うように、第２の金属
による金属側面被覆２１ａが形成される。これによっ
て、第１及び第２の絶縁膜１７及び１９の露出した部分
は完全に金属側面被覆２１ａによってカバーされると共
に、第１の金属によって形成されたダミー配線３０も、
金属側面被覆２１ａによって覆われる。このように、図
示された構造では、ＳＯＧ膜１８がダミー配線３０及び
金属側面被覆２１ａによって、スルーホール開口２１ｔ
から遮断されていることになる。
口２０ｔが形成された後、Ａｌ等の第２の金属膜が、露
出したスルーホール開口２０ｔ及び第２の絶縁膜１９上
に設けられた後、リソグラフィ技術を使用して選択的に
エッチングされる。この選択エッチングにより、露出し
たスルーホール開口２０ｔの端部、ダミー配線３０、及
び、第２の絶縁膜１９の一部を覆うように、第２の金属
による金属側面被覆２１ａが形成される。これによっ
て、第１及び第２の絶縁膜１７及び１９の露出した部分
は完全に金属側面被覆２１ａによってカバーされると共
に、第１の金属によって形成されたダミー配線３０も、
金属側面被覆２１ａによって覆われる。このように、図
示された構造では、ＳＯＧ膜１８がダミー配線３０及び
金属側面被覆２１ａによって、スルーホール開口２１ｔ
から遮断されていることになる。
【００４０】以後、パッシベーション膜２３が形成さ
れ、ＳＯＧ膜１８は、金属側面被覆２１ａ及びパッシベ
ーション膜２３によっても、スルーホール開口２１ｔか
ら隔離されることは、図２の場合と同様であり、且つ、
これらパッシベーション膜２３をエッチングすることに
よってカバー開口が設けられることも、図２の場合と同
様である。
れ、ＳＯＧ膜１８は、金属側面被覆２１ａ及びパッシベ
ーション膜２３によっても、スルーホール開口２１ｔか
ら隔離されることは、図２の場合と同様であり、且つ、
これらパッシベーション膜２３をエッチングすることに
よってカバー開口が設けられることも、図２の場合と同
様である。
【００４１】図３に示された構造では、ＳＯＧ膜１８が
ダミー配線３０、第１の絶縁膜１７、及び、金属側面被
覆２１ａにより、外部のスルーホール開口２０ｔから２
重に隔離されるため、ＳＯＧ膜１８に対する水分の侵入
を完全に防止できる。尚、実施の形態では、ＳＯＧ膜に
対する水分の侵入についてのみ説明したが、本発明は、
吸水性のあるオーバーコート膜が使用される場合には、
同様に適用できることは言うまでもない。
ダミー配線３０、第１の絶縁膜１７、及び、金属側面被
覆２１ａにより、外部のスルーホール開口２０ｔから２
重に隔離されるため、ＳＯＧ膜１８に対する水分の侵入
を完全に防止できる。尚、実施の形態では、ＳＯＧ膜に
対する水分の侵入についてのみ説明したが、本発明は、
吸水性のあるオーバーコート膜が使用される場合には、
同様に適用できることは言うまでもない。
【００４２】更に、金属配線として、２層配線の場合に
ついてのみ説明したが、より多層の配線が施される場合
には、最上位に位置する配線と同時に、金属側面被覆を
形成すれば良い。また、ダミー配線はＳＯＧ膜の塗布前
に形成される配線と同時に、当該配線の金属と同一の金
属によって形成すれば良い。更に、上記した例では、最
上層の配線以外の配線も、金属によって構成されるもの
として説明したが、必ずしも金属である必要はなく、配
線として役立つ導電材料であれば、本発明に適用できる
ことは明らかである。
ついてのみ説明したが、より多層の配線が施される場合
には、最上位に位置する配線と同時に、金属側面被覆を
形成すれば良い。また、ダミー配線はＳＯＧ膜の塗布前
に形成される配線と同時に、当該配線の金属と同一の金
属によって形成すれば良い。更に、上記した例では、最
上層の配線以外の配線も、金属によって構成されるもの
として説明したが、必ずしも金属である必要はなく、配
線として役立つ導電材料であれば、本発明に適用できる
ことは明らかである。
【００４３】
【発明の効果】本発明では、冗長ヒューズを埋設した半
導体装置において、冗長ヒューズを埋設した領域上に設
けられるヒューズ開口部から、ＳＯＧ膜に対する水分の
侵入を金属側壁カバー及びパッシベーション膜によって
防ぐことができ、半導体装置の信頼性を高めることがで
きる。また、本発明においては、多層配線の最上位の金
属配線とパッシベーション膜との二層によりＳＯＧ膜を
覆うだけでなく、最上位の金属配線の形成と同時に、ヒ
ューズ開口部側壁を覆うカバー金属膜を形成できるた
め、ヒューズ開口部側壁をカバーする工程を別に設ける
必要がないと言う利点もある。更に、ヒューズ開口部を
形成するために、スルーホール開口を形成した後、パッ
シベーション膜を開口することによってカバー開口を形
成しているため、冗長ヒューズ上に残される絶縁膜の厚
さを正確に制御できる。
導体装置において、冗長ヒューズを埋設した領域上に設
けられるヒューズ開口部から、ＳＯＧ膜に対する水分の
侵入を金属側壁カバー及びパッシベーション膜によって
防ぐことができ、半導体装置の信頼性を高めることがで
きる。また、本発明においては、多層配線の最上位の金
属配線とパッシベーション膜との二層によりＳＯＧ膜を
覆うだけでなく、最上位の金属配線の形成と同時に、ヒ
ューズ開口部側壁を覆うカバー金属膜を形成できるた
め、ヒューズ開口部側壁をカバーする工程を別に設ける
必要がないと言う利点もある。更に、ヒューズ開口部を
形成するために、スルーホール開口を形成した後、パッ
シベーション膜を開口することによってカバー開口を形
成しているため、冗長ヒューズ上に残される絶縁膜の厚
さを正確に制御できる。
【図１】本発明の一実施の形態に係る半導体装置の一部
を示す断面図である。
を示す断面図である。
【図２】本発明の他の実施の形態に係る半導体装置の一
部を示す断面図である。
部を示す断面図である。
【図３】（ａ）、（ｂ）、（ｃ）、及び（ｄ）は図２に
示された半導体装置の製造方法を工程順に説明するため
の図である。
示された半導体装置の製造方法を工程順に説明するため
の図である。
１１ 基板 １２ 冗長ヒューズ １６ 第１の配線 １７ 第１の絶縁膜 １８ ＳＯＧ膜 １９ 第２の絶縁膜 ２０ａ、２０ｂ 開口されるべき
領域 ２０ｔ スルーホール開
口 ２１ 金属側壁部 ２２ 第２の配線 ２３ パッシベーショ
ン膜 ２５ カバー開口 ３０ ダミー配線 ３１ 半導体基板 ３２ 絶縁膜 ３３ 層間絶縁膜
領域 ２０ｔ スルーホール開
口 ２１ 金属側壁部 ２２ 第２の配線 ２３ パッシベーショ
ン膜 ２５ カバー開口 ３０ ダミー配線 ３１ 半導体基板 ３２ 絶縁膜 ３３ 層間絶縁膜
Claims (9)
- 【請求項１】 冗長ヒューズを内在させた基板と、該基
板上に形成された下層配線と、該下層配線上の第１の絶
縁膜と該下層配線による該第１の絶縁膜上における段差
部を覆う吸水性を有するオーバーコード膜と、該オーバ
ーコート膜及び前記第１の絶縁膜上に形成された第２の
絶縁膜とによって構成された被覆層と、前記冗長ヒュー
ズに対応する被覆層部分に設けられた開口部とを備える
と共に、開口部側面に露出した前記被覆層を覆う導電側
壁膜と、更に、当該導電側壁膜及び前記被覆層表面を覆
うパッシベーション膜とを有していることを特徴とする
半導体装置。 - 【請求項２】 請求項１において、前記被覆層は、上記
した基板上に形成された第１の導体によって形成された
第１の配線、当該第１の配線を覆う第１の絶縁膜、第１
の配線と第１の絶縁膜との段差を平坦化するように形成
されたＳＯＧ膜、ＳＯＧ膜上に形成された第２の絶縁
膜、及び、第２の絶縁膜上に形成された第２の導体によ
って形成された第２の配線とによって構成されており、
前記ＳＯＧ膜は前記オーバーコート膜を形成しているこ
とを特徴とする半導体装置。 - 【請求項３】 請求項２において、前記導体側壁膜は、
第２の導体によって形成されていることを特徴とする半
導体装置。 - 【請求項４】 請求項２において、前記導体側壁膜は、
開口部周辺に、一部、開口部に露出するように設けら
れ、且つ、第１の導体によって形成されたダミー配線
と、ダミー配線を覆う第２の導体によって形成されたカ
バー導体膜とを有していることを特徴とする半導体装
置。 - 【請求項５】 請求項２において、前記第１及び第２の
導体は第１及び第２の金属であることを特徴とする半導
体装置。 - 【請求項６】 冗長ヒューズを有する半導体装置におい
て、下層配線による段差部には第１のＣＶＤ絶縁膜を介
してＳＯＧ膜が形成され、該ＳＯＧ膜及び該第１のＣＶ
Ｄ膜上に第２のＣＶＤ絶縁膜が形成され、更に、第２の
ＣＶＤ絶縁膜上には、上層配線が形成され、前記冗長ヒ
ューズに該当する位置には開口部が形成され、且つ、前
記開口部の側壁は、最上位の配線と同一の導体材料によ
って覆われていると共に、当該導体材料は、更に、パッ
ベーション膜によって覆われていることを特徴とする半
導体装置。 - 【請求項７】 請求項６において、前記開口部の端部に
は、下層配線と同一材料によって形成されたダミー導体
層が形成され、前記ダミー導体層を含む開口部側壁は、
最上位配線の導体材料及びパッシベーション膜で覆われ
ていることを特徴とする半導体装置。 - 【請求項８】 請求項７において、前記ＳＯＧ膜は、前
記ダミー配線及び下層配線との間に形成された凹部内に
設けられており、前記開口部の端部には、露出していな
いことを特徴とする半導体装置。 - 【請求項９】 請求項８において、前記開口部の端部
は、前記ダミー配線の一部を露出させるように、構成さ
れていることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02468397A JP3147149B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体装置及びその製造方法 |
| TW087101340A TW419791B (en) | 1997-02-07 | 1998-02-03 | Semiconductor device having opening portion for fuse breakage |
| KR1019980003417A KR100258168B1 (ko) | 1997-02-07 | 1998-02-06 | 퓨즈 절단을 위한 개구부를 가지는 반도체 장치 |
| US09/019,737 US5895963A (en) | 1997-02-07 | 1998-02-06 | Semiconductor device having opening portion for fuse breakage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02468397A JP3147149B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223762A JPH10223762A (ja) | 1998-08-21 |
| JP3147149B2 true JP3147149B2 (ja) | 2001-03-19 |
Family
ID=12144962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02468397A Expired - Fee Related JP3147149B2 (ja) | 1997-02-07 | 1997-02-07 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5895963A (ja) |
| JP (1) | JP3147149B2 (ja) |
| KR (1) | KR100258168B1 (ja) |
| TW (1) | TW419791B (ja) |
Families Citing this family (22)
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|---|---|---|---|---|
| JP3132451B2 (ja) * | 1998-01-21 | 2001-02-05 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3466929B2 (ja) | 1998-10-05 | 2003-11-17 | 株式会社東芝 | 半導体装置 |
| JP2000269342A (ja) * | 1999-03-12 | 2000-09-29 | Toshiba Microelectronics Corp | 半導体集積回路および半導体集積回路の製造方法 |
| KR100564556B1 (ko) * | 1999-09-08 | 2006-03-29 | 삼성전자주식회사 | 리던던시 셀을 포함하는 반도체 소자 및 그 제조방법 |
| KR100341481B1 (ko) * | 1999-11-15 | 2002-06-21 | 윤종용 | 반도체 장치의 제조방법 |
| JP2001284458A (ja) * | 2000-03-31 | 2001-10-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US20050023260A1 (en) * | 2003-01-10 | 2005-02-03 | Shinya Takyu | Semiconductor wafer dividing apparatus and semiconductor device manufacturing method |
| US7238620B1 (en) | 2004-02-18 | 2007-07-03 | National Semiconductor Corporation | System and method for providing a uniform oxide layer over a laser trimmed fuse with a differential wet etch stop technique |
| JP2006156960A (ja) | 2004-10-26 | 2006-06-15 | Nec Electronics Corp | 半導体装置 |
| JP5507178B2 (ja) * | 2009-09-25 | 2014-05-28 | セイコーインスツル株式会社 | 半導体集積回路装置およびその製造方法 |
| US8486743B2 (en) | 2011-03-23 | 2013-07-16 | Micron Technology, Inc. | Methods of forming memory cells |
| JP5666411B2 (ja) * | 2011-09-30 | 2015-02-12 | セイコーインスツル株式会社 | 半導体装置 |
| US8994489B2 (en) | 2011-10-19 | 2015-03-31 | Micron Technology, Inc. | Fuses, and methods of forming and using fuses |
| US8546231B2 (en) | 2011-11-17 | 2013-10-01 | Micron Technology, Inc. | Memory arrays and methods of forming memory cells |
| US9252188B2 (en) | 2011-11-17 | 2016-02-02 | Micron Technology, Inc. | Methods of forming memory cells |
| US8723155B2 (en) | 2011-11-17 | 2014-05-13 | Micron Technology, Inc. | Memory cells and integrated devices |
| US9136467B2 (en) | 2012-04-30 | 2015-09-15 | Micron Technology, Inc. | Phase change memory cells and methods of forming phase change memory cells |
| US8765555B2 (en) | 2012-04-30 | 2014-07-01 | Micron Technology, Inc. | Phase change memory cells and methods of forming phase change memory cells |
| US9553262B2 (en) | 2013-02-07 | 2017-01-24 | Micron Technology, Inc. | Arrays of memory cells and methods of forming an array of memory cells |
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| US5420455A (en) * | 1994-03-31 | 1995-05-30 | International Business Machines Corp. | Array fuse damage protection devices and fabrication method |
| US5652175A (en) * | 1996-07-19 | 1997-07-29 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for manufacturing a fuse structure |
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