KR100564556B1 - 리던던시 셀을 포함하는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

리던던시 셀을 포함하는 반도체 소자 및 그 제조방법이 개시되어 있다. 그 제조방법은, 셀 어레이 영역과 리던던시 영역을 포함하며 반도체소자가 구성된 반도체기판 상에 절연막을 형성하는 단계와, 절연막 상에 하부 도전층을 형성하는 단계와, 절연막 상부에 퓨즈용 도전층을 형성하는 단계와, 하부도전층 및 퓨즈용 도전층을 덮는 층간절연막을 형성하는 단계와, 층간절연막을 식각하여 하부 도전층을 노출시키는 비아홀과, 퓨징을 위한 창을 형성하는 단계와, 층간절연막 상에, 비아홀을 통해 하부 도전층과 접속된 상부 도전층을 형성하는 단계와, 상부 도전층이 형성된 결과물의 상에, 층간절연막의 측면을 캐핑하는 캐핑막 패턴을 형성하는 단계를 포함하여 이루어진다.

Description

리던던시 셀을 포함하는 반도체 소자 및 그 제조방법{Semiconductor device having a redundancy cell and method for fabricating thereof}
도 1은 종래의 반도체 소자의 리던던시 회로부를 도시한 단면도이다.
도 2는 BPSG의 불순물의 농도에 따른 PCT(Pressure Cooking Test) 조건에서의 흡습정도를 비교하여 나타낸 그래프이다.
도 3 내지 도 6은 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위하여, 리던던시 셀 영역을 도시한 단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 리던던시 셀을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자의 제조공정에 있어서 항상 결함(defect)이 발생할 수 있으므로, 모든 단위 셀이 정상적으로 동작하는 것은 현실적으로 불가능하다. 이러한 문제를 해결하기 위한 방법으로, 메인 셀에 불량이 발생하였을 때 메인 셀의 주변에 위치하는 리던던시 셀(redundancy cell)을 이용한다. 즉, 불량인 메모리 셀이 있을 경우 상기 불량 메모리 셀에 연결된 퓨즈는 오픈(open)시키고, 퓨즈가 오픈되었다는 정보에 의해 상기 리던던시 메모리 셀을 구동시켜서 불량인 메모리 셀을 리던던시 메모리 셀로 대신한다. 따라서, 집적회로를 구성하는 단위 셀에 불량이 발생하더라도 리던던시 셀에 의해 집적회로가 정상적으로 동작하게 된다.
한편, 반도체 소자의 제조공정은 반도체 소자의 집적화를 위하여 각 단위 공정에서의 개선노력 즉, 수평적 및 수직적인 미세 소자를 동일 면적 내에 집적하기 위한 노력이 진행되고 있다. 이와 병행하여, 제조공정에서 가해지는 열의 양(thermal budget)의 관점에서 배선층 사이를 매립하는, 예컨대 보론-인을 함유한 실리콘(Boro-Phosphorus Silicate Glass; 이하 "BPSG"라 칭함) 매립 산화막의 리플로우 온도 또한 하향화하는 추세에 있다. 그러나, 일정 리플로우 온도에서 원하는 흐름성(flowage)을 확보하기 위해서는 BPSG막에 함유된 보론(B) 또는 인(P)의 농도를 높여야 하고, 이러한 고농도의 BPSG막은 흡습성이 높은 특징이 있다.
도 2는 BPSG의 불순물의 농도에 따른 PCT(Pressure Cooking Test) 조건에서의 흡습정도를 비교하여 나타낸 그래프이다.
테스트 조건으로는, 보론(B) 및 인(P)의 농도를 다음의 표 1과 같이 변화시키면서 BPSG막을 증착한 다음, 120℃의 온도, 2ATM, 100％의 RH에서 2시간동안 측정하였다.
불순물(중량％) (a) (b) (c) (d)
보론(B) 4.3 5.2 4.9 4.5
인(P) 3.6 3.9 3.4 6.5
도 2를 참조하면, 일정 조건하에서는 보론(B) 및 인(P)의 농도가 증가할수록 흡습의 정도가 가속됨을 알 수 있다. 이러한 흡습성은 반도체 소자의 불량(fail)을 유발하는 원인이 된다.
도 1은 종래의 반도체 소자의 리던던시 셀을 도시한 단면도이다.
반도체기판(도시되지 않음) 상에 형성된 절연막(1) 상에 제1 도전층(3)이 패터닝되어 있고, 이 제1 도전층을 다른 도전층과 절연시키기 위한 절연막이 형성되어 있다. 메모리 셀의 비트라인에 불량이 발생하였을 경우에 대체하기 위한 퓨즈용 비트라인(5)들이 형성되어 있으며, 이들을 절연시키기 위한 제1 층간절연막(7)이 형성되어 있다. 상기 제1 층간절연막 상에는 제2 도전층(11)이 패터닝되어 있고, 이 제2 도전층은 제1 층간절연막(7)에 형성된 플럭(9)에 의해 제1 도전층(3)과 접속되어 있다.
그리고, 제2 도전층을 절연시키기 위한 제2 층간절연막(13)이 형성되어 있고, 그 위에는 반도체 소자를 보호하기 위한 보호막(15)이 형성되어 있다. 특히, 상기 퓨즈용 비트라인(5)이 형성된 영역에는 보호막(15) 및 제2 층간절연막(13)과 제1 층간절연막(7)의 일부가 식각되어 레이저를 이용한 퓨징이 용이하도록 창(17)이 형성되어 있다.
언급한 바와 같이, 반도체 소자가 고집적화되면서 반도체기판에 가해지는 열의 양(thermal budget)을 감소시키기 위하여 층간절연막의 리플로우 온도를 제한할 경우, 원하는 흐름성(flowage)을 확보하기 위해서는 층간절연막, 즉 BPSG막에 함유된 보론(B) 또는 인(P)의 농도를 높여야 하고, 이러한 고농도의 BPSG막은 흡습성이 높은 특징이 있다. 따라서, 층간절연막의 상부 또는 하부에 형성되는 배선층 인 알루미늄막에 부식이 발생한다(도 1의 참조부호 "A").
이러한 알루미늄의 부식 현상은, 오픈된 퓨즈(fuse) 부위의 고농도 BPSG의 계면으로 수분이 침투하여 텅스텐 플럭(9)과 알루미늄막(11) 사이의 갈바닉(galvanic) 반응을 촉진시켜 발생한다. 따라서, 이러한 BPSG와 같은 층간절연막의 수분 흡수에 의한 금속 배선층의 부식을 방지할 수 있는 기술이 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 퓨즈 오픈부위에서의 BPSG와 같은 층간절연막의 수분 흡수에 의한 금속 배선층의 부식을 방지할 수 있는 리던던시 셀을 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 별도의 마스크를 사용하지 않고 퓨즈 오픈부위에서의 층간절연막의 수분 흡수에 의한 금속 배선층의 부식을 방지할 수 있는 리던던시 셀을 포함하는 반도체 소자의 제조방법을 제공하는 것이다.
상기 과제를 이루기 위하여 본 발명에 의한 리던던시 셀을 포함하는 반도체소자는, 셀 어레이 영역과 리던던시 영역을 포함하며 반도체소자가 구성된 반도체기판과, 상기 반도체기판 상에 형성된 절연막과, 상기 절연막 상에 형성된 하부 도전층과, 상기 절연막 상부에 형성된 퓨즈용 도전층과, 상기 하부도전층 및 퓨즈용 도전층을 덮으며, 상기 퓨즈용 도전층 상부에서는 소정 깊이 리세스된 층간절연막과, 상기 층간절연막 상에 형성되고, 상기 층간절연막에 형성된 비아 콘택을 통해 상기 하부 도전층과 접속된 상부 도전층과, 상기 리세스된 층간절연막의 측면을 캐 핑하는 캐핑막을 구비하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캐핑막은 플라즈마 산화막, 플라즈마 질화막 또는 그 적층막으로서, 2,000 ∼ 10,000Å의 두께를 갖는 것이 바람직하다.
상기 본 발명의 다른 기술적 과제를 이루기 위하여 본 발명에 의한 리던던시 셀을 포함하는 반도체 소자의 제조방법은, 셀 어레이 영역과 리던던시 영역을 포함하며 반도체소자가 구성된 반도체기판 상에 절연막을 형성하는 단계와, 상기 절연막 상에 하부 도전층을 형성하는 단계와, 상기 절연막 상부에 퓨즈용 도전층을 형성하는 단계와, 상기 하부도전층 및 퓨즈용 도전층을 덮는 층간절연막을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 하부 도전층을 노출시키는 비아홀과, 퓨징을 위한 창을 형성하는 단계와, 상기 층간절연막 상에, 상기 비아홀을 통해 상기 하부 도전층과 접속된 상부 도전층을 형성하는 단계와, 상기 상부 도전층이 형성된 결과물의 상에, 상기 층간절연막의 측면을 캐핑하는 캐핑막 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 캐핑막 패턴을 형성하는 단계는, 상부 도전층이 형성된 결과물 상에 캐핑막을 형성하는 단계와, 상기 캐핑막 상에, 상기 퓨즈부위를 오픈시키는 포토레지스트 패턴을 형성하는 단계, 및 퓨즈부위의 상기 캐핑막을 식각하는 단계로 이루어지고, 상기 캐핑막은 플라즈마 산화막, 플라즈마 질화막 또는 그 적층막으로 2,000∼10,000Å의 두께로 형성하는 것이 바람직하다.
본 발명에 따르면, 리던던시 회로부의 퓨징을 위하여 오픈된 영역의 측벽을 수분에 대한 블로킹 특성이 우수한 PECVD 질화막으로 캐핑함으로써, 흡습성이 높은 층간절연막을 통해 수분이 침투하여 금속막이 부식되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 3 내지 도 6은 본 발명에 의한 반도체 소자의 제조방법을 설명하기 위하여, 리던던시 셀 영역을 도시한 단면도들이다.
도 3을 참조하면, 트랜지스터 등 하부 구조물이 형성된 반도체기판(도시되지 않음) 상에 절연막(31)을 형성한 다음, 도전막을 증착하고 패터닝하여 제1 도전층(33)을 형성한다. 다음, 그 결과물을 덮는 절연막을 형성하고, 이 절연막 상에 도전막을 증착한 다음 패터닝하여 메모리 셀 영역에는 비트라인(도시되지 않음)을 형성하고, 리던던시 회로부에는 퓨즈용 도전층(35)을 형성한다. 상기 비트라인 및 퓨즈용 도전층(35)은 폴리실리콘층과 실리사이드층이 적층된 폴리사이드 구조로 형성할 수 있다.
다음, 고온 산화물 또는 BPSG막을 증착하여 결과물을 덮는 제1 층간절연막(37)을 형성한 다음, 소정의 온도에서 리플로우 하여 그 표면을 평탄화한다.
다음에, 상기 제1 층간절연막(37)을 이방성 식각하여 제1 도전층(33)의 일부를 노출시키는 비아홀을 형성한다. 비아홀이 형성된 결과물 상에, 예컨대 텅스텐(W)을 증착한 다음 에치백하여 상기 비아홀을 채우는 플럭(39)을 형성한다.
도 4를 참조하면, 도전층 플럭이 형성된 결과물 상에 도전층을 증착한 다음 이를 패터닝하여 상기 플럭(39)과 접속된 제2 도전층(41)을 형성하고, 전면에 절연막을 증착하여 결과물을 덮는 제2 층간절연막(43)을 형성한다. 상기 제2 층간절연 막 위에, 셀 어레이 영역의 제2 도전층(도시되지 않음)과 리던던시 셀 영역의 퓨즈용 도전층이 형성된 영역을 오픈시키는 포토레지스트 패턴(45)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(45)을 마스크로 사용하여 오픈된 영역의 제2 층간절연막(43)을 제거하여 셀 어레이 영역의 제2 도전층과 후속공정에서 형성될 제3 도전층을 연결하는 비아홀을 형성한다. 이 때, 리던던시 셀 영역의 제2 층간절연막 및 제1 층간절연막이 동시에 식각되어 퓨징을 용이하게 하기 위한 창이 형성된다. 상기 퓨즈용 도전층(35)의 상부에 층간절연막의 일부, 바람직하기로는 1,000∼5,000Å 정도가 남도록하여 퓨즈의 절단이 보다 용이하도록 한다.
종래에는 리던던시 셀 영역의 퓨즈 도전층에 대한 오픈(open) 공정을, 보호막을 형성한 다음에 퓨즈오픈/ 패드오픈으로 나누어 진행하였기 때문에 퓨즈 오픈을 위한 별도의 마스크가 필요하였다. 그러나, 본 발명에서는 도전층 사이를 연결하는 비아홀을 형성할 때 퓨즈오픈 공정을 진행하기 때문에, 후속 공정에서 별도의 마스크를 사용하여 퓨즈오픈을 위한 식각공정을 실시하지 않아도 되므로 제조원가 절감 및 공정 단순화를 이룰 수 있다.
계속해서, 결과물 상에 수분에 대한 블로킹 특성이 우수한 물질, 예를 들어 질화막을, 플라즈마를 이용하는 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; LPCVD) 방법으로 2,000∼10,000Å 정도 증착하여 수분에 대한 캐핑막(49)을 형성한다. 또는, 플라즈마 산화막과 플라즈마 질화막의 복합막으로 형성할 수도 있다. 다음에, 상기 캐핑막(49) 상에, 퓨즈부위를 노출시키는 모양의 포토레지스트 패턴(51)을 형성한다.
도 6을 참조하면, 상기 포토레지스트 패턴을 마스크로 사용하여 노출된 부분의 캐핑막(49)을 이방성식각하여 제거함으로써, 퓨즈부위의 제1 층간절연막이 노출되도록 한다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상 내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형 및 개량이 가능하다.
상술한 본 발명에 의한 리던던시 셀을 포함하는 반도체 소자 및 그 제조방법에 따르면, 리던던시 회로부의 퓨징을 위하여 오픈된 영역의 측벽을 수분에 대한 블로킹 특성이 우수한 플라즈마 질화막으로 캐핑함으로써, 흡습성이 높은 층간절연막을 통해 수분이 침투하여 금속막이 부식되는 것을 방지할 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 셀 어레이 영역과 리던던시 영역을 포함하며 반도체소자가 구성된 반도체기판 상에 절연막을 형성하는 단계;
    상기 절연막 상에 하부 도전층을 형성하는 단계;
    상기 절연막 상부에 퓨즈용 도전층을 형성하는 단계;
    상기 하부도전층 및 퓨즈용 도전층을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 하부 도전층을 노출시키는 비아홀과, 퓨징을 위한 창을 형성하는 단계;
    상기 층간절연막 상에, 상기 비아홀을 통해 상기 하부 도전층과 접속된 상부 도전층을 형성하는 단계; 및
    상기 상부 도전층이 형성된 결과물의 상에, 상기 층간절연막의 측면을 캐핑하는 캐핑막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 캐핑막 패턴을 형성하는 단계는,
    상부 도전층이 형성된 결과물 상에 캐핑막을 형성하는 단계와,
    상기 캐핑막 상에, 상기 퓨즈부위를 오픈시키는 포토레지스트 패턴을 형성하는 단계, 및
    퓨즈부위의 상기 캐핑막을 식각하는 단계로 이루어지는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.
  6. 제4항 또는 제5항에 있어서, 상기 캐핑막은,
    플라즈마 산화막, 플라즈마 질화막 또는 그 적층막으로 2,000 ∼ 10,000Å의 두께로 형성하는 것을 특징으로 하는 리던던시 셀을 포함하는 반도체 소자의 제조방법.
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