KR100322543B1 - 퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법 - Google Patents

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Abstract

본 발명은 흡습 방지 기능 및 퓨즈 절단효율이 향상된 반도체 장치의 퓨즈부 및 그 형성방법을 제공한다. 본 발명은 노출된 퓨즈 개구부의 측면을 통한 습기 등의 침투를 막기 위한 가드링을 형성함에 있어서, 퓨즈라인 상부에 식각정지막을 형성하고 이 식각정지막을 이용하여 가드링 개구부를 형성한 다음, 가드링 개구부를 다층 금속 배선의 최상층 배선 금속 또는 패시베이션막을 이루는 물질로 채워 최상층 금속 배선 또는 패시베이션막과 동시에 형성한다. 본 발명에 따르면, 간단한 공정으로 퓨즈 개구부 주변의 층간절연막 또는 층간절연막들의 계면을 통한 습기의 침투를 효과적으로 막을 수 있다. 또한, 상기 식각정지막을 퓨즈 개구부의 하부에도 형성함으로써 퓨즈 개구부를 형성할 때, 퓨즈라인 상부에 남는 절연막의 두께를 일정하게 유지할 수 있어 퓨즈의 절단효율이 향상된다.

Description

퓨즈부의 흡습 방지 기능이 향상된 반도체 장치 및 그 퓨즈부의 제조방법{Semiconductor device improved in capability of preventing moisture-absorption from fuse area thereof, and method for manufacturing the fuse area}
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 퓨즈부 구조 및그 형성방법에 관한 것이다.
일반적으로 반도체 장치는 다양한 패턴의 물질층들이 적층되어 구현되고, 최종적으로 패시베이션막(passivation film)이라 불리우는 보호막으로 덮이게 된다. 이 패시베이션막은 보통 단단한 막질 예컨대, 실리콘 질화막과 같은 막으로 형성되어 후속하는 조립 또는 패키지 공정 등에서 하부에 전해지는 기계적, 전기적, 화학적인 충격을 흡수하여 내부의 반도체 소자들을 보호하는 역할을 하게 된다.
한편, 반도체 메모리 장치를 포함하여 통상의 반도체 장치는 제조과정에서의 결함등으로 동작하지 않는 회로를 여분의 회로로 대치하는 리페어(repair) 공정이나, 일부 회로의 특성을 응용에 맞게 변경하는 트리밍(trimming) 공정을 수행하게 된다. 이러한 리페어 공정이나 트리밍 공정은 소정의 배선 일부를 레이저의 조사 등을 이용하여 끊음으로써 수행된다. 이렇게 레이저의 조사에 의해 끊어지는 배선을 퓨즈라인이라 하고, 그 끊어지는 부위와 이를 둘러싸는 영역을 여기서는 퓨즈부라 한다.
도 1은 종래의 반도체 장치 특히, 다층 금속 배선구조를 채택한 DRAM 메모리 장치의 메모리 셀 일부와 그 퓨즈부를 도시한 단면도이다.
도 1의 왼쪽은 셀 어레이 영역을 도시한 것으로서, 셀 어레이 영역은 트랜지스터(14, 16, 18)와 커패시터(30, 32, 34)로 이루어지는 메모리 셀, 다층 금속 배선(38, 42), 층간절연막들(20, 26, 36, 40) 및 패시베이션막(44)을 구비한다. 또한, 도 1의 오른쪽은 퓨즈부를 도시한 것으로서, 퓨즈부는 퓨즈라인 즉, 트랜지스터의 드레인 영역(16)과 비트라인 컨택(22)에 의해 연결되는 비트라인(24)과, 퓨즈라인(24) 상부에 있는 층간절연막(36, 40) 및 패시베이션막(44)을 소정의 폭으로 식각하여 개구한 퓨즈 개구부(A)로 이루어진다. 이 퓨즈 개구부(A)를 통하여 레이저가 조사되고 그 하부의 퓨즈라인(24)이 끊어진다.
여기서, 편의상 각각의 층간절연막들(20, 26, 36, 40)은 각각 하나의 막으로 도시하였지만 실제로는 여러 층의 절연막들이 적층된 막으로 이루어질 수 있다. 또한, 트랜지스터의 소스 영역(18)과 커패시터의 하부전극(30)을 전기적으로 연결하는 하부전극 컨택(28)은, 비트라인(24)과는 다른 평면상에 존재하는 것으로 서로 만나지 않는다. 아울러, 여기서 비트라인(24)이 퓨즈라인이 되는 것으로 도시되고 설명되지만, 퓨즈라인은 비트라인에 한하지 않고, 예컨대, 워드라인(14)이 될 수도 있고, 메모리 장치가 아닌 다른 반도체 장치에서는 다른 배선이 될 수도 있다. 이러한 사항들은 이하에 설명되는 본 발명의 실시예에도 그대로 적용된다.
도 1에 도시된 바와 같이 구성되는 일반적인 반도체 장치의 퓨즈부는 다음과 같은 문제점을 가지고 있다.
먼저, 퓨즈 개구부(A)로 노출되는 층간절연막들(26, 36, 40)은 보통 실리콘 산화막 계열의 절연막으로 형성되는데, 특히, 셀 어레이 영역에서의 큰 단차를 완화하기 위해 단차도포성이 우수한 BPSG(Boron phosphorous silicate glass), PSG(Phosphorous silicate glass), SOG(Spin on glass), TEOS(Tetra ethyl ortho silicate), USG(Undoped silicate glass)막 등을 사용하게 된다. 그러나, 이중 불순물이 많이 함유된 고농도 예컨대, B : 5 중량% 이상, P : 4 중량% 이상의 BPSG, PSG, SOG, TEOS 등의 막은 습기에 약하여, 이러한 막을 통해 습기가 침투하게 되면내부 배선 예컨대, 알루미늄으로 이루어진 금속 배선(38, 42)이 부식하게 되어 반도체 장치의 신뢰성에 치명적인 악영향을 미친다.
이를 해결하기 위하여, 일본 특허공개공보 평9-69571호에 기재된 발명은 도 2에 도시된 바와 같이, 퓨즈 개구부(A)의 주위를 둘러싸는 사각 링 상으로 가드링(38', 42')을 형성하고 있다. 두 층으로 형성된 이 가드링(38', 42')은 각각 다층 금속 배선(38, 42)과 동일한 물질 예컨대, 알루미늄으로 다층 금속 배선(38, 42)과 동시에 형성될 수 있다. 또한, 가드링(38')의 하부에는 가드링 개구부를 형성하기 위한 층간절연막(36)의 식각시 식각정지를 위한 식각정지막(34')을 역시 링 상으로 형성하고 있다. 이 식각정지막(34')은 커패시터 상부전극(34)과 동일한 물질 예컨대, 다결정 실리콘으로 상부전극(34)과 동시에 형성될 수 있다.
따라서, 퓨즈 개구부(A)의 측벽인 층간절연막(36, 40)을 통해 침투되는 습기를 가드링(38', 42')으로 차단할 수 있게 되어 신뢰성을 향상시킬 수 있다. 그러나, 가드링이 형성되지 않은 층간절연막(26)을 통한 습기의 침투에는 여전히 취약하고, 특히, 가드링(38', 42')을 다층으로 형성함으로써 습기에 가장 취약한 층간절연막들(26, 36, 40) 사이의 계면 및 가드링(38', 42')의 계면을 통한 습기의 침투에는 여전히 취약하게 된다. 또한, 가드링(38', 42')의 형성으로 인해 그만큼 레이아웃 면적이 늘어나 반도체 장치의 고집적화에 반하는 결과를 초래한다.
본 발명이 이루고자 하는 기술적 과제는, 흡습 방지 기능 및 퓨즈 절단효율이 향상된 퓨즈부를 가지는 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 흡습 방지 기능 및 퓨즈 절단효율이 향상된 반도체 장치의 퓨즈부를 형성하는 방법을 제공하는 것이다.
도 1은 퓨즈부를 포함하는 종래의 반도체 장치의 일부를 도시한 단면도이다.
도 2는 퓨즈부의 주위에 가드링이 형성된 종래의 반도체 장치의 일부를 도시한 단면도 및 퓨즈부의 평면도이다.
도 3 내지 도 7은 본 발명의 일실시예에 따라 퓨즈부를 형성하는 과정을 도시한 반도체 장치의 단면도들이다.
도 8a 내지 도 10은 각각 본 발명의 변형된 일실시예에 따라 형성된 퓨즈부를 도시한 반도체 장치의 단면도들이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따라 퓨즈부를 형성하는 과정을 도시한 반도체 장치의 단면도들이다.
상기의 과제를 달성하기 위한 본 발명에 따른 반도체 장치는, 다층 금속 배선 및 퓨즈라인을 끊을 수 있도록 퓨즈 개구부를 구비하는 반도체 장치로서, 퓨즈 개구부를 둘러싸는 링 상으로 형성되어 퓨즈 개구부로부터의 불순물 침투를 차단하는 가드링, 퓨즈라인 상의 적어도 가드링 하부에 형성된 식각정지막, 식각정지막 상의 기판 전면에 형성되고, 그 안에 가드링을 포함하며 퓨즈 개구부가 형성된 다층의 층간절연막, 가드링과 다층의 층간절연막을 포함하는 기판 전면에 형성되고, 퓨즈 개구부를 노출하는 패시베이션막을 포함한다. 여기서, 상기 가드링은 수직방향으로 식각정지막에서 다층 금속 배선의 최상층 배선영역까지 확장된다.
실시예에 따르면 본 발명에 따른 반도체 장치는 상기 가드링을 다층 금속 배선중 최상층 배선 금속 또는 패시베이션막으로 형성하여, 최상층 배선 금속 또는 패시베이션막이 가드링의 역할을 동시에 하도록 할 수 있다.
또한, 실시예에 따르면, 본 발명에 따른 반도체 장치는 상기 식각정지막 상부 또는 하부에 흡습방지막을 더 포함할 수 있다.
상기의 다른 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 퓨즈부를 형성하는 방법은 다음과 같이 이루어진다.
먼저, 퓨즈라인 상부에 적어도 가드링이 형성될 영역에 식각정지막을 형성하고, 식각정지막을 포함하는 기판 상에 다층의 층간절연막을 형성한다. 상기 식각정지막의 일부가 노출되도록 다층의 층간절연막을 식각하여 링 상의 가드링 개구부를 형성한다. 가드링 개구부를 소정의 물질로 채워 가드링을 형성한다. 여기서, 상기 가드링 개구부는 수직방향으로 식각정지막에서 다층 금속 배선의 최상층 배선영역까지 확장되도록 한다.
실시예에 따르면 상기 가드링은 최상층 배선 금속 또는 패시베이션막과 동일한 물질로 최상층 배선 또는 패시베이션막과 동시에 형성할 수도 있다.
또한, 실시예에 따르면, 상기 식각정지막을 형성하는 단계 이전 또는 이후에 적어도 상기 가드링 및 퓨즈 개구부가 형성될 영역의 하부에 흡습방지막을 형성하는 단계를 더 포함할 수 있다.
또한, 실시예에 따르면, 상기 식각정지막은 가드링 개구부 뿐만 아니라 퓨즈 개구부를 형성할 때도 식각정지막으로 사용하기 위하여 가드링 개구부가 형성될 영역 및 퓨즈 개구부가 형성될 영역에 서로 분리되게 형성할 수도 있다.
이와 같이 본 발명에 따르면, 가드링을 패시베이션막 또는 최상층 배선 금속으로 한 번에 형성함으로써 층간절연막들의 계면으로 침투하는 습기를 효과적으로 차단할 수 있게 된다.
또한, 실시예에 따르면 가드링의 형성으로 인한 레이아웃 면적의 증가를 최소화할 수도 있는데, 이는 특히 가드링이 최상층 금속 배선으로 이루어진 경우에 패시베이션막이 가드링의 일부를 노출하여 퓨즈 개구부를 형성하도록 함으로써 가능하다.
또한, 실시예에 따르면, 퓨즈 개구부의 형성을 위한 식각시 식각정지막을 이용함으로써, 종래의 시간식각에 의해 퓨즈 개구부를 형성하는 경우에 비해 퓨즈라인 상부에 남는 절연막의 두께를 정확히 제어할 수 있고, 따라서 퓨즈의 절단효율이 향상된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
도 3 내지 도 7은 본 발명의 일실시예에 따른 반도체 장치의 퓨즈부를 형성하는 과정을 DRAM 장치를 예로 들어 도시한 단면도들이다.
먼저 도 3은 DRAM 장치의 커패시터까지 형성된 상태를 도시한 것으로서, 본 실시예의 퓨즈부는 셀 어레이 영역과 동시에 형성된다. 즉, 통상의 방법으로 기판(110) 상에 소자분리막(112)을 형성하고, 트랜지스터의 게이트 전극(114), 소스/드레인 영역(118/116)을 형성한 후, 층간절연막(120)을 기판 전면에 형성한다. 이어서, 층간절연막(120)을 식각하여 드레인 영역(116)을 노출하는 컨택홀을 형성한 후, 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘, 금속 실리사이드, 또는 다결정 실리콘과 금속 실리사이드의 적층막을 증착하고 패터닝하여 컨택 플러그(122) 및 비트라인(124)을 형성한다. 이 비트라인(124)은 도면의 오른쪽에서 퓨즈라인을 이룬다. 물론, 전술한 바와 같이, 퓨즈라인은 비트라인(124)이 아닌 워드라인(114)으로 형성할 수도 있고, 퓨즈부의 높이를 조정하기 위해 위 또는 아래로 구부러져 연장되도록 할 수도 있다.
이어서, 비트라인(퓨즈라인, 124) 전면에 층간절연막(126)을 증착하고 식각하여, 소스 영역(118)을 노출하는 컨택홀을 형성한다. 이 컨택홀에 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘을 증착하여 컨택 플러그(128)를 형성한 후, 그 상부에 커패시터 하부전극(130)을 형성한다. 도면에서 하부전극(130)은 단순 스택형으로 도시되어 있으나 실린더형, 핀(fin)형 등의 다양한 형상으로 이루어질 수 있으며, 그 표면에 반구형 그레인(hemispherical grain)이 형성될 수도 있다. 하부전극(130) 전면에 유전막(132)을 형성하고, 그 위에 도전성 물질 예컨대, 불순물이 도핑된 다결정 실리콘으로 이루어진 상부전극층을 형성한다.
이어서, 상부전극층은 패터닝되어 상부전극(134)을 이루게 되는데, 이때 동시에 도면의 오른쪽 퓨즈부에서는 레이저가 조사될 영역 즉, 퓨즈 개구부가 형성될 영역을 둘러싸는 링 상으로 패터닝된다. 퓨즈부에서 이 링 상으로 패터닝된 상부전극층 패턴(134')은 이후에 가드링 개구부를 형성하기 위한 층간절연막의 식각시 식각정지막의 역할을 수행한다.
이어서, 도 4에 도시된 바와 같이, 그 위에 단차도포성이 우수한 실리콘 산화막으로 층간절연막(136)을 형성하고, 하층 금속 배선(138)을 형성한다.
이어서, 도 5에 도시된 바와 같이, 기판 전면에 층간절연막(140)을 증착하고 식각하여, 가드링을 형성할 영역에 가드링 개구부(B)를 형성한다. 즉, 층간절연막(140, 136)을 계속하여 식각하여 퓨즈부에 링 상으로 형성된 식각정지막(134')을 노출한다.
이와 같이 가드링 개구부(B)를 형성하기 위한 식각과정에서 이후에 금속 배선간의 연결을 위한 비아 홀(B')도 동시에 형성할 수 있다. 도 5에서 가드링 개구부(B)와 비아 홀(B')의 깊이는 차이가 나지만, 각각 식각정지막(134')과 하층 금속배선(138)을 노출할 때까지 식각하면 되므로 이 둘을 동시에 형성할 수 있다.
또한, 본 실시예에서는 다층 금속 배선이 두 층으로 이루어진 경우를 도시하였지만, 세 층 이상으로 이루어진 경우라면 최상층 배선 형성 직전에 가드링 개구부(B)를 형성하면 된다.
이어서, 도 6에 도시된 바와 같이, 가드링 개구부(B)를 포함한 기판 전면에 최상층 배선 금속을 증착하고 패터닝하여 최상층 금속 배선(142) 및 가드링(142')을 동시에 형성한다. 이때 도 6으로부터 알 수 있듯이, 본 발명의 가드링(142')은 한 번에 형성되므로 상하 층들간의 정렬을 위해서는 두 번의 오버레이 마진만을 고려하면 되지만, 도 2에 도시된 바와 같은 종래의 방법에 따른 가드링(38', 42')은 총 네 번의 오버레이 마진을 고려해야 한다. 아울러 금속 배선층 수가 증가하는 경우에는 종래의 방법에서는 그에 따라 고려해야 하는 오버레이 마진이 증가하지만, 본 발명의 경우에는 금속 배선층 수와 상관없이 항상 두 번의 오버레이 마진만을 고려하면 된다.
이어서, 도 7에 도시된 바와 같이, 기판 전면에 실리콘 질화막과 같은 막으로 패시베이션막(144)을 형성한다. 그리고, 레이저가 조사될 영역의 패시베이션막(144) 및 층간절연막(140, 136)을 식각하여 퓨즈 개구부(A)를 형성한다. 이때, 퓨즈 개구부(A)의 퓨즈라인(124) 상부에 남는 절연막의 두께는 대략 3000Å 정도가 될 때 퓨즈라인(124)의 절단효율이 좋다.
그러면, 도 7의 오른쪽 윗부분에 도시된 바와 같은 평면 레이아웃을 가지는 퓨즈 개구부(A)와 가드링(142')이 형성된다. 한편, 도면에는 하나의 가드링(142')에는 하나의 퓨즈 개구부(A)가 포함되고, 하나의 퓨즈 개구부(A)에는 하나의 퓨즈라인(124)이 지나가는 퓨즈부가 도시되어 있으나, 하나의 가드링(142')에는 여러 개의 퓨즈 개구부(A)가 포함될 수 있고, 나아가서 하나의 퓨즈 개구부(A)에도 여러 개의 퓨즈라인(124)이 지나가도록 할 수도 있다.
한편, 상기한 본 실시예는 다양한 변형이 가능한데, 도 8a 내지 도 8h에 이를 나타냈다. 다만 도 8a 내지 도 8h에서는 편의상 퓨즈부만을 도시했다. 이 다양한 변형예들을 설명하면 다음과 같다.
먼저, 도 8a에 도시된 퓨즈부를 형성하기 위해서는 도 3에 도시된 상태에서 기판 전면에 수십 Å 이상의 두께를 가지는 흡습방지막(200)을 형성한다. 이 흡습방지막(200)은 내습성이 강한 물질 예컨대, 불순물이 함유되지 않은 실리콘 산화막(USG) 또는 저농도의 불순물이 함유된 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화막과 실리콘 질화막의 적층막으로 형성한다. 이하의 변형예 및 실시예에서도 흡습방지막이라 함은 이와 같은 물질들로 이루어진다. 이어서, 도 4 내지 도 7에 도시된 과정을 거치면 된다. 이때, 도 5에 도시된 바와 같은 가드링 개구부(B)를 형성하기 위하여 층간절연막(140, 136)을 식각하면 먼저 흡습방지막(200)이 노출되는데, 이 흡습방지막(200)은 그 두께가 얇아 식각정지막의 역할을 하지 못한다. 따라서, 그 하부의 식각정지막(134')에서 식각이 정지된다.
도 8b에 도시된 퓨즈부는 흡습방지막(200)이 식각정지막(134') 하부에 형성된 경우이다. 식각정지막(134') 하부의 흡습방지막(200)은, 도 3의 커패시터(130,132, 134) 및 하부전극 컨택 플러그(128)를 형성하기 전에 형성한다. 즉, 층간절연막(126)을 형성한 후 그 위에 수십 Å 이상 흡습방지막(200)을 증착한다. 이어서, 도 3 내지 도 7의 과정을 거치면 된다.
도 8c에 도시된 퓨즈부는 도 8a에 도시된 퓨즈부와 유사하게, 흡습방지막(200')을 포함하고 있으나 그 두께가 5000Å 이상으로 훨씬 두껍다. 이는 도 5에 도시된 가드링 개구부(B)를 형성할 때 식각정지막으로 이용하기 위해서이다. 또한 이렇게 두꺼운 흡습방지막(200')은 이후에 퓨즈 개구부(A)를 형성할 때에도 식각정지막으로 이용할 수 있다. 즉, 퓨즈 개구부를 형성하기 위하여 패시베이션막(144) 및 층간절연막(140, 136)을 순차적으로 식각할 때, 이 흡습방지막(200')이 노출될 때까지 식각하고, 흡습방지막(200')이 노출되면 이 흡습방지막(200')을 소정 두께(퓨즈라인(124) 상부에 남는 층간절연막(126) 및 흡습방지막(200')의 두께가 대략 3000Å 정도가 되도록) 식각함으로써 퓨즈 개구부(A)를 형성한다.
도 8d에 도시된 퓨즈부는 도 3에 도시된 상태에서 식각정지막(134') 하부의 층간절연막(126)을 계속하여 식각하여 층간절연막 패턴(126')을 형성하고, 그 위에 흡습방지막(200)을 형성한 다음, 도 4 내지 도 7의 과정을 거치면 얻어진다.
도 8e에 도시된 퓨즈부는 도 8d에 도시된 퓨즈부와 마찬가지로 층간절연막 패턴(126')을 가지고, 도 8c에 도시된 퓨즈부와 유사하게 흡습방지막(200')의 두께를 두껍게 한 경우이다.
도 8f에 도시된 퓨즈부는 지금까지의 실시예 및 변형예와 달리 커패시터의상부전극(134)과 동일한 물질로 이루어진 식각정지막(134')을 가지지 않는다. 즉, 도 3의 과정에서 퓨즈부 상에 형성된 상부전극층을 모두 제거하여 층간절연막(126)을 노출하고 그 위에 흡습방지막(200)을 형성(이 흡습방지막(200)은 도 8b의 흡습방지막(200)과 같이 도 3의 커패시터(130, 132, 134) 및 하부전극 컨택 플러그(128)를 형성하기 전에 형성할 수도 있다)한 다음, 도 4 내지 도 7의 과정을 거쳐 얻어진다. 이때, 도 5에 도시된 가드링 개구부(B)를 얻기 위해서 층간절연막(140, 136)을 식각할 때, 층간절연막(126)은 식각정지막의 역할을 하는데, 이를 위해서 층간절연막(126)은 그 위의 층간절연막(136, 140)과 식각선택비를 가지는 물질로 이루어져야 한다.
도 8g에 도시된 퓨즈부는 도 8f에 도시된 퓨즈부와 유사하나, 도 8c 및 도 8e와 같이 흡습방지막(200')의 두께가 두껍다. 또한, 도 8h에 도시된 퓨즈부는 도 8f에 도시된 퓨즈부에서 흡습방지막(200)을 형성하지 않는 경우이다.
이상 설명된 변형예들을 고려하면, 식각정지막(134')은 물론 흡습방지막(200') 및 층간절연막(126)도 경우에 따라 식각정지막의 역할을 함을 알 수 있다. 따라서, 본 명세서에서 '식각정지막'이라 함은 이들중 어느 하나 또는 이들을 조합한 형태 모두를 의미한다.
한편, 전술한 바와 같이 퓨즈 개구부(A)의 퓨즈라인(124) 상부에 남아있는 층간절연막의 두께는 실험적으로 대략 3000Å 정도일 때 퓨즈라인의 절단효율이 가장 좋다. 그러나, 퓨즈 개구부(A)의 형성은 실리콘 질화막으로 이루어진 패시베이션막(144)을 식각한 후, 실리콘 산화막 계열의 막으로 이루어진 층간절연막들(140,136)을, 도 8c, 도 8e, 도 8g에 도시된 변형예들을 제외하고는, 시간식각함으로써 수행되는데, 시간식각으로는 퓨즈라인(24) 상부에 남겨 놓는 층간절연막의 두께를 정확히 제어하기가 어렵게 된다.
따라서, 상술한 실시예에서는 식각정지막(134')을 가드링 개구부(B)를 형성하기 위한 식각과정에서만 식각정지막으로 사용했지만, 이를 퓨즈 개구부(A)를 형성하기 위한 식각과정에서도 식각정지막으로 사용하는 변형예를 생각할 수 있다. 이를 위해서는, 도 9a와 같이 되도록, 도 3에서 상부전극층을 패터닝하여 셀 어레이 영역에는 상부전극(134)을, 퓨즈부에서는 링 상의 가드링이 형성될 영역 및 퓨즈 개구부가 형성될 영역에 식각정지막(134', 134'')을 형성해 둔다. 이렇게 한 다음, 퓨즈 개구부 하부에 형성된 식각정지막(134'')이 노출될 때까지 패시베이션막(144) 및 층간절연막(140, 136)을 식각한다. 이어서, 도 9b와 같이, 노출된 퓨즈 개구부 하부의 식각정지막(134'')을 마저 식각하여 퓨즈 개구부(A)를 형성한다. 이때, 최종적으로 퓨즈라인(124) 상부에 남게되는 층간절연막(126)은 그 두께가 대략 3000Å 정도가 되도록 미리 조절해 둔다. 여기서, 가드링 하부의 식각정지막(134')과 퓨즈 개구부 하부의 식각정지막(134'')을 서로 분리되도록 형성한 것은, 만약 이 두 식각정지막(134', 134'')이 연결되어 있으면 가드링(142')을 이루는 금속이 예컨대 다결정 실리콘으로 이루어진 식각정지막(134')을 통하여 확산하여, 퓨즈 개구부를 형성하기 위한 식각정지막(134'')의 식각시 식각이 잘 안되는 문제를 피하기 위함이다.
한편, 도시하지는 않았지만, 도 8a 내지 도 8e에 도시된 변형예들에서도 위와 같이 식각정지막(134'')을 형성하고 이를 퓨즈 개구부(A)의 식각시 식각정지막으로 이용할 수 있음은 물론이다.
이와 같이, 변형된 실시예에서는 커패시터 상부전극과 동일한 층으로 형성되는 식각정지막을 가드링 개구부(B)의 형성시 뿐만 아니라 퓨즈 개구부(A)의 형성시에도 식각정지막으로 사용할 수 있어, 종래의 시간식각에 비해 퓨즈라인 상부에 남게 되는 절연막 두께를 정확하게 제어할 수 있다.
도 10은 본 실시예의 다른 변형으로서 퓨즈 개구부(A')가 변형된 예를 도시한 단면도이다. 도 10에서 패시베이션막(144)은 가드링(142')의 일부를 노출하면서 식각되고, 노출된 가드링(142')을 마스크로 하여 하부의 층간절연막(140, 136)을 자기정렬 방식으로 식각함으로써 퓨즈 개구부(A')를 형성한다. 따라서, 이 변형예에서는 정렬마진을 늘릴 수 있으며, 전체적으로 가드링의 형성으로 인한 레이아웃 면적의 증가를 최소화할 수 있다. 즉, 도 7에 도시된 퓨즈 개구부(A)와 도 10에 도시된 퓨즈 개구부(A')의 개구폭은 모두 l로서 같지만, 도 7의 l1에 해당하는 폭의 두 배(2l1) 만큼의 폭을 줄일 수 있으므로 그만큼 레이아웃 면적이 감소된다.
아울러, 도시하지는 않았지만, 도 8a 내지 도 8h, 도 9에 도시된 변형예에서도 도 10에 도시된 바와 같은 변형된 퓨즈 개구부(A')를 형성할 수 있음은 물론이다.
도 11 및 도 12는 본 발명의 다른 실시예에 따른 반도체 장치의 퓨즈부를 형성하는 과정을 DRAM 장치를 예로 들어 도시한 단면도들이다.
본 실시예에서 가드링 개구부를 형성하기 전까지의 과정은 전술한 일실시예에서와 동일하다. 즉, 도 3 및 도 4에 도시된 바와 같이, 셀 어레이 영역의 커패시터와 퓨즈부의 식각정지막(134'), 층간절연막(136), 하층 금속 배선(138)까지 형성한다. 이어서, 도 11에 도시된 바와 같이, 최상층 금속 배선(142)을 형성한다.
이어서, 도 12에 도시된 바와 같이, 최상층 금속 배선(142)을 형성한 후, 층간절연막(140, 136)을 식각하여 가드링 개구부(B)를 형성한다. 즉, 전술한 일실시예에서는 도 5에 도시된 바와 같이 최상층 금속 배선(142)을 형성하기 전에 가드링 개구부(B)를 형성하고 이 가드링 개구부(B)에 최상층 배선 금속을 채웠지만, 본 실시예에서는 최상층 금속 배선(142)을 형성하고 난 후 가드링 개구부(B)를 형성한다. 이어서, 최상층 금속 배선(142) 및 가드링 개구부(B)를 포함하여 기판 전면에 실리콘 질화막과 같은 물질을 증착하여 가드링과 패시베이션막(144)을 형성하고, 전술한 일실시예에서와 마찬가지의 방법으로 퓨즈 개구부(A)를 형성한다.
그러면, 도 12의 오른쪽 윗부분에 도시된 바와 같은 평면 레이아웃을 가지는 퓨즈 개구부(A) 및 패시베이션막(144)과 동일한 물질로 형성된 가드링(B)이 형성된다. 한편, 전술한 일실시예에서와 같이, 본 실시예에서도 하나의 가드링(B)에는 여러 개의 퓨즈 개구부(A)가 포함될 수 있고, 나아가서 하나의 퓨즈 개구부(A)에도 여러 개의 퓨즈라인(124)이 지나가도록 할 수도 있다.
또한, 본 실시예에서도 도 8a 내지 도 8h 및 도 9에 도시한 전술한 일실시예의 변형예들과 마찬가지의 변형예가 가능함은 물론이다. 이 변형예들의 퓨즈부를 형성하는 방법은 전술한 일실시예에서와 유사하므로 그 상세한 설명은 생략한다.
이상 상술한 바와 같이, 본 발명에 따르면, 가드링을 다층 금속 배선을 이루는 최상층 배선 금속으로 형성하거나 패시베이션막으로 형성함으로써, 층간절연막들의 계면을 통해 침투되는 습기를 효율적으로 차단할 수 있다. 또한, 종래 가드링이 형성되지 않는 가드링 하부의 층간절연막을 통한 습기의 침투가, 내습성이 우수한 물질로 이루어진 흡습방지막에 의해 충분히 차단됨으로써 신뢰성있는 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따르면, 퓨즈 개구부의 식각시 식각정지막을 사용하여 식각함으로써 퓨즈 개구부 상부의 남는 층간절연막의 두께를 일정하게 유지하는 것이 용이해지고, 따라서 퓨즈의 절단효율이 좋아진다.
또한, 본 발명의 실시예에 따르면, 패시베이션막을 가드링의 일부를 노출하도록 식각하고 노출된 가드링을 마스크로 하여 층간절연막을 자기정렬 방식으로 식각하여 퓨즈 개구부를 형성함으로써, 정렬마진을 늘릴 수 있고 그만큼 레이아웃 면적을 감소할 수 있다.

Claims (29)

  1. 다층 금속 배선 및 퓨즈라인을 끊을 수 있도록 퓨즈 개구부를 구비하는 반도체 장치에 있어서,
    상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되어 상기 퓨즈 개구부로부터의 불순물 침투를 차단하는 가드링;
    상기 퓨즈라인 상의 적어도 상기 가드링 하부에 형성된 식각정지막;
    상기 식각정지막 상부 또는 하부에 형성되고 상기 가드링 및 퓨즈 개구부 하부를 따라 수평방향으로 연장된 흡습방지막;
    상기 식각정지막 및 상기 흡습 방지막 상의 기판 전면에 형성되고, 그 안에 상기 가드링을 포함하며 상기 퓨즈 개구부가 형성된 다층의 층간절연막; 및
    상기 가드링 및 다층의 층간절연막을 포함하는 기판 전면에 형성되고 상기 퓨즈 개구부를 노출하는 패시베이션막을 포함하고, 상기 가드링은 수직방향으로 상기 식각정지막에서 상기 다층 금속 배선의 최상층 배선영역까지 확장되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 가드링은 상기 다층 금속 배선의 최상층 배선 금속으로 이루어진 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 패시베이션막은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 가드링은 상기 패시베이션막으로 이루어진 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 식각정지막은 상기 다층의 층간절연막중 최하층 층간절연막과 식각선택성이 있는 실리콘 산화막, 실리콘 질화막, 메모리 소자를 구성하는 커패시터의 상부전극과 동일한 물질 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 흡습방지막은 실리콘 질화막, USG막 또는 실리콘 산화막과 실리콘 질화막의 적층막으로 이루어진 것을 특징으로 하는 반도체 장치.
  7. 다층 금속 배선, 퓨즈라인을 끊을 수 있도록 형성된 퓨즈 개구부 및 상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되는 가드링을 구비하는 반도체 장치의 퓨즈부를 형성하는 방법에 있어서,
    상기 퓨즈라인 상부에 적어도 상기 가드링이 형성될 영역에 식각정지막을 형성하는 단계;
    상기 퓨즈라인 상부에, 적어도 상기 가드링이 형성될 영역 및 상기 퓨즈 개구부가 형성될 영역에 흡습 방지막을 형성하는 단계;
    상기 식각정지막 및 상기 흡습 방지막을 포함하는 기판 상에 다층의 층간절연막을 형성하는 단계;
    상기 식각정지막의 일부가 노출되도록 상기 다층의 층간절연막을 식각하여 상기 퓨즈 개구부를 둘러싸는 링 상으로 가드링 개구부를 형성하는 단계; 및
    상기 가드링 개구부를 소정의 물질로 채워 가드링을 형성하는 단계를 포함하고, 상기 가드링 개구부는 수직방향으로 상기 식각정지막에서 상기 다층 금속 배선의 최상층 배선영역까지 확장되어 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  8. 제10항에 있어서, 상기 가드링을 형성하는 소정의 물질은 상기 다층 금속 배선의 최상층 배선 금속으로서, 상기 가드링은 상기 다층 금속 배선의 최상층 배선과 동시에 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  9. 제10항에 있어서, 상기 가드링을 형성하는 단계 이후에,
    상기 가드링을 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 및 다층의 층간절연막을 식각하여 퓨즈 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈부의 형성방법.
  10. 제10항에 있어서, 상기 가드링을 형성하는 소정의 물질은 패시베이션막과 동일한 물질로 이루어지고, 상기 가드링은 상기 패시베이션막과 동시에 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  11. 제12항 또는 제14항에 있어서, 상기 패시베이션막은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 퓨즈부의 형성방법.
  12. 제10항에 있어서, 상기 식각정지막은 상기 다층의 층간절연막중 최하층 층간절연막과 식각선택성이 있는 실리콘 산화막, 실리콘 질화막, 메모리 소자를 구성하는 커패시터의 상부전극과 동일한 물질 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 퓨즈부의 형성방법.
  13. 제10항에 있어서, 상기 흡습방지막은 실리콘 질화막, USG막 또는 실리콘 산화막과 실리콘 질화막의 적층막으로 이루어지는 것을 특징으로 하는 퓨즈부의 형성방법.
  14. 제10항에 있어서, 상기 식각정지막은 상기 가드링이 형성될 영역과 퓨즈 개구부가 형성될 영역의 경계를 중심으로 서로 분리되어 형성되고,
    상기 가드링을 형성하는 단계 이후에,
    상기 가드링을 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및
    상기 퓨즈 개구부가 형성될 영역에 형성된 상기 식각정지막이 노출될 때까지 상기 패시베이션막 및 다층의 층간절연막을 식각하는 단계; 및
    상기 다층의 층간절연막의 식각에 의해 노출된 식각정지막을 제거하여 퓨즈 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈부의 형성방법.
  15. 퓨즈라인을 끊을 수 있도록 형성된 퓨즈 개구부 및 상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되는 가드링을 구비하는 반도체 메모리 장치의 퓨즈부를 형성하는 방법에 있어서,
    상기 퓨즈라인 상부에 상기 가드링이 형성될 영역에 메모리 소자를 구성하는 커패시터의 상부전극과 동시에 동일한 물질로 식각정지막을 형성하는 단계;
    상기 식각정지막을 포함하는 기판 전면에 흡습방지막을 형성하는 단계;
    상기 식각정지막을 포함하는 기판 상에 적어도 2 이상의 층간절연막과 금속 배선을 반복하여 형성하여, 퓨즈부에는 다층의 층간절연막을 형성하고 퓨즈부 이외의 영역에는 최상층 금속 배선을 제외한 다층 금속 배선을 형성하는 단계;
    상기 식각정지막이 노출되도록 상기 다층의 층간절연막을 식각하여 상기 퓨즈 개구부를 둘러싸는 링 상으로 가드링 개구부를 형성하는 단계;
    상기 가드링 개구부를 포함하는 기판 전면에 최상층 배선 금속을 증착하여 상기 가드링 개구부를 상기 최상층 배선 금속으로 채우는 단계;
    상기 최상층 배선 금속을 패터닝하여 다층 금속 배선을 완성함과 함께 가드링을 형성하는 단계;
    상기 가드링을 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 및 다층의 층간절연막을 식각하여 퓨즈 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 퓨즈부의 형성방법.
  16. 다층 금속 배선 및 퓨즈라인을 끊을 수 있도록 퓨즈 개구부를 구비하는 반도체 장치에 있어서,
    상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되어 상기 퓨즈 개구부로부터의 불순물 침투를 차단하는 가드링;
    상기 퓨즈라인 상의 상기 가드링 하부에 형성된 식각정지막;
    상기 식각정지막 상의 기판 전면에 형성되고, 그 안에 상기 가드링을 포함하며 상기 퓨즈 개구부가 형성된 다층의 층간절연막; 및
    상기 가드링 및 다층의 층간절연막을 포함하는 기판 전면에 형성되고 상기 퓨즈 개구부 및 상기 가드링의 상부 일부를 노출하는 패시베이션막을 포함하고, 상기 가드링은 수직방향으로 상기 식각정지막에서 상기 다층 금속 배선의 최상층 배선영역까지 확장되는 것을 특징으로 하는 반도체 장치.
  17. 다층 금속 배선 및 퓨즈라인을 끊을 수 있도록 퓨즈 개구부를 구비하는 반도체 장치에 있어서,
    상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되어 상기 퓨즈 개구부로부터의 불순물 침투를 차단하는 가드링;
    상기 퓨즈라인 상의 상기 가드링 하부 및 상기 퓨즈 개구부 하부에 형성된 식각정지막;
    상기 식각정지막 상의 기판 전면에 형성되고, 그 안에 상기 가드링을 포함하며 상기 퓨즈 개구부가 형성된 다층의 층간절연막; 및
    상기 가드링 및 다층의 층간절연막을 포함하는 기판 전면에 형성되고 상기 퓨즈 개구부를 노출하는 패시베이션막을 포함하고, 상기 가드링은 수직방향으로 상기 식각정지막에서 상기 다층 금속 배선의 최상층 배선영역까지 확장되는 것을 특징으로 하는 반도체 장치.
  18. 제23항에 있어서, 상기 가드링 하부의 식각 저지막 및 상기 퓨즈 개구부 하부의 식각 저지막은 서로 이격되어 형성된 것을 특징으로 하는 반도체 장치.
  19. 제22항 또는 제23항에 있어서, 상기 가드링은 상기 다층 금속 배선의 최상층 배선 금속으로 이루어진 것을 특징으로 하는 반도체 장치.
  20. 제22항 또는 제23항에 있어서, 상기 패시베이션막은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 반도체 장치.
  21. 제22항 또는 제23항에 있어서, 상기 가드링은 상기 패시베이션막으로 이루어진 것을 특징으로 하는 반도체 장치.
  22. 제22항 또는 제23항에 있어서, 상기 식각정지막은 상기 다층의 층간절연막중 최하층 층간절연막과 식각선택성이 있는 실리콘 산화막, 실리콘 질화막, 메모리 소자를 구성하는 커패시터의 상부전극과 동일한 물질 또는 이들의 복합막으로 이루어진 것을 특징으로 하는 반도체 장치.
  23. 다층 금속 배선, 퓨즈라인을 끊을 수 있도록 형성된 퓨즈 개구부 및 상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되는 가드링을 구비하는 반도체 장치의 퓨즈부를 형성하는 방법에 있어서,
    상기 퓨즈라인 상부에 적어도 상기 가드링이 형성될 영역에 식각정지막을 형성하는 단계;
    상기 식각정지막을 포함하는 기판 상에 다층의 층간절연막을 형성하는 단계;
    상기 식각정지막의 일부가 노출되도록 상기 다층의 층간절연막을 식각하여 상기 퓨즈 개구부를 둘러싸는 링 상으로 가드링 개구부를 형성하는 단계;
    상기 가드링 개구부를 소정의 물질로 채워 가드링을 형성하는 단계;
    상기 가드링을 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 및 다층의 층간절연막을 식각하여 퓨즈 개구부를 형성하는 단계를 포함하고, 상기 가드링 개구부는 수직방향으로 상기 식각정지막에서 상기 다층 금속 배선의 최상층 배선영역까지 확장되어 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  24. 다층 금속 배선, 퓨즈라인을 끊을 수 있도록 형성된 퓨즈 개구부 및 상기 퓨즈 개구부를 둘러싸는 링 상으로 형성되는 가드링을 구비하는 반도체 장치의 퓨즈부를 형성하는 방법에 있어서,
    상기 퓨즈라인 상부에 적어도 상기 가드링이 형성될 영역 및 상기 퓨즈 개구부가 형성될 영역에 식각정지막을 형성하는 단계;
    상기 식각정지막을 포함하는 기판 상에 다층의 층간절연막을 형성하는 단계;
    상기 식각정지막의 일부가 노출되도록 상기 다층의 층간절연막을 식각하여 상기 퓨즈 개구부를 둘러싸는 링 상으로 가드링 개구부를 형성하는 단계; 및
    상기 가드링 개구부를 소정의 물질로 채워 가드링을 형성하는 단계를 포함하고, 상기 가드링 개구부는 수직방향으로 상기 식각정지막에서 상기 다층 금속 배선의 최상층 배선영역까지 확장되어 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  25. 제30항에 있어서, 상기 가드링 하부의 식각 저지막 및 상기 퓨즈 개구부 하부의 식각 저지막은 서로 이격되어 형성된 것을 특징으로 하는 퓨즈부의 형성방법.
  26. 제30항에 있어서, 상기 가드링을 형성하는 단계 이후에,
    상기 가드링을 포함한 기판 전면에 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 및 다층의 층간절연막을 식각하여 퓨즈 개구부를 형성하는 단계를 더 포함하는 것을 특징으로 하는 퓨즈부의 형성방법.
  27. 제29항 또는 제30항에 있어서, 상기 가드링을 형성하는 소정의 물질은 상기 다층 금속 배선의 최상층 배선 금속으로서, 상기 가드링은 상기 다층 금속 배선의 최상층 배선과 동시에 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  28. 제29항 또는 제32항에 있어서, 상기 가드링을 형성하는 소정의 물질은 패시베이션막과 동일한 물질로 이루어지고, 상기 가드링은 상기 패시베이션막과 동시에 형성되는 것을 특징으로 하는 퓨즈부의 형성방법.
  29. 제29항 또는 제32항에 있어서, 상기 패시베이션막은 실리콘 질화막, 실리콘 산화막 또는 이들의 복합막으로 이루어지는 것을 특징으로 하는 퓨즈부의 형성방법.
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