KR20070006522A - 콘택플러그를 갖는 반도체소자 및 그 제조방법 - Google Patents

콘택플러그를 갖는 반도체소자 및 그 제조방법 Download PDF

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KR20070006522A
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Abstract

콘택플러그를 갖는 반도체소자 및 그 제조방법을 제공한다. 상기 제조방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하는 것을 구비한다. 상기 활성영역들을 가로지르는 워드라인들을 형성한다. 상기 워드라인들 사이의 상기 활성영역들 상에 상기 활성영역들과 전기적으로 접속하는 다이렉트 콘택패드 및 베리드 콘택패드를 형성한다. 상기 베리드 콘택패드 상에 적어도 상기 베리드 콘택패드의 일부와 중첩하는 추가 랜딩패드를 형성한다. 상기 추가 랜딩패드가 형성된 기판 상에 상기 추가 랜딩패드를 내포하는 층간절연막을 형성한다. 상기 층간절연막을 관통하여 상기 추가 랜딩패드와 전기적으로 접속하는 스토리지 노드 콘택플러그를 형성한다. 상기 콘택플러그를 갖는 반도체소자가 제공된다.

Description

콘택플러그를 갖는 반도체소자 및 그 제조방법{Semiconductor device having a contact plug and fabrication method thereof}
도 1a 내지 도 7a는 본 발명의 실시예에 따른 콘택플러그를 갖는 반도체소자의 제조방법을 설명하기 위하여 디램 셀 어레이 영역을 도시한 평면도들이다.
도 1b 내지 도 7b는 도 1a 내지 도 6a 각각의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다.
도 1c 내지 도 7c는 도 1a 내지 도 6a 각각의 Ⅱ-Ⅱ′에 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 특히 콘택플러그를 갖는 반도체소자 및 그의 제조방법에 관한 것이다.
반도체소자는 트랜지스터들 또는 캐패시터들과 같은 개별소자들(discrete devices)을 서로 전기적으로 연결시키기 위한 배선들을 포함한다. 상기 배선들은 층간절연막을 관통하는 콘택플러그를 통하여 상기 개별소자들과 접촉한다. 이에 따라, 상기 콘택플러그의 형성은 반도체소자의 제조에 있어서 필수적으로 요구된다.
한편, 반도체소자의 집적도가 증가함에 따라, 상기 개별소자들 사이의 간격은 감소하게 된다. 이에 따라, 상기 개별소자들을 상기 배선들과 연결시키는 상기 콘택플러그들 사이의 간격도 감소하게 된다. 이에 기인하여 상기 콘택플러그가 인접한 도전성 패턴들에 접촉되어 전기적 단락 현상을 일으킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체소자의 콘택플러그와 그와 인접한 도전성 패턴과의 전기적 단락 현상을 방지하면서, 콘택플러그 형성의 공정 여유도를 개선시킬 수 있는 콘택플러그를 갖는 반도체소자 및 그의 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 콘택플러그를 갖는 반도체소자의 제조방법이 제공된다. 상기 제조방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하는 것을 포함한다. 상기 활성영역들을 가로지르는 워드라인들을 형성한다. 상기 워드라인들 사이의 상기 활성영역들 상에 상기 활성영역들과 전기적으로 접속하는 다이렉트 콘택패드 및 베리드 콘택패드를 형성한다. 상기 베리드 콘택패드 상에 적어도 상기 베리드 콘택패드의 일부와 중첩하는 추가 랜딩패드를 형성한다. 상기 추가 랜딩패드가 형성된 기판 상에 상기 추가 랜딩패드를 내포하는 층간절연막을 형성한다. 상기 층간절연막을 관통하여 상기 추가 랜딩패드와 전기적으로 접속하는 스토리지 노드 콘택플러그를 형성한다.
상기 활성영역들은 평면도로부터 보여질 때 상기 워드라인들과 직교하지 않 을 수 있다.
상기 추가 랜딩패드를 형성하는 것은 상기 다이렉트 콘택패드 및 상기 베리드 콘택패드를 갖는 기판 상에 상기 활성영역들중 제1 활성영역 상에 형성된 다이렉트 콘택패드 및 제2 활성영역 상에 형성된 상기 베리드 콘택패드를 일직선으로 연결하는 랜딩패드 도전막 패턴을 형성하는 것을 구비할 수 있다. 상기 랜딩패드 도전막을 가로지르도록 패터닝하여 상기 다이렉트 콘택패드 상의 상기 랜딩패드 도전막 패턴이 선택적으로 제거되도록 할 수 있다.
상기 층간절연막을 형성하는 것은 상기 추가 랜딩패드가 형성된 기판 상에 상기 추가 랜딩패드의 상부면과 적어도 같은 레벨의 상부면을 갖는 하부 층간절연막을 형성하고, 상기 하부 층간절연막 상에 상부 층간절연막을 형성하는 것을 포함할 수 있다.
상기 상부 층간절연막을 형성하기 전에 상기 하부 층간절연막을 관통하여 상기 다이렉트 콘택패드와 전기적으로 접속하는 비트라인 콘택플러그를 형성할 수 있다. 상기 하부 층간절연막 상에 상기 비트라인 콘택플러그와 전기적으로 접속하는 비트라인 패턴을 형성할 수 있다. 이때, 상기 비트라인 패턴은 상기 워드라인들이 종주하는 방향과 직교하는 방향으로 종주하도록 형성될 수 있다.
상기 상부 층간절연막은 상기 비트라인 패턴의 상부면과 적어도 같은 레벨의 상부면을 갖도록 형성될 수 있다.
상기 스토리지 노드 콘택플러그를 형성하는 것은 상기 층간절연막 상에 상기 추가 랜딩패드의 상부면과 중첩하는 컨택 타입의 개구부를 갖는 포토레지스트 패턴 을 형성하는 것을 구비할 수 있다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 층간절연막을 관통하고 상기 추가 랜딩패드의 상부면을 노출시키는 스토리지 노드 콘택홀을 형성할 수 있다. 상기 스토리지 노드 콘택홀을 도전막으로 채울 수 있다.
상기 스토리지 노드 콘택플러그를 형성하는 것은 상기 층간절연막 상에 라인 타입의 개구부를 갖는 포토레지스트 패턴을 형성하는 것을 구비할 수 있다. 상기 개구부는 상기 워드라인들의 방향과 평행하면서 상기 추가 랜딩패드의 상부면을 가로지를 수 있다. 상기 포토레지스트 패턴 및 상기 비트라인 패턴을 식각마스크로 사용하여 상기 층간절연막을 관통하고 상기 추가 랜딩패드의 상부면을 노출시키는 스토리지 노드 콘택홀을 형성할 수 있다. 상기 스토리지 노드 콘택홀을 도전막으로 채울 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 콘택플러그를 갖는 반도체소자가 제공된다. 상기 콘택플러그를 갖는 반도체소자는 반도체기판의 활성영역들 및 상기 활성영역들을 가로지르는 워드라인들을 구비한다. 상기 워드라인들 사이의 상기 활성영역들 상에 다이렉트 콘택패드 및 베리드 콘택패드가 배치된다. 상기 베리드 콘택패드 상에 적어도 상기 베리드 콘택패드의 일부와 중첩하는 추가 랜딩패드가 배치된다. 상기 추가 랜딩패드를 내포하도록 상기 반도체기판의 전면에 층간절연막이 배치된다. 상기 층간절연막을 관통하여 상기 추가 랜딩패드와 전기적으로 접속하는 스토리지 노드 콘택플러그가 제공된다.
상기 활성영역들은 평면도로부터 보여질 때 상기 워드라인들과 직교하지 않 을 수 있다.
상기 추가 랜딩패드는 소정 두께를 가지되, 그에 의하여 상기 활성영역들중 제1 활성영역 상의 상기 다이렉트 콘택패드의 상부면과 제2 활성영역 상의 상기 스토리지 노드 콘택플러그의 하부면 사이에 단차를 갖도록 할 수 있다.
상기 층간절연막을 관통하여 상기 다이렉트 콘택패드와 전기적으로 접속하는 비트라인 콘택플러그 및 상기 비트라인 콘택플러그의 상부면을 덮으면서 평면도로부터 보여질 때 상기 워드라인들이 종주하는 방향과 직교하는 방향으로 종주하는 비트라인 패턴이 더 제공될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 6a는 본 발명의 일 실시예에 따른 콘택플러그를 갖는 반도체소자의 제조방법을 설명하기 위하여 디램 셀 어레이 영역을 도시한 평면도들이다. 도 1b 내지 도 6b는 도 1a 내지 도 6a 각각의 Ⅰ-Ⅰ′에 따라 취해진 단면도들이다. 도 1c 내지 도 6c는 도 1a 내지 도 6a 각각의 Ⅱ-Ⅱ′에 따라 취해진 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체기판(100)에 소자분리막(101)을 형성하여 활성영역들을 한정한다. 이하, 상기 활성영역들중 임의의 활성영역 및 그와 인접한 다른 활성영역을 각각 제1 활성영역(103a) 및 제2 활성영역(103b)이라 하고, 상기 제2 활성영역(103b)과 인접한 다른 활성영역을 제3 활성영역(103c)이라 하여 설명하기로 한다. 상기 제1 활성영역(103a), 제2 활성영역(103b) 및 제3 활성영역(103c)을 가로지르는 워드라인(105)들이 형성된다. 상기 활성영역들과 상기 워드라인(105)은 도 1a에 도시된 바와 같이 서로 직교하지 않을 수 있다. 상기 워드라인(105)은 통상적인 방법에 의하여 형성될 수 있다. 예컨대, 상기 워드라인(105)은 적층된 폴리실리콘막 패턴 및 금속 실리사이드막 패턴을 포함할 수 있다. 상기 워드라인(105)상에 캐핑막 패턴(105′)이 더 형성될 수 있으며, 상기 워드라인(105) 및 상기 캐핑막 패턴(105′)의 측벽들을 감싸는 게이트 스페이서(105″)가 더 형성될 수 있다. 상기 워드라인(105), 상기 캐핑막 패턴(105′) 및 게이트 스페이서(105″)는 게이트 패턴(106)을 구성한다.
도 2a, 2b 및 2c를 참조하면, 상기 게이트 패턴(106)을 갖는 기판 상에 상기 게이트 패턴(106)들 사이를 채우는 워드라인 절연막(107)을 형성한다. 상기 워드라인 절연막(107)은 실리콘 산화막으로 형성할 수 있으며, 평평한 상부면을 갖도록 형성할 수 있다.
상기 워드라인 절연막(107)을 관통하여 상기 활성영역들과 전기적으로 접속하는 다이렉트 콘택패드(109) 및 베리드 콘택패드(111)를 형성한다. 상기 다이렉트 콘택패드(109) 및 상기 베리드 콘택패드(111)는 상기 워드라인 절연막(107)을 패터 닝하여 상기 활성영역들을 노출시키는 개구부를 형성하고, 상기 개구부를 도전막으로 채움으로써 형성된다. 상기 다이렉트 콘택패드(109)는 상기 활성영역들 각각의 중심부 상에 형성되며, 상기 베리드 콘택패드(111)는 상기 활성영역들 각각의 양단부 상에 형성된다. 상기 다이렉트 콘택패드(109)는 후속공정에서 형성되는 비트라인과 접속되고, 상기 베리드 콘택패드(111)는 캐패시터의 하부전극과 접속된다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 다이렉트 콘택패드(109) 및 상기 베리드 콘택패드(111)를 갖는 기판 상에 상기 다이렉트 콘택패드(109) 및 상기 베리드 콘택패드(111)를 일직선으로 연결하는 랜딩패드 도전막 패턴(113)을 형성한다. 상기 랜딩패드 도전막 패턴(113)은 도 3a로부터 보여질 때, 상기 워드라인(105)들과 평행하도록 형성될 수 있다. 따라서, 상기 제1 활성영역(103a) 상의 상기 다이렉트 콘택패드(109), 상기 제2 활성영역(103b) 상의 상기 베리드 콘택패드(111) 및 상기 제3 활성영역(103c) 상의 상기 베리드 콘택패드(111)를 일직선으로 연결하는 랜딩패드 도전막 패턴(113)을 형성된다. 상기 활성영역들이 상기 워드라인(105) 및 상기 랜딩패드 도전막 패턴(113)과 직교하지 않도록 배열되어 있기 때문에, 상기 랜딩패드 도전막 패턴(113)은 상기 활성영역들중 임의의 활성영역 즉, 상기 제1 활성영역(103a) 상의 상기 다이렉트 콘택패드(109) 및 상기 제1 활성영역(103a)과 인접한 상기 제2 활성영역(103b) 상의 상기 베리드 콘택패드(111) 및 상기 제3 활성영역(103c)상의 상기 베리드 콘택패드(111) 상에 일직선으로 배치될 수 있다. 상기 랜딩패드 도전막 패턴(113)은 도핑된 폴리실리콘막으로 형성될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 랜딩패드 도전막 패턴(113)을 가로지르는 포토레지스트 패턴(115)을 도포한다. 상기 포토레지스트 패턴(115)의 개구부는 상기 다이렉트 콘택패드(109)들의 상부를 선택적으로 노출시키는 라인 형태를 가질 수 있다. 상기 포토레지스트 패턴(115)을 식각마스크로 사용하여 상기 랜딩패드 도전막 패턴(113)을 식각하여 추가 랜딩패드(113a)들을 형성한다. 상기 포토레지스트 패턴(115)은 상기 다이렉트 콘택패드(109)들을 선택적으로 노출시키므로, 상기 다이렉트 콘택패드(109)들 상의 상기 랜딩패드 도전막 패턴(113)이 선택적으로 제거된다. 따라서, 상기 추가 랜딩패드(113a)들은 상기 다이렉트 콘택패드(109)들 상에는 형성되지 않고, 상기 베리드 콘택패드(111)들 상에 적어도 상기 베리드 콘택패드(111)들의 일부와 중첩되도록 형성된다. 상기 추가 랜딩패드(113a)들은 도전성 물질로 형성되어 상기 베리드 콘택패드(111)들과 전기적으로 접속된다. 이후, 상기 포토레지스트 패턴(115)은 제거된다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 추가 랜딩패드(113a)들이 형성된 기판 상에 하부 층간절연막(117)을 형성한다. 상기 하부 층간절연막(117)은 실리콘 산화막으로 형성할 수 있다. 상기 하부 층간절연막(117)은 평평한 상부면을 가질 수 있다. 상기 하부 층간절연막(117)은 상기 추가 랜딩패드(113a)를 내포하도록 형성될 수 있다. 이와는 달리, 상기 하부 층간절연막(117)의 상부면은 상기 추가 랜딩패드(113a)들의 상부면과 실질적으로 동일 레벨에 있을 수 있다.
상기 하부 층간절연막(117)을 관통하여 상기 다이렉트 콘택패드(109)와 전기적으로 접속하는 비트라인 콘택플러그(121)를 형성한다. 상기 비트라인 콘택플러그 (121)는 상기 하부 층간절연막(117)을 관통하는 비트라인 콘택홀(119)을 형성하고 상기 비트라인 콘택홀(119)을 도전막으로 채움으로써 형성할 수 있다. 상기 도전막을 채우기 전에 상기 비트라인 콘택홀(119)의 측벽들 상에 비트라인 콘택홀 스페이서를 더 형성할 수 있다. 상기 하부 층간절연막(117) 상에 상기 비트라인 콘택플러그(121)와 전기적으로 접속하는 비트라인 패턴(129)을 형성한다. 상기 비트라인 패턴(129)은 상기 워드라인(105)을 가로지르는 방향으로 형성될 수 있다. 상기 비트라인 패턴(129)은 비트라인 도전막 패턴(123), 상기 비트라인 도전막 패턴(123) 상에 형성된 비트라인 캐핑막 패턴(125) 및 적층된 상기 비트라인 도전막 패턴(123) 및 상기 비트라인 캐핑막 패턴(125)의 측벽들 상에 형성되는 비트라인 스페이서(127)로 이루어질 수 있다. 상기 비트라인 도전막 패턴(123)은 텅스텐막으로 형성할 수 있으며, 상기 비트라인 캐핑막 패턴(125) 및 상기 비트라인 스페이서(127)는 실리콘 질화막으로 형성할 수 있다.
상기 비트라인 패턴(129)이 형성된 기판 상에 상부 층간절연막(131)을 형성한다 상기 상부 층간절연막(131)은 실리콘 산화막으로 형성할 수 있으며, 평평한 상부면을 갖도록 형성할 수 있다. 상기 상부 층간절연막(131)은 상기 비트라인 패턴(129)을 내포하도록 형성될 수도 있고, 이와는 달리 상기 비트라인 패턴(129)의 상부면과 실질적으로 동일한 상부면을 갖도록 형성될 수도 있다. 상기 상부 층간절연막(131)은 상기 하부 층간절연막(115)과 함께 층간절연막(133)을 구성한다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 층간절연막(133)을 관통하여 상기 추가 랜딩패드(113a)들과 전기적으로 접속하는 스토리지 노드 콘택플러그(137a)들 을 형성한다. 상기 스토리지 노드 콘택플러그(137a)들은 상기 층간절연막(133)을 관통하여 상기 추가 랜딩패드(113a)들의 상부면을 노출시키는 스토리지 노드 콘택홀(135a)들을 형성하고, 상기 스토리지 노드 콘택홀(135a)들을 도전막으로 채움으로써 형성된다. 상기 스토리지 노드 콘택홀(135a)들은 각각의 상기 추가 랜딩패드(113a)들의 상부면을 노출할 수 있도록 컨택 타입의 개구부를 갖는 포토레지스트 패턴을 사용하여 패터닝함으로써 형성될 수 있다. 상기 스토리지 노드 콘택홀(135a)을 도전막으로 채워 상기 스토리지 노드 콘택플러그(137a)가 형성된다. 상기 도전막은 예컨대, 도핑된 폴리실리콘막일 수 있다.
본 발명에 의하면, 상기 스토리지 노드 콘택플러그(135a)를 형성할 때에 상기 스토리지 노드 콘택플러그(135a)가 상기 층간절연막(133)을 관통하여 직접 상기 베리드 콘택패드(111)와 전기적으로 접속되는 것이 아니라, 상기 추가 랜딩패드(113a)를 통하여 전기적으로 접속된다. 따라서, 상기 추가 랜딩패드(113a)의 두께에 의하여 인접한 상기 다이렉트 콘택패드(109)와의 공정 여유도가 증가하게 된다. 이는 오정렬이 일어날 지라도 상기 스토리지 노드 콘택플러그(135a)와 상기 다이렉트 콘택패드(109) 사이의 전기적 단락 현상을 방지할 수 있다.
도 7a는 본 발명의 다른 실시예에 의한 콘택플러그의 형성방법을 설명하기 위하여 디램 셀 어레이 영역을 도시한 평면도이다. 도 7b는 도 7a의 Ⅰ-Ⅰ′에 따라 취해진 단면도이고, 도 7c는 도 7a의 Ⅱ-Ⅱ′에 따라 취해진 단면도이다.
도 1a 내지 도 5a, 도 1b 내지 도 5b 및 도 1c 내지 도 5c를 참조하여 상술한 바와 동일한 공정에 의해 다이렉트 콘택패드(109) 및 베리드 콘택패드(111)를 갖는 기판 상에 추가 랜딩패드(113a), 비트라인 패턴(129) 및 층간절연막(133)을 형성한다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 층간절연막(133) 상에 상기 비트라인 패턴(129)을 가로지르면서 상기 제1 활성영역(103a) 상의 상기 다이렉트 콘택패드(109), 상기 제2 활성영역(103b) 상의 상기 베리드 콘택패드(111) 및 상기 제3 활성영역(103c) 상의 상기 베리드 콘택패드(111)를 함께 노출하는 라인 타입의 개구부를 갖는 포토레지스트 패턴을 형성한다. 즉, 상기 포토레지스트 패턴의 개구부는 상기 랜딩패드 도전막 패턴(113)의 상부와 중첩할 수 있다. 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 층간절연막(133)을 식각하여 스토리지 노드 콘택홀(135b)을 형성한다. 상기 스토리지 노드 콘택홀(135b)은 상기 포토레지스트 패턴의 개구부가 라인 형태를 갖더라도, 상기 층간절연막(133) 내에 상기 비트라인 패턴(129)이 존재하기 때문에 상기 비트라인 패턴(129)에 자기정렬되어 형성되게 된다. 상기 스토리지 노드 콘택홀(135b)에 의하여 상기 추가 랜딩패드(113a)가 노출된다. 상기 스토리지 노드 콘택홀(135b)은 도 6a, 도 6b 및 도 6c에서 보여지는 상술한 일 실시예에서 형성되는 스토리지 노드 콘택홀(135a)에 비해서 상대적으로 큰 하부 면적을 가질 수 있다. 상기 스토리지 노드 콘택홀(135b)을 채우는 스토리지 노드 콘택플러그(137b)를 형성한다. 상기 스토리지 노드 콘택플러그(137b)는 도핑된 폴리실리콘막과 같은 도전막으로 형성된다. 이때, 상기 추가 랜딩패드(113a)의 존재에 의하여 상기 스토리지 노드 콘택플러그(137b)가 상대적으로 큰 하부 면적을 갖더라도 인접한 상기 다이렉트 콘택패드(109)와의 전기적 단락 현상을 방지 할 수 있다.
도 6a, 도 6b 및 도 6c를 다시 참조하여 본 발명의 일 실시예에 따른 콘택플러그를 갖는 반도체소자의 구조를 설명하기로 한다.
도 6a, 도 6b 및 도 6c를 참조하면, 반도체기판(100)의 소정영역에 활성영역들이 제공된다. 상기 활성영역들은 소자분리막(101)에 의해 한정된다. 이하, 상기 활성영역들중 임의의 활성영역 및 그와 인접한 다른 활성영역을 각각 제1 활성영역(103a) 및 제2 활성영역(103b)이라 하고, 상기 제2 활성영역(103b)과 인접한 다른 활성영역을 제3 활성영역(103c)이라 하여 설명하기로 한다. 상기 활성영역들을 가로지르는 워드라인(105)이 배치된다. 상기 워드라인(105)은 적층된 폴리실리콘막 패턴 및 금속 실리사이드막 패턴을 포함할 수 있다. 상기 워드라인(105)상에 캐핑막 패턴(105′)이 배치될 수 있다. 상기 워드라인(105) 및 상기 캐핑막 패턴(105′)의 측벽들을 감싸는 게이트 스페이서(105″)가 더 배치될 수 있다. 상기 워드라인(105), 상기 캐핑막 패턴(105′) 및 상기 게이트 스페이서(105″)는 게이트 패턴(106)을 구성한다. 상기 게이트 패턴(106)을 갖는 기판 상에 상기 게이트 패턴(106)들 사이를 채우는 워드라인 절연막(107)이 배치된다. 상기 활성영역들 상에 상기 워드라인 절연막(107)을 관통하는 다이렉트 콘택패드(109) 및 베리드 콘택패드(111)가 배치된다. 상기 다이렉트 콘택패드(109)는 활성영역들 각각의 중심부 상에 배치되고, 상기 베리드 콘택패드(111)는 상기 활성영역들 각각의 양단부 상에 배치된다.
상기 베리드 콘택패드(111) 상에 적어도 상기 베리드 콘택패드(111)의 일부 와 중첩되도록 배치되는 추가 랜딩패드(113a)가 제공된다. 상기 추가 랜딩패드(113a)들은 도 6a에서 보여지는 바와 같이 열과 행을 맞추어 배치될 수 있다. 상기 추가 랜딩패드(113a)를 갖는 기판의 전면 상에 하부 층간절연막(117)이 배치된다. 상기 하부 층간절연막(117)은 실리콘 산화막일 수 있으며, 평평한 상부면을 가질 수 있다. 상기 하부 층간절연막(117)은 상기 추가 랜딩패드(113a)를 내포할 수 있다. 이와는 달리, 상기 하부 층간절연막(117)은 상기 추가 랜딩패드(113a)의 상부면과 같은 레벨의 상부면을 가질 수 있다. 상기 하부 층간절연막(117)을 관통하여 상기 다이렉트 콘택패드(109)와 전기적으로 접속하는 비트라인 콘택플러그(121)가 제공된다. 상기 하부 층간절연막(117) 상에 상기 비트라인 콘택플러그(121)와 중첩하는 비트라인 패턴(129)이 배치된다. 상기 비트라인 패턴(129)은 상기 워드라인(105)과 직교하는 방향으로 종주하도록 배치된다. 상기 비트라인 패턴(129)은 비트라인 도전막 패턴(123), 상기 비트라인 도전막 패턴(123) 상에 형성된 비트라인 캐핑막 패턴(125) 및 적층된 상기 비트라인 도전막 패턴(123) 및 상기 비트라인 캐핑막 패턴(125)의 측벽들 상에 형성되는 비트라인 스페이서(127)로 이루어질 수 있다. 상기 비트라인 패턴(129)을 갖는 기판의 전면 상에 상부 층간절연막(131)이 배치된다. 상기 상부 층간절연막(131)은 상기 비트라인 패턴(129)을 내포할 수도 있고, 상기 비트라인 패턴(129)의 상부면과 같은 레벨의 상부면을 갖도록 할 수도 있다. 상기 하부 층간절연막(117) 및 상기 상부 층간절연막(131)은 층간절연막(133)을 구성한다. 상기 층간절연막(133)을 관통하여 상기 추가 랜딩패드(113a)의 상부면과 접촉하는 스토리지 노드 콘택플러그(137a)가 배치된다. 상기 스토리지 노드 콘택플러그(137a)는 도 6a에서 도시한 바와 같이 상기 추가 랜딩패드(113a)와 중첩하도록 배치될 수 있다.
도 7a, 도 7b 및 도 7c를 다시 참조하여, 본 발명의 다른 실시예에 의한 콘택플러그를 갖는 반도체소자의 구조를 설명하기로 한다. 본 실시예에서는 도 6a, 도 6b 및 도 6c에서 설명한 일 실시예의 구조와 비교해볼 때, 스토리지 노드 콘택플러그의 형상에만 차이가 있으므로, 스토리지 노드 콘택플러그에 대한 설명만 전개하기로 한다.
도 7a, 도 7b 및 도 7c를 참조하면, 층간절연막(133)을 관통하여 추가 랜딩패드(113a)의 상부면과 접촉하는 스토리지 노드 콘택플러그(137b)가 배치된다. 상기 스토리지 노드 콘택플러그(137b)는 비트라인 패턴(129)의 측벽들과 접촉할 수 있다. 즉, 상술한 일 실시예에서의 스토리지 노드 콘택플러그(137a)에 비해 상대적으로 큰 하부 면적을 가질 수 있다. 본 발명에 의하면, 상기 스토리지 노드 콘택플러그(137b)가 상대적으로 큰 하부 면적을 갖더라도 인접한 상기 다이렉트 콘택패드(109)와의 전기적인 단락 현상을 방지할 수 있다. 이는 상기 추가 랜딩패드(113a)의 존재에 기인한 것으로, 상기 스토리지 노드 콘택플러그(137b)의 하부면과 상기 다이렉트 콘택패드(109)의 상부면 사이에 단차가 생기게 되기 때문이다.
상기와 같이 이루어진 본 발명에 의하면, 베리드 콘택패드 상에 추가 랜딩패드가 형성된다. 이는 인접한 다이렉트 콘택패드와의 단차를 발생시키게 된다. 따라서, 상기 베리드 콘택패드와 전기적으로 접속하는 스토리지 노드 콘택플러그 형성 시 공정 여유도가 증가하여 인접한 다이렉트 콘택패드와의 전기적 단락 현상을 방지할 수 있다.

Claims (12)

  1. 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역들을 한정하고,
    상기 활성영역들을 가로지르는 워드라인들을 형성하고,
    상기 워드라인들 사이의 상기 활성영역들 상에 상기 활성영역들과 전기적으로 접속하는 다이렉트 콘택패드 및 베리드 콘택패드를 형성하고,
    상기 베리드 콘택패드 상에 적어도 상기 베리드 콘택패드의 일부와 중첩하는 추가 랜딩패드를 형성하고,
    상기 추가 랜딩패드가 형성된 기판 상에 상기 추가 랜딩패드를 내포하는 층간절연막을 형성하고,
    상기 층간절연막을 관통하여 상기 추가 랜딩패드와 전기적으로 접속하는 스토리지 노드 콘택플러그를 형성하는 것을 포함하는 콘택플러그를 갖는 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 활성영역들은 평면도로부터 보여질 때 상기 워드라인들과 직교하지 않는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  3. 제 1 항에 있어서,
    상기 추가 랜딩패드를 형성하는 것은
    상기 다이렉트 콘택패드 및 상기 베리드 콘택패드를 갖는 기판 상에 상기 활성영역들중 제1 활성영역 상에 형성된 다이렉트 콘택패드 및 제2 활성영역 상에 형성된 상기 베리드 콘택패드를 일직선으로 연결하는 랜딩패드 도전막 패턴을 형성하고,
    상기 랜딩패드 도전막을 가로지르도록 패터닝하여 상기 다이렉트 콘택패드 상의 상기 랜딩패드 도전막 패턴이 선택적으로 제거되도록 하는 것을 포함하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  4. 제 1 항에 있어서,
    상기 층간절연막을 형성하는 것은
    상기 추가 랜딩패드가 형성된 기판 상에 상기 추가 랜딩패드의 상부면과 적어도 같은 레벨의 상부면을 갖는 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 상에 상부 층간절연막을 형성하는 것을 포함하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  5. 제 4 항에 있어서,
    상기 상부 층간절연막을 형성하기 전에 상기 하부 층간절연막을 관통하여 상기 다이렉트 콘택패드와 전기적으로 접속하는 비트라인 콘택플러그를 형성하고,
    상기 비트라인 콘택플러그를 내포하는 상기 하부 층간절연막 상에 상기 비트라인 콘택플러그와 전기적으로 접속하는 비트라인 패턴을 형성하는 것을 더 포함하 되, 상기 비트라인 패턴은 상기 워드라인들이 종주하는 방향과 직교하는 방향으로 종주하도록 형성하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  6. 제 5 항에 있어서,
    상기 상부 층간절연막은 상기 비트라인 패턴의 상부면과 적어도 같은 레벨의 상부면을 갖도록 형성하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  7. 제 1 항에 있어서,
    상기 스토리지 노드 콘택플러그를 형성하는 것은
    상기 층간절연막 상에 상기 추가 랜딩패드의 상부면과 중첩하는 컨택 타입의 개구부를 갖는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 층간절연막을 관통하고 상기 추가 랜딩패드의 상부면을 노출시키는 스토리지 노드 콘택홀을 형성하고,
    상기 스토리지 노드 콘택홀을 도전막으로 채우는 것을 포함하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  8. 제 1 항에 있어서,
    상기 스토리지 노드 콘택플러그를 형성하는 것은
    상기 층간절연막 상에 라인 타입의 개구부를 갖는 포토레지스트 패턴을 형성 하되 상기 개구부는 상기 워드라인들의 방향과 평행하면서 상기 추가 랜딩패드의 상부면을 가로지르고,
    상기 포토레지스트 패턴 및 상기 비트라인 패턴을 식각마스크로 사용하여 상기 층간절연막을 관통하고 상기 추가 랜딩패드의 상부면을 노출시키는 스토리지 노드 콘택홀을 형성하고,
    상기 스토리지 노드 콘택홀을 도전막으로 채우는 것을 포함하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자 제조방법.
  9. 반도체기판의 활성영역들;
    상기 활성영역들을 가로지르는 워드라인들;
    상기 워드라인들 사이의 상기 활성영역들 상에 배치된 다이렉트 콘택패드 및 베리드 콘택패드;
    상기 베리드 콘택패드 상에 배치되되, 적어도 상기 베리드 콘택패드의 일부와 중첩하도록 배치된 추가 랜딩패드;
    상기 추가 랜딩패드를 내포하도록 상기 반도체기판의 전면에 배치된 층간절연막; 및
    상기 층간절연막을 관통하여 상기 추가 랜딩패드와 전기적으로 접속하는 스토리지 노드 콘택플러그를 포함하는 콘택플러그를 갖는 반도체소자.
  10. 제 9 항에 있어서,
    상기 활성영역들은 평면도로부터 보여질 때 상기 워드라인들과 직교하지 않는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자.
  11. 제 9 항에 있어서,
    상기 추가 랜딩패드는 소정 두께를 가지되, 그에 의하여 상기 활성영역들중 제1 활성영역 상의 상기 다이렉트 콘택패드의 상부면과 제2 활성영역 상의 상기 스토리지 노드 콘택플러그의 하부면 사이에 단차를 갖는 것을 특징으로 하는 반도체소자.
  12. 제 9 항에 있어서,
    상기 층간절연막을 관통하여 상기 다이렉트 콘택패드와 전기적으로 접속하는 비트라인 콘택플러그; 및
    상기 비트라인 콘택플러그의 상부면을 덮으면서 평면도로부터 보여질 때 상기 워드라인들이 종주하는 방향과 직교하는 방향으로 종주하는 비트라인 패턴을 더 포함하는 것을 특징으로 하는 콘택플러그를 갖는 반도체소자.
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