KR100652409B1 - 콘택이 구비된 반도체소자 및 그 제조방법 - Google Patents

콘택이 구비된 반도체소자 및 그 제조방법 Download PDF

Info

Publication number
KR100652409B1
KR100652409B1 KR1020050037849A KR20050037849A KR100652409B1 KR 100652409 B1 KR100652409 B1 KR 100652409B1 KR 1020050037849 A KR1020050037849 A KR 1020050037849A KR 20050037849 A KR20050037849 A KR 20050037849A KR 100652409 B1 KR100652409 B1 KR 100652409B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
forming
contact
wiring line
Prior art date
Application number
KR1020050037849A
Other languages
English (en)
Other versions
KR20060115450A (ko
Inventor
박제민
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050037849A priority Critical patent/KR100652409B1/ko
Priority to US11/381,985 priority patent/US20060249775A1/en
Publication of KR20060115450A publication Critical patent/KR20060115450A/ko
Application granted granted Critical
Publication of KR100652409B1 publication Critical patent/KR100652409B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Abstract

코아영역에서 배선콘택과 배선라인, 예컨대 비트라인과의 오버랩 마진을 향상시킬 수 있는 반도체소자의 콘택 및 그 제조방법에 대해 개시한다. 그 소자 및 방법은 반도체기판 상에 형성된 제1 층간절연막 상에 놓인 제1 폭을 가지면서 제1 방향으로 연장되는 제1 배선라인 및 제1 배선라인의 측벽을 덮으면서 제1 배선라인 사이를 관통하여 상기 반도체기판과 접촉하는 도전성 스터드를 포함한다. 상기 콘택은 코아영역의 제1 배선라인 사이를 관통하여 반도체기판과 연결된 도전성 스터드를 형성함으로써, 배선콘택과 제1 배선라인 사이의 오버랩 마진을 향상시킬 수 있다.
코아영역, 비트라인, 도전성 스터드, 오버랩 마진

Description

콘택이 구비된 반도체소자 및 그 제조방법{Semiconductor having contact and method of fabricating the same}
도 1은 종래의 코아영역에 형성된 콘택을 나타낸 평면도이다. 도 2a 내지 도 4a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 2b 내지 도 4b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 2c 및 도 4c는 코아영역의 콘택부분을 나타낸 단면도이다.
도 5는 본 발명의 제1 실시예에 의한 코아영역에 코아 비트라인이 형성된 평면도이다. 도 6a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 6b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 6c는 코아영역의 콘택부분을 나타낸 단면도이다.
도 7은 본 발명의 제1 실시예에 의한 코아영역에 도전성 스터드가 형성된 평면도이다. 도 8a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 8b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 8c는 코아영역의 콘택부분을 나타낸 단면도이다.
도 9는 본 발명의 제1 실시예에 의한 코아영역에 배선콘택이 형성된 평면도이다. 도 10a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 10b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 10c는 코아영역의 콘택부분을 나타낸 단면도이 다.
도 11a 내지 도 13a는 본 발명의 제2 실시예에 의한 셀영역을 워드라인 방향에서 본 단면도이고, 도 11b 내지 도 13b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 11c 내지 도 13c는 코아영역의 콘택부분을 나타낸 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
100; 반도체기판 110; 제1 층간절연막
112; 게이트라인 120; 제2 층간절연막
130; 제3 층간절연막 132; 코아 비트라인
134; 셀 비트라인 136, 136a; 도전성 스터드
140; 제4 층간절연막 135; 제1 콘택홀
144; 제2 콘택홀 146; 배선콘택
210; 랜딩패드
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 코아영역에 형성되는 도전성 스터드(stud)를 포함하는 콘택이 구비된 반도체소자 및 그 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라, 소자의 배치 및 배선이 입체화되고 있다. 이이 따라, 반도체소자의 소자 및 배선을 연결하기 위한 콘택이 동일한 단계에 있 어서도 다양한 깊이로 형성되고 있다. 다양한 깊이의 콘택을 형성하는 데 있어서, 도전성 스터드를 사용하여 적절하게 연결하고 있다.
도 1은 종래의 코아영역에 콘택을 형성하는 방법을 나타낸 평면도이고, 도 2a 내지 도 4a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 2b 내지 도 4b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 2c 및 도 4c는 코아영역의 콘택부분을 나타낸 단면도이다. 각각의 단면도는 도 1을 참조하여 설명하기로 한다.
도 2a 내지 도 2c를 참조하면, 반도체기판(10) 내에 소자분리막(12)을 형성하여 활성영역을 정의한다. 그후, 반도체기판(10) 상에 게이트 라인(20)을 덮는 제1 층간절연막(24)을 형성한다. 셀영역의 제1 층간절연막(24) 내에 반도체기판(10)과 접촉하는 콘택패드(28)를 자기정합 방식으로 형성한다. 이어서, 제1 층간절연막(24)의 전면에 제2 층간절연막(30)을 형성한다. 코아영역에는 제2 층간절연막(30)과 제1 층간절연막(24)을 관통하는 코아 콘택(26), 즉 도전성 스터드를 형성한다.
도 3a 내지 도 3c를 참조하면, 코아영역에 코아영역 콘택(26)과 전기적으로 접촉하는 제1 폭을 가진 비트라인 구조체(40)를 포함하면서 제1 폭보다 작은 제2 폭을 가진 비트라인(34)을 형성한다. 동시에, 셀영역에는 제2 폭을 가진 비트라인(34)을 형성한다. 비트라인 구조체(40)는 비트라인 물질층(40a), 보호층(40b) 및 스페이서(40c)를 포함한다. 비트라인(34)은 비트라인 물질층(34a), 보호층(34b) 및 스페이서(34c)를 포함한다. 그후, 비트라인(34)을 덮는 제3 층간절연막(36)을 형성한다. 셀영역에 비트라인(34) 사이에 하부전극 콘택(38)을 자기정합 방식으로 형성한다.
도 4a 내지 도 4c를 참조하면, 코아영역의 제3 층간절연막(36) 상에 제4 층간절연막(42)을 형성한다. 그후, 제4 층간절연막(42)과 비트라인 구조체(40)의 보호층(40b)을 제거하여 비트라인 물질층(40a)과 접촉하는 콘택홀(46)에 도전물질을 채워 배선콘택(48)을 형성한다. 셀영역의 하부전극 콘택(38) 상에 커패시터(44)를 형성한 후, 제5 층간절연막(50)을 덮는다. 제5 층간절연막(50)을 덮기 이전에 커패시터(44)를 형성하는 과정에서 희생절연막(도시 안됨)이 이용될 수 있다.
반도체소자가 고집적화됨에 따라, 코아(core) 영역의 비트라인 구조체(40) 내의 코아 콘택(26)의 크기가 점점 작아지고 있다. 이에 따라, 배선을 위한 배선콘택과 비트라인 간에 오버랩 마진이 줄어들고 있다. 마진을 크게 하기 위하여 코아부분의 면적을 증대시키는 방법이 있으나, 이는 반도체 칩의 크기를 증가시키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 코아영역에서 배선콘택과 배선라인, 예컨대 비트라인과의 오버랩 마진을 향상시킬 수 있는 반도체소자의 콘택을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 코아영역에서 배선콘택과 배선라인, 예컨대 비트라인과의 오버랩 마진을 향상시킬 수 있는 반도체소자의 콘택의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 콘택이 구비된 반도체소 자는 코아영역의 반도체기판과, 상기 반도체기판 상에 형성된 제1 층간절연막을 포함한다. 상기 제1 층간절연막 상에 놓인 제1 폭을 가지면서 제1 방향으로 연장되는 제1 배선라인 및 상기 제1 배선라인의 측벽을 덮으면서 상기 제1 배선라인 사이를 관통하여 상기 반도체기판과 접촉하는 도전성 스터드를 포함한다.
상기 코아 비트라인은 상기 제1 폭보다 작은 제2 폭을 가진 셀영역의 셀 비트라인과 연결될 수 있다.
상기 도전성 스터드는 상기 제1 배선라인 사이에 자기정합 방식으로 형성될 수 있다. 상기 도전성 스터드는 외부의 배선과 전기적으로 연결되는 배선콘택을 더 포함할 수 있다. 상기 도전성 스터드는 하부의 상기 제1 층간절연막 내에 상기 반도체기판과 전기적으로 연결하기 위한 랜딩 패드를 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 반도체소자의 콘택의 제조방법은 먼저 코아영역의 반도체기판 상에 제1 층간절연막을 형성한다. 그후, 상기 제1 층간절연막 상에 제1 폭을 가지면서 제1 방향으로 연장하는 제1 배선라인을 형성한다. 상기 제1 배선라인의 측벽을 덮으면서 상기 제1 배선라인 사이를 관통하여 상기 반도체기판과 접촉하는 도전성 스터드를 형성한다.
상기 도전성 스터드를 형성하는 단계는 상기 비트라인을 덮는 제3 층간절연막을 형성하는 단계와, 상기 제3 층간절연막 상에 상기 도전성 스터드를 형성하기 위한 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 식각마스크로 하여, 상기 제1 배선라인 사이의 상기 제3 층간절연막과 상기 제1 층간절연막을 제거하여 상기 반도체기판을 노출시키는 제1 콘택홀을 형성하는 단계 및 상기 제1 콘택홀 내에 도전성 물질을 매립하여 도전성 스터드를 형성하는 단계를 포함할 수 있다.
상기 도전성 스터드를 형성하기 이전에, 상기 제1 층간절연막 내에 상기 도전성 스터드와 상기 반도체기판을 전기적으로 연결시키는 랜딩 패드를 형성하는 단계를 더 포함할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
제1 실시예
도 5는 본 발명의 제1 실시예에 의한 코아영역에 제1 배선라인(132; 이하, 코아 비트라인)이 형성된 평면도이다. 도 6a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 6b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 6c는 코아영역의 콘택부분을 나타낸 단면도이다.
도 5 내지 도 6c를 참조하면, 반도체기판(100) 내에 소자분리막(102)을 형성하여 활성영역을 정의한다. 그후, 반도체기판(100) 상에 게이트 라인(112)을 덮는 제1 층간절연막(110)을 형성한다. 셀영역에 있어서, 제1 층간절연막(110) 내에 반도체기판(100)과 접촉하는 콘택패드(114)를 자기정합 방식으로 형성한다. 제1 층간절연막(110)의 전면에 제2 층간절연막(120)을 형성한다.
코아영역에 있어서, 제2 층간절연막(120) 상에 제1 폭을 가지면서 제1 방향으로 연장되는 코아 비트라인(132)을 형성한다. 이때, 셀영역에서 게이트라인(112)은 제1 방향과 수직한 제2 방향으로 연장될 수 있고, 코아영역의 게이트라인(112)과 동일한 제1 방향으로 연장될 수 있다. 코아 비트라인(132)은 제1 폭보다 작은 제2 폭을 가진 셀영역의 제2 배선라인(134; 이하, 셀 비트라인)과 연결된다. 코아 비트라인(132)과 셀 비트라인(134)은 각각 비트라인 물질층(132a, 124a), 캡핑층(132b, 134b) 및 스페이서(132c, 134c)로 이루어질 수 있다.
도 7은 본 발명의 제1 실시예에 의한 코아영역에 도전성 스터드(136)가 형성된 평면도이다. 도 8a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 8b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 8c는 코아영역의 콘택부분을 나타낸 단면도이다.
도 7 내지 도 8c를 참조하면, 코아영역에서는 코아 비트라인(132) 사이를 관통하여 반도체기판(100)과 접촉하는 도전성 스터드(136)를 형성한다. 도전성 스터드(136)를 형성하는 방법은 먼저, 코아 비트라인(132)을 덮는 제3 층간절연막(130)을 형성한다. 그후, 제3 층간절연막(130) 상에 도전성 스터드(136)를 형성하기 위한 제1 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 제1 포토레지스트 패턴을 식각마스크로 하여, 코아 비트라인(132) 사이의 제3 층간절연막(130), 제2 층간절연막(120) 및 제1 층간절연막(110)을 제거하여 반도체기판(100)을 노출시키는 제1 콘택홀(135)을 형성한다. 제1 콘택홀(135) 내에 도전성 물질을 매립하여 도전성 스터드(136)를 형성한다. 즉, 도전성 스터드(136)는 자기정합(self align) 방식으로 형성되어, 도전성 스터드(136)를 용이하게 제조할 수 있다. 이에 따라, 종래의 코아영역에서 비트라인의 배열에 비해 좀더 집적도가 향상된 코아 비트라인(132)을 배열할 수 있다. 이때, 도전성 스터드(136)는 하부의 게이트라인(112) 사이의 제1 층간절연막(110)을 지날 수 있다.
한편, 도전성 스터드(136)는 코아 비트라인(132)의 상부면의 일부를 덮는 것이 바람직하다. 이에 따라, 도전성 스터드(136)의 상부면의 면적이 넓어져 후속공정에서 배선을 위한 접촉면적을 넓힐 수 있다. 또한, 코아 비트라인(132)의 크기는 종래의 코아영역의 비트라인(도 1의 34)에 비해 폭이 크므로, 상기 접촉면적을 더욱 증가시킬 수 있다.
동시에, 셀영역에서는 셀 비트라인(134) 사이의 제3 층간절연막(130) 및 제2 층간절연막(120)을 관통하여 콘택패드(114)에 연결되는 하부전극 콘택(138)을 형성할 수 있다.
도 9는 본 발명의 제1 실시예에 의한 코아영역에 배선콘택(146)이 형성된 평면도이다. 도 10a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 10b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 10c는 코아영역의 콘택부분을 나타낸 단면도이다.
도 9 내지 도 10c를 참조하면, 코아영역에서는 도전성 스터드(136) 상에 외부의 배선과 전기적으로 연결되는 배선콘택(146)을 형성한다. 배선콘택(146)을 형성하는 방법은 먼저 도전성 스터드(136)가 형성된 제3 층간절연막(130) 상에 제4 층간절연막(140)을 형성한다. 그후, 제4 층간절연막(140) 상에 배선콘택(146)을 정 의하는 제2 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 제2 포토레지스트 패턴을 식각마스크로 하여 도전성 스터드(136)의 상부면을 노출시키는 제2 콘택홀(144)을 형성한다. 제2 콘택홀(144) 내에 도전성 물질을 매립하여 배선콘택(146)을 형성한다.
동시에, 셀영역에서는 하부전극 콘택(138)에 커패시터(142)를 형성할 수 있다. 그후, 커패시터(142)를 덮는 제5 층간절연막(148)을 형성한다. 커패시터(142)를 형성하는 과정에서는 희생절연막을 사용할 수 있으므로, 셀영역을 덮는 제5 층간절연막(148)은 코아영역을 덮는 제4 층간절연막(140)과 다를 수 있다.
제2 실시예
제2 실시예는 도전성 스터드(136a)를 제1 층간절연막(110) 상에 형성된 랜딩패드(210; landing pad)) 상에 형성하는 것이다. 도 11a 내지 도 13a는 셀영역을 워드라인 방향에서 본 단면도이고, 도 11b 내지 도 13b는 셀영역을 비트라인 방향에서 본 단면도이며, 도 11c 내지 도 13c는 코아영역의 콘택부분을 나타낸 단면도이다. 여기서, 배선콘택(146)을 형성하는 과정은 도 9 내지 도 10c를 참조하여 설명한 제1 실시예와 동일하므로 자세한 설명은 생략하기로 한다.
도 11a 내지 도 11c를 참조하면, 반도체기판(100) 내에 소자분리막(102)을 형성하여 활성영역을 정의한다. 그후, 반도체기판(100) 상에 게이트 라인(112)을 덮는 제1 층간절연막(110)을 형성한다. 코아영역에서, 제1 층간절연막(110) 상에 랜딩패드(210)를 정의하는 제3 포토레지스트 패턴(도시 안됨)을 형성한다, 그후, 상기 제3 포토레지스트 패턴을 식각마스크로 상기 제1 층간절연막(110)을 식각하여 반도체기판(100)을 노출시키는 제3 콘택홀(212)을 형성한다. 제3 콘택홀(212) 내에 도전성 물질을 채워 랜딩패드(210)를 형성한다.
이어서, 랜딩패드(210)가 형성된 제1 층간절연막(110) 상에 제2 층간절연막(120)을 형성한다. 제2 층간절연막(120) 상에 제1 폭을 가지면서 제1 방향으로 연장되는 코아 비트라인(132)을 형성한다.
도 12a 내지 도 12c를 참조하면, 랜딩패드(210) 상에 도전성 스터드(136a)를 형성한다. 도전성 스터드(136a)를 형성하는 방법은 먼저, 코아 비트라인(132)을 덮는 제3 층간절연막(130)을 형성한다. 그후, 제3 층간절연막(130) 상에 도전성 스터드(136a)를 형성하기 위한 제4 포토레지스트 패턴(도시 안됨)을 형성한다. 상기 제4 포토레지스트 패턴을 식각마스크로 하여, 코아 비트라인(132) 사이의 제3 층간절연막(130) 및 제2 층간절연막(120)을 제거하여 랜딩패드(136a)를 노출시키는 제4 콘택홀(214)을 형성한다. 제4 콘택홀(214) 내에 도전성 물질을 매립하여 도전성 스터드(136a)를 형성한다. 이때, 도전성 스터드(136a)는 하부의 게이트라인(112) 사이의 제1 층간절연막(110)을 지날 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 반도체소자의 콘택 및 그 제조방법에 의하면, 코아영역의 코아 비트라인 사이를 관통하여 반도체기판과 연결된 도전성 스터드를 형성함 으로써, 배선콘택과 코아 비트라인 사이의 오버랩 마진을 향상시킬 수 있다.
또한, 도전성 스터드는 자기정합 방식으로 제조함으로써, 종래에 비해 집적도가 향상된 반도체소자를 제조할 수 있다.

Claims (17)

  1. 코아영역의 반도체기판;
    상기 반도체기판 상에 형성된 제1 층간절연막;
    상기 제1 층간절연막 상에 놓인 제1 폭을 가지면서 제1 방향으로 연장되는 제1 배선라인; 및
    상기 제1 배선라인의 측벽을 덮으면서 상기 제1 배선라인 사이를 관통하여 상기 반도체기판과 접촉하는 도전성 스터드를 포함하는 콘택이 구비된 반도체소자.
  2. 제1항에 있어서, 상기 제1 배선라인은 상기 코아영역에 형성된 비트라인인 것을 특징으로 하는 콘택이 구비된 반도체소자.
  3. 제1항에 있어서, 상기 제1 배선라인은 상기 제1 폭보다 작은 제2 폭을 가진 셀영역의 제2 배선라인과 연결되는 것을 특징으로 하는 콘택이 구비된 반도체소자.
  4. 제1항에 있어서, 상기 반도체기판 상에는 상기 제1 층간절연막에 의해 덮이면서, 상기 제1 방향과 동일한 방향으로 연장되는 게이트라인을 더 포함하는 것을 특징으로 하는 콘택이 구비된 반도체소자.
  5. 제4항에 있어서, 상기 도전성 스터드는 상기 게이트라인 사이의 상기 제1 층 간절연막을 지나는 것을 특징으로 하는 콘택이 구비된 반도체소자.
  6. 제4항에 있어서, 상기 게이트라인을 포함하는 상기 제1 층간절연막과 상기 제1 배선라인 사이에 제2 층간절연막을 더 포함하는 것을 특징으로 하는 콘택이 구비된 반도체소자.
  7. 제1항에 있어서, 상기 도전성 스터드는 상기 제1 배선라인 사이에 자기정합 방식으로 형성되는 것을 특징으로 하는 반도체소자의 콘택.
  8. 삭제
  9. 제1항에 있어서, 상기 도전성 스터드는 하부의 상기 제1 층간절연막 내에 상기 반도체기판과 전기적으로 연결하기 위한 랜딩 패드를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택.
  10. 코아영역의 반도체기판 상에 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 상에 제1 폭을 가지면서 제1 방향으로 연장하는 제1 배선라인을 형성하는 단계; 및
    상기 제1 배선라인의 측벽을 덮으면서 상기 제1 배선라인 사이를 관통하여 상기 반도체기판과 접촉하는 도전성 스터드를 형성하는 단계를 포함하는 반도체소자의 콘택 제조방법.
  11. 제10항에 있어서, 상기 제1 층간절연막을 형성하기 이전에,
    상기 제1 층간절연막에 의해 덮이면서, 상기 제1 방향과 동일한 방향으로 연장되는 게이트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  12. 제11항에 있어서, 상기 게이트라인을 포함하는 상기 제1 층간절연막을 형성한 이후에,
    상기 제1 층간절연막과 상기 제1 배선라인 사이에 제2 층간절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  13. 제10항에 있어서, 상기 코아영역에 상기 제1 배선라인이 형성되는 것과 동시에,
    상기 제1 배선라인과 연결되면서, 상기 제1 폭보다 작은 제2 폭을 가진 제2 배선라인을 셀영역에 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  14. 제10항에 있어서, 상기 도전성 스터드를 형성하는 단계는,
    상기 제1 배선라인을 덮는 제3 층간절연막을 형성하는 단계;
    상기 제3 층간절연막 상에 상기 도전성 스터드를 형성하기 위한 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 하여, 상기 제1 배선라인 사이의 상기 제3 층간절연막과 상기 제1 층간절연막을 제거하여 상기 반도체기판을 노출시키는 제1 콘택홀을 형성하는 단계; 및
    상기 제1 콘택홀 내에 도전성 물질을 매립하여 도전성 스터드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  15. 제14항에 있어서, 상기 도전성 스터드를 형성하는 것과 동시에,
    상기 제1 배선라인 사이의 상기 제3 층간절연막을 관통하는 하부전극 콘택을 셀영역에 형성하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  16. 제10항에 있어서, 상기 도전성 스터드를 형성하는 단계 이후에,
    상기 도전성 스터드를 외부와 전기적으로 연결하기 위한 배선콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
  17. 제10항에 있어서, 상기 도전성 스터드를 형성하기 이전에,
    상기 제1 층간절연막 내에 상기 도전성 스터드와 상기 반도체기판을 전기적으로 연결시키는 랜딩 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 콘택 제조방법.
KR1020050037849A 2005-05-06 2005-05-06 콘택이 구비된 반도체소자 및 그 제조방법 KR100652409B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050037849A KR100652409B1 (ko) 2005-05-06 2005-05-06 콘택이 구비된 반도체소자 및 그 제조방법
US11/381,985 US20060249775A1 (en) 2005-05-06 2006-05-05 Semiconductor device with contact and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050037849A KR100652409B1 (ko) 2005-05-06 2005-05-06 콘택이 구비된 반도체소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20060115450A KR20060115450A (ko) 2006-11-09
KR100652409B1 true KR100652409B1 (ko) 2006-12-01

Family

ID=37393306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050037849A KR100652409B1 (ko) 2005-05-06 2005-05-06 콘택이 구비된 반도체소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US20060249775A1 (ko)
KR (1) KR100652409B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
CN114188280A (zh) * 2020-09-14 2022-03-15 长鑫存储技术有限公司 半导体结构及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000007306A (ko) * 1998-07-02 2000-02-07 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조
KR20010044903A (ko) * 1999-11-01 2001-06-05 윤종용 셀 영역과 코아/주변 영역간의 단차 방지 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0136684B1 (en) * 1993-06-01 1998-04-29 Matsushita Electric Ind Co Ltd Semiconductor device and manufacture thereof
SG54456A1 (en) * 1996-01-12 1998-11-16 Hitachi Ltd Semconductor integrated circuit device and method for manufacturing the same
JP3638778B2 (ja) * 1997-03-31 2005-04-13 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100390975B1 (ko) * 2001-03-28 2003-07-12 주식회사 하이닉스반도체 반도체소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000007306A (ko) * 1998-07-02 2000-02-07 윤종용 반도체 메모리 장치의 제조 방법 및 그 구조
KR20010044903A (ko) * 1999-11-01 2001-06-05 윤종용 셀 영역과 코아/주변 영역간의 단차 방지 방법

Also Published As

Publication number Publication date
US20060249775A1 (en) 2006-11-09
KR20060115450A (ko) 2006-11-09

Similar Documents

Publication Publication Date Title
KR100385960B1 (ko) 자기 정렬된 금속 콘택 플러그를 구비하는 반도체 소자 및그 제조 방법
KR100939775B1 (ko) 반도체 소자 및 그 제조방법
CN108520876B (zh) 集成电路存储器及其制备方法、半导体器件
US7767521B2 (en) Cell region layout of semiconductor device and method of forming contact pad using the same
KR100652409B1 (ko) 콘택이 구비된 반도체소자 및 그 제조방법
KR100827509B1 (ko) 반도체 소자의 형성 방법
KR100526059B1 (ko) 반도체 소자 제조 공정에서의 자기-정렬 컨택 형성 방법
KR100358567B1 (ko) 반도체소자의 제조방법
JP4101564B2 (ja) 半導体素子及びその製造方法
KR19990078099A (ko) 반도체장치 및 그 제조방법
KR100751663B1 (ko) 반도체 소자의 제조 방법
KR20120067678A (ko) 커패시터의 스토리지노드 형성 방법 및 이를 포함하는 반도체 소자
US9349813B2 (en) Method for fabricating semiconductor device
JP2001196477A5 (ko)
KR20070006522A (ko) 콘택플러그를 갖는 반도체소자 및 그 제조방법
JP3398056B2 (ja) 半導体装置とその製造方法
KR101097474B1 (ko) 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법
KR20090103008A (ko) 반도체 소자 및 그의 제조 방법
KR101001633B1 (ko) 반도체 소자의 콘택홀 형성방법
KR100713926B1 (ko) 반도체 소자의 제조방법
KR20090022618A (ko) 반도체 소자 및 그 제조 방법
KR20040083146A (ko) 반도체 소자의 배선 및 그 형성방법
KR20000004453A (ko) 반도체장치의 제조방법
KR20100011317A (ko) 랜딩 플러그 콘택 마스크 및 이를 이용하는 랜딩 플러그콘택 형성 방법
KR20000055481A (ko) 다층 콘택 패드 구조를 갖는 반도체 장치 및 그 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121031

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131031

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee