KR101097474B1 - 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법 - Google Patents

콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR101097474B1
KR101097474B1 KR1020080050317A KR20080050317A KR101097474B1 KR 101097474 B1 KR101097474 B1 KR 101097474B1 KR 1020080050317 A KR1020080050317 A KR 1020080050317A KR 20080050317 A KR20080050317 A KR 20080050317A KR 101097474 B1 KR101097474 B1 KR 101097474B1
Authority
KR
South Korea
Prior art keywords
word line
forming
contact
vertical channel
channel transistor
Prior art date
Application number
KR1020080050317A
Other languages
English (en)
Other versions
KR20090124236A (ko
Inventor
이민석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080050317A priority Critical patent/KR101097474B1/ko
Publication of KR20090124236A publication Critical patent/KR20090124236A/ko
Application granted granted Critical
Publication of KR101097474B1 publication Critical patent/KR101097474B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은, 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법에 관한 것으로, 본 발명의 콘택 형성 방법은, 라인 패턴 사이를 관통하는 콘택을 형성하는 방법에 있어서, 기판 상에 상기 라인 패턴을 형성하는 단계; 상기 라인 패턴 사이에 상기 콘택 형성을 위한 제1 도전막을 매립하는 단계; 상기 제1 도전막을 포함하는 결과물 상에 적어도 콘택 예정 영역을 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 제1 도전막을 식각하여 상기 콘택을 형성하는 단계; 및 상기 콘택 사이에 절연막을 매립하는 단계를 포함하고, 상술한 본 발명에 의한 콘택 형성 방법은, 라인형의 마스크 및 SAC 식각을 이용하는 콘택 형성 방식을 대체할 수 있는 새로운 기술을 제안함으로써, 공정의 간소화 및 공정 난이도 감소 효과를 얻을 수 있다. 아울러, 상술한 본 발명에 의한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법은, 수직 채널 트랜지스터 상부에 금속 물질과 같이 낮은 저항을 갖는 물질로 이루어진 워드라인을 추가로 형성하여 복층 구조의 워드라인을 형성함으로써 워드라인 저항 문제를 해결하되, 이와 같은 복층 구조의 워드라인 형성시 발생할 수 있는 후속 스토리지 노드 콘택 형성 공정의 문제점을 상기 콘택 형성 방법을 이용하여 해결함으로써, 공정 간소화 및 공정 난이도 감소 효과를 얻을 수 있다.
콘택, 수직 채널 트랜지스터, 워드라인 저항

Description

콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법{METHOD FOR FORMING CONTACT AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH VERTICAL CHANNEL TRANSISTOR USING IT}
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 콘택(contact) 형성 방법 및 이를 이용한 수직 채널 트랜지스터(vertical channel transistor)를 구비한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 상하부 배선 등을 상호 연결하기 위한 콘택은, 홀 형(hole type)의 마스크를 이용하여 절연막을 식각한 후 이 식각된 부분에 도전 물질을 매립하는 방식으로 형성된다. 그런데, 이와 같은 콘택은 절연막 내에 구비된 라인 패턴 사이에 형성되는 경우가 있다. 예를 들어, DRAM 소자에 있어서 스토리지 노드 콘택(storage node contact)은, 하부의 비트라인 사이의 층간 절연막을 관통하여 그 하부의 랜딩 플러그 콘택(landing plug contact)에 연결되도록 형성된다.
그러나, 최근 반도체 소자의 집적도 증가로 라인 패턴 사이의 간격이 급격히 감소하면서 종래의 홀형 마스크를 이용한 콘택 형성 공정시 정렬 마진(align margin)을 확보하기 어려운 문제점이 있다.
따라서, 이와 같은 문제점을 해결하기 위하여 스토리지 노드 콘택과 같이 라인 패턴 사이에 콘택이 형성되는 경우에, 종래의 홀형 마스크 대신 라인 패턴과 교차하는 방향으로 연장되면서 콘택이 형성될 부분을 오픈시키는 라인형(line type)의 마스크를 이용하고, 질화막으로 이루어지는 라인 패턴 최상부의 하드마스크와 산화막으로 이루어지는 층간 절연막 사이의 식각 선택비를 이용하는 SAC(Self Aligned Contact) 식각 방식으로 층간 절연막을 식각하여 콘택홀을 형성하는 방법이 제시되었다.
그러나, 상기의 라인형의 마스크 및 SAC 식각을 이용하는 콘택 형성은 여러가지 공정상의 어려움을 초래하고 있으며, 이는 최근 소자의 집적도 증가에 따라 더욱 심화되고 있다. 좀더 상세하게는, SAC 식각이 수행되기 위해서는 두꺼운 하드마스크 형성이 요구되기 때문에, 이로 인하여 라인 패턴의 종횡비(aspect ratio)가 증가하게 되고 그에 따라 콘택이 낫 오픈(not open)되는 현상이 발생하고 라인 패턴의 프로파일이 양호하지 못하고 후속 열 공정 등에서 라인 패턴이 벤딩(bending)되는 등의 문제점이 있다. 또한, 하드마스크의 두께 증가에도 불구하고 그 폭이 매우 좁기 때문에 SAC 식각시 하드마스크가 손실되어 라인 패턴 하부의 도전막과 콘택이 연결되는 SAC 불량(fail)이 발생할 수도 있다.
따라서, 이러한 문제점을 해결할 수 있는 새로운 콘택 형성 기술이 요구되고 있다.
한편, 최근 디램과 같은 반도체 소자의 집적도가 증가함에 따라 더 작은 면적에 트랜지스터를 형성할 수 있는 기술이 요구되고 있다. 이에 따라 제안된 것이 수직 채널 트랜지스터 구조이다.
도1은 종래 기술에 따른 수직 채널 트랜지스터 구조를 구비한 반도체 소자를 설명하기 위한 사시도이다.
도1에 도시된 바와 같이, 반도체 기판(10) 상에는 기판 물질로 이루어지면서 반도체 기판(10)으로부터 수직으로 돌출되는 복수개의 반도체 기둥(pillar, P)이 구비된다. 이 반도체 기둥(P)은 도면에 도시된 바와 같이 제1 방향(X-X´ 방향) 및 상기 제1 방향과 교차하는 제2 방향(Y-Y´ 방향)으로 배열된다. 여기서, 활성 영역으로서의 반도체 기둥(P)은 자신의 상부 및 하부에 각각 배치되는 소스/드레인 영역과, 이 소스/드레인 영역 사이에 배치되는 채널 영역을 포함한다.
상기 제1 방향으로 배열되는 반도체 기둥(P)들 사이의 기판(100) 내에는 반도체 기둥(P)을 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(buried bitline, 11)이 구비된다. 이 매몰 비트라인(11)은 반도체 기판(10) 내로의 불순물 도핑을 통하여 형성되며, 제1 방향으로 연장되는 소자분리용 트렌치(T)에 의해 상호 분리된다.
반도체 기둥(P)의 외주면에는 반도체 기둥(P) 특히, 채널 영역을 둘러싸는 서라운딩(surrounding) 게이트 전극(미도시됨)이 구비되며, 서라운딩 게이트 전극의 측면에는 서라운딩 게이트 전극을 전기적으로 연결시키면서 상기 제2 방향으로 연장되는 다마신(damascene) 워드라인(12)이 구비된다.
반도체 기둥(P)의 상부에는 스토리지 노드 콘택(13) 및 스토리지 노드(14)가 각각 구비된다.
이와 같은 수직 채널 트랜지스터 구조를 이용하면, 소자 면적 감소에도 불구하고 트랜지스터의 채널 길이를 유지할 수 있는 효과가 있다. 아울러, 전술한 바와 같이 종래의 스토리지 노드 콘택이 비트라인 사이에 위치하기 때문에 발생하는 문제점이 방지된다. 이는 매몰 비트라인(11)이 반도체 기둥(P)의 하부에 위치하기 때문이다. 따라서, 스토리지 노드 콘택(13)은 홀 타입의 마스크를 이용한 층간 절연막(미도시됨) 식각으로 형성될 수 있다.
그러나, 상기의 수직 채널 트랜지스터 구조에서는 워드라인 저항 문제가 새로이 발생하게 된다. 이를 좀더 상세히 설명하면 다음과 같다.
수직 채널 트랜지스터 구조에서 워드라인은 서라운딩 게이트 전극 및 다마신 워드라인(12)으로 구성된다. 이때, 다마신 워드라인(12)의 폭이 반도체 기둥(P)을 둘러싸는 서라운딩 게이트 전극에 의하여 제한되는 수직 채널 트랜지스터 구조의 특성상, 워드라인의 저항은 특히 서라운딩 게이트 전극에 의하여 결정된다. 그런데, 서라운딩 게이트 전극은 게이트 절연막의 신뢰성 문제 때문에 일반적으로 폴리실리콘으로 이루어지고 그에 따라 워드라인의 저항이 크게 증가하는 문제점이 있다. 이와 같은 워드라인 저항 증가 문제는, 최근 수직 채널 트랜지스터에서의 반도체 기둥이 가늘어짐에 따라 서라운딩 게이트 전극의 두께가 얇아지면서 더욱 심화되고 있다.
따라서, 워드라인의 동작 속도가 매우 느려지고 하나의 워드라인으로 동작 가능한 셀 수가 급격하게 감소하는 문제가 초래되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 라인형의 마스크 및 SAC 식각을 이용하는 콘택 형성 방식을 대체할 수 있는 새로운 기술을 제안함으로써, 공정의 간소화 및 공정 난이도 감소 효과를 얻을 수 있는 콘택 형성 방법을 제공하고자 한다.
아울러, 수직 채널 트랜지스터 상부에 금속 물질과 같이 낮은 저항을 갖는 물질로 이루어진 워드라인을 추가로 형성하여 복층 구조의 워드라인을 형성함으로써 워드라인 저항 문제를 해결하되, 이와 같은 복층 구조의 워드라인 형성시 발생할 수 있는 후속 스토리지 노드 콘택 형성 공정의 문제점을 상기 콘택 형성 방법을 이용하여 해결함으로써, 공정 간소화 및 공정 난이도 감소 효과를 얻을 수 있는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 제공하고자 한다.
상기 과제를 해결하기 위한 본 발명의 콘택 형성 방법은, 라인 패턴 사이를 관통하는 콘택을 형성하는 방법에 있어서, 기판 상에 상기 라인 패턴을 형성하는 단계; 상기 라인 패턴 사이에 상기 콘택 형성을 위한 제1 도전막을 매립하는 단계; 상기 제1 도전막을 포함하는 결과물 상에 적어도 콘택 예정 영역을 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 제1 도전막을 식각하여 상기 콘택을 형성하는 단계; 및 상기 콘택 사이에 절연막을 매립하는 단계를 포 함한다.
또한, 상기 과제를 해결하기 위한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법은, 복수개의 반도체 기둥과, 상기 반도체 기둥에 구비된 게이트를 연결시키면서 소정 방향으로 연장되는 제1 워드라인을 포함하는 수직 채널 트랜지스터를 형성하는 단계; 상기 수직 채널 트랜지스터를 포함하는 결과물의 전체 구조 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막을 관통하여 상기 제1 워드라인에 연결되는 콘택 플러그를 형성하는 단계; 상기 제1 절연막 상에 상기 제1 워드라인과 평행한 방향으로 연장되면서 상기 제1 워드라인 사이에 위치하고 상기 콘택 플러그를 통하여 상기 제1 워드라인에 연결되는 제2 워드라인을 형성하는 단계; 상기 반도체 기둥이 드러날 때까지 상기 제2 워드라인에 의하여 드러나는 상기 제1 절연막을 제거하는 단계; 상기 제2 워드라인 사이 및 상기 제1 절연막이 제거된 부분에 제1 도전막을 매립하는 단계; 상기 제1 도전막을 포함하는 결과물 상에 적어도 상기 반도체 기둥을 덮는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각 베리어로 상기 제1 도전막을 식각하여 제1 콘택을 형성하는 단계; 및 상기 제1 콘택 사이에 제2 절연막을 매립하는 단계를 포함한다.
상술한 본 발명에 의한 콘택 형성 방법은, 라인형의 마스크 및 SAC 식각을 이용하는 콘택 형성 방식을 대체할 수 있는 새로운 기술을 제안함으로써, 공정의 간소화 및 공정 난이도 감소 효과를 얻을 수 있다.
아울러, 상술한 본 발명에 의한 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법은, 수직 채널 트랜지스터 상부에 금속 물질과 같이 낮은 저항을 갖는 물질로 이루어진 워드라인을 추가로 형성하여 복층 구조의 워드라인을 형성함으로써 워드라인 저항 문제를 해결하되, 이와 같은 복층 구조의 워드라인 형성시 발생할 수 있는 후속 스토리지 노드 콘택 형성 공정의 문제점을 상기 콘택 형성 방법을 이용하여 해결함으로써, 공정 간소화 및 공정 난이도 감소 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명의 일실시예에 따른 콘택 형성 방법을 설명하기 위한 도면으로서, 각 도면의 (a)는 평면도이고, (b)는 (a)의 a-a´ 단면도이고, (c)는 (a)의 b-b´ 단면도이다.
도2a에 도시된 바와 같이, 소정의 하부 구조물이 형성된 기판(20) 상에 비트라인 도전막(21a) 및 비트라인 하드마스크(21b)를 형성한 후, 이를 패터닝하여 비트라인(21)을 형성한다. 여기서, 비트라인 하드마스크(21b)는 절연막으로 이루어지는 것으로서 질화물 계열의 박막, SiC 박막, SiCxNy 박막뿐 아니라 일반적인 층간 절연막과 동일하게 산화물 계열의 박막을 이용하여 형성될 수도 있다. 또한, 비트 라인 하드마스크(21b)의 두께가 매우 두꺼울 필요가 없으며 500~3000Å의 두께로 형성되는 것이 바람직하다. 이는 후속 스토리지 노드 콘택 형성 공정이 SAC 식각 방식을 이용하지 않기 때문이다.
이어서, 비트라인(21)이 형성된 결과물의 전면에 스페이서용 절연막을 형성한 후, 스페이서 식각을 수행하여 비트라인(21)의 측벽에 스페이서(22)를 형성한다. 이 스페이서(22)는 비트라인 도전막(21a)과 후속 스토리지 노드 콘택을 상호 절연시키기 위한 것으로서, 질화물 계열의 박막, SiC 박막, SiCxNy 박막뿐 아니라 산화물 계열의 박막으로 이루어질 수 있다. 또한, 스페이서용 절연막의 증착 두께는 10~수백Å의 값을 갖는 것이 바람직하다. 이는 후속 스토리지 노드 콘택 형성 공정이 SAC 식각 방식을 이용하지 않기 때문이다.
본 도2a에서 비트라인(21) 사이에 점선으로 표시된 부분("A" 참조)은 후속 스토리지 노드 콘택이 형성될 영역(이하, 스토리지 노드 콘택 예정 영역)을 나타낸다.
도2b에 도시된 바와 같이, 결과물의 전체 구조 상에 스토리지 노드 콘택용 도전막(23)을 형성하고 비트라인 하드마스크(21b)가 드러날 때까지 평탄화 공정(예를 들어, 전면 건식 식각 공정 또는 CMP(Chemical Mechanical Polishing) 공정)을 수행하여 비트라인(21) 사이에 스토리지 노드 콘택용 도전막(23)을 매립시킨다. 이 스토리지 노드 콘택용 도전막(23)은 폴리실리콘막 또는 금속 계열의 막(예를 들어, W, TiN 등)으로 이루어지는 것이 바람직하다.
도2c에 도시된 바와 같이, 결과물 상에 적어도 스토리지 노드 콘택 예정 영역을 덮는 마스크 패턴(24)을 형성한다. 이때, 마스크 패턴(24)은 스토리지 노드 콘택 예정 영역을 덮으면서 비트라인(21)과 교차하는 방향으로 연장되는 라인형인 것이 바람직하다.
도2d에 도시된 바와 같이, 마스크 패턴(24)을 식각 베리어로 드러나는 스토리지 노드 콘택용 도전막(23)을 건식 식각한다. 그 결과, 스토리지 노드 콘택 예정 영역에만 스토리지 노드 콘택용 도전막(23)이 잔류하게 되어 스토리지 노드 콘택(23a)이 형성된다.
이어서, 스토리지 노드 콘택(23a)을 상호 절연시키기 위하여 결과물의 전체 구조 상부에 층간 절연막(25)을 형성한 후, 스토리지 노드 콘택(23a)이 드러날 때까지 평탄화 공정(예를 들어, 전면 건식 식각 공정 또는 CMP 공정)을 수행한다. 이 층간 절연막(25)은 산화물 계열의 박막인 것이 바람직하며, 특히 갭필(gap-fill) 특성이 우수한 BPSG(Boron Phosphorus Silicate Glass)막 또는 SOD(Spin On Dielectric)막으로 이루어지는 것이 더욱 바람직하다.
이어서, 본 도면에 도시되지 않았으나, 스토리지 노드 콘택(23a) 상부에 스토리지 노드(미도시됨)을 형성하는 등 공지의 후속 공정을 수행할 수 있다.
이와 같이, 종래의 라인형의 마스크를 이용한 SAC 식각 대신, 라인 패턴 사이에 도전물질을 매립하고 콘택 예정 영역 이외의 도전 물질을 식각하여 제거하는 방식을 이용하여 콘택을 형성하는 경우, 종래의 SAC 식각으로 인한 문제점이 원천적으로 방지된다. 본 도면에서는 일례로서 비트라인 사이에 스토리지 노드 콘택이 형성되는 경우를 설명하고 있으나 이에 한정되는 것은 아니다.
도3은 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 설명하기 위한 도면으로서 (a)는 평면도, (b)는 사시도이고, 특히 워드라인 저항 감소를 위한 복층 구조의 워드라인이 형성된 반도체 소자가 도시되어 있다.
도3에 도시된 바와 같이, 반도체 기판 상에는 기판 물질로 이루어지면서 반도체 기판으로부터 수직으로 돌출되는 반도체 기둥(P)이 구비된다. 이 반도체 기둥(P)은 도면에 도시된 바와 같이 제1 방향 및 상기 제1 방향과 교차하는 제2 방향으로 복수개 배열된다. 여기서, 활성 영역으로서의 반도체 기둥(P)은 자신의 상부 및 하부에 각각 배치되는 소스/드레인 영역과, 이 소스/드레인 영역 사이에 배치되는 채널 영역을 포함한다.
상기 제1 방향으로 배열되는 반도체 기둥(P)들 사이의 반도체 기판 내에는 반도체 기둥(P)을 감싸면서 상기 제1 방향으로 연장되는 매몰 비트라인(31)이 구비된다.
반도체 기둥(P)의 외주면에는 반도체 기둥(P) 특히, 채널 영역을 둘러싸는 서라운딩 게이트 전극(미도시됨)이 구비된다.
서라운딩 게이트 전극의 측면에는 서라운딩 게이트 전극을 전기적으로 연결시키면서 상기 제2 방향으로 연장되는 다마신 워드라인(32)이 복수개 구비된다. 여기서, 다마신 워드라인(32)은 복층의 워드라인 중 하부에 형성되는 워드라인으로서, 이하에서는 제1 워드라인이라 하기로 한다. 이때, 주변회로 영역까지 연장된 제1 워드라인(32)의 일단부는 후속 제2 워드라인과의 콘택을 위하여 패드(pad) 형태로 형성된다(도면부호 "B" 참조).
제1 워드라인(32)의 상부에는 제1 워드라인과 평행한 제2 방향으로 연장되면서 제1 워드라인(32)과 중첩되지 않도록 제1 워드라인(32)의 사이에 위치하는 제2 워드라인(33)이 구비된다. 제2 워드라인(33)은 대응되는 제1 워드라인(32)에 게이트 전압을 공급하기 위한 것으로서, 제2 워드라인(33)은 제1 워드라인(32)의 일단부인 상기 패드 부분(B)에서 콘택 플러그(34)를 통하여 대응되는 제1 워드라인(32)과 전기적으로 연결된다. 여기서, 제2 워드라인(33)은 주변회로영역(미도시됨)으로부터 연장되는 비트라인을 이용하여 형성되기 때문에, 워드라인 저항 문제가 해결될 수 있다. 즉, 주변회로영역으로부터의 게이트 전압이 제1 워드라인(32)으로 직접 인가되는 것이 아니라, 도전성이 우수한 물질(금속 또는 금속 실리사이드 등)로 이루어지는 비트라인으로 형성된 제2 워드라인(33)을 이용하여 대응되는 제1 워드라인(32)에 게이트 전압이 인가되는 방식이 이용되기 때문이다.
반도체 기둥(P) 상부에는 후속 스토리지 노드와의 콘택을 위한 제1 스토리지 노드 콘택(35) 및 제2 스토리지 노드 콘택(36)이 구비된다.
단, 이와 같은 복층의 워드라인 구조에서는, 제2 워드라인(33)이 셀 영역까지 연장되어 있기 때문에 상기 제2 스토리지 노드 콘택(36)이 제2 워드라인(33) 사이에 형성되어야 한다.
즉, 종래의 한층의 워드라인을 갖는 수직 채널 트랜지스터 구조에서는 비트라인이 반도체 기둥 하부에 존재하여 스토리지 노드 콘택이 라인 패턴 사이에 형성 될 필요가 없기 때문에 콘택 형성 공정시 별다른 문제점이 없었던 반면, 이와 같이 수직 채널 트랜지스터 구조에 복층의 워드라인 구조를 도입한 경우에는 종래의 콘택 형성의 문제점이 그대로 발생하게 된다. 즉, 홀 형의 마스크를 이용하는 경우 정렬 마진을 확보하기 어려운 문제점이 있다. 반면, 라인형의 마스크를 이용하고 SAC 식각을 수행하는 경우에는, 두꺼운 비트라인 하드마스크 형성이 요구되기 때문에 이로 인하여 비트라인의 종횡비(aspect ratio)가 증가하게 되고 그에 따라 콘택이 낫 오픈(not open)되는 현상이 발생하고 비트라인의 프로파일이 양호하지 못하고 후속 열 공정 등에서 비트라인이 벤딩(bending)되는 등의 문제점이 있다. 또한, 비트라인 하드마스크의 두께 증가에도 불구하고 그 폭이 매우 좁기 때문에 SAC 식각시 비트라인 하드마스크가 손실되어 비트라인 도전막과 콘택이 연결되는 SAC 불량(fail)이 발생할 수도 있다.
따라서, 전술한 도2의 콘택 형성 방법을 이용하여 제2 워드라인(33) 사이에 위치하는 제2 스토리지 노드 콘택(36)을 형성하는 것이 바람직하다. 이에 대하여는 이하의 도4를 참조하여 좀더 상세히 설명하기로 한다.
도4a 내지 도4f는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 단면도로서, 각 도면의 (a)는 상기 도3의 제1 방향 단면도이고, 각 도면의 (b)는 상기 도3의 제2 방향 단면도이다. 특히, 각 도면의 (b)는 점선을 기준으로 상이한 선상의 단면을 도시하고 있다. 각 도면의 (b)에서 점선 안쪽의 도면은 도3의 제2 방향 단면 중 a-a´ 단면이 도시된 것 이고 점선 바깥쪽의 도면은 도3의 제2 방향 단면 중 b-b´ 단면이 도시된 것으로서, 설명의 편의를 위하여 함께 도시하였다.
도4a에 도시된 바와 같이, 반도체 기판(40)을 식각하여 기판 물질로 이루어지면서 반도체 기판(40)으로부터 수직으로 돌출되는 반도체 기둥(P)을 형성한다.
이어서, 반도체 기둥(P)의 채널 영역을 둘러싸는 서라운딩 게이트 전극(41)을 형성한다. 이때, 서라운딩 게이트 전극(41)은 반도체 기둥(P)의 채널 영역이 소정 폭으로 리세스된 영역을 둘러싸도록 형성되는 것이 바람직하다. 본 도면에 도시되지 않았으나, 반도체 기둥(P)과 서라운딩 게이트 전극(41) 사이에는 게이트 절연막이 구비된다.
이어서, 반도체 기둥(P) 사이의 반도체 기판(40) 내에 불순물을 도핑하여 비트라인 불순물 영역을 형성한 후, 반도체 기판(40) 내에 제1 방향으로 연장되는 소자분리 트렌치(T)를 형성하여 비트라인 불순물 영역을 상호 분리함으로써 제1 방향으로 연장되는 매몰 비트라인(42)을 형성한다.
이어서, 서라운딩 게이트 전극(41)의 측면에 이 서라운딩 게이트 전극(41)을 전기적으로 연결시키면서 제2 방향으로 연장되는 제1 워드라인(44)을 형성한다. 이때, 주변회로 영역까지 연장된 제1 워드라인(44)의 일단부는 후속 제2 워드라인과의 콘택을 위하여 패드(pad) 형태로 형성된다(도면부호 "B" 참조).
제1 워드라인(44)이 형성된 영역 이외의 반도체 기둥(P) 사이에는 절연막(43)이 매립되어 있다.
이와 같은 수직 채널 트랜지스터 구조 형성 후에, 반도체 기둥(P) 및 절연 막(43)을 포함하는 결과물의 전체 구조 상에 제1 층간 절연막(45)을 형성한다. 제1 층간 절연막(45)은 산화물 계열의 박막인 것이 바람직하다.
이어서, 제1 스토리지 노드 콘택 형성을 위한 마스크를 이용하여 반도체 기둥(P)이 드러날 때까지 제1 층간 절연막(45)을 선택적으로 식각한 후, 이에 도전물질을 매립하여 반도체 기둥(P) 상부에 제1 스토리지 노드 콘택(46)을 형성한다. 이와 같은 제1 스토리지 노드 콘택(46) 형성은 홀 타입의 마스크를 이용하여 수행된다.
도4b에 도시된 바와 같이, 제1 스토리지 노드 콘택(46)을 포함하는 결과물의 전체 구조 상에 제2 층간 절연막(47)을 형성한다. 제2 층간 절연막(47)은 산화물 계열의 박막인 것이 바람직하다.
이어서, 제1 워드라인(44)과 후속 제2 워드라인을 연결시키는 콘택 플러그 형성을 위하여 제2 층간 절연막(47) 및 제1 층간 절연막(45)을 선택적으로 식각함으로써 제1 워드라인(44) 특히, 그 일단부의 패드 부분(B)을 노출시키는 콘택홀을 형성한 후, 이에 도전물질을 매립하여 콘택 플러그(48)를 형성한다.
이어서, 결과물의 전체 구조 상에 비트라인 형성을 위한 비트라인 도전막 및 비트라인 하드마스크를 형성하고 이를 패터닝하여 주변회로 영역에 비트라인을 형성하면서 이 비트라인이 셀 영역까지 연장되도록 하여 도전막(49a) 및 하드마스크(49b)가 적층된 구조의 제2 워드라인(49)을 형성한다. 이때, 제2 워드라인(49)은 제1 워드라인(44)과 평행한 제2 방향으로 연장되면서 제1 워드라인(44)과 중첩되지 않도록 제1 워드라인(44)의 사이에 위치하며, 콘택 플러그(48)를 통하여 하부의 제 1 워드라인(44)과 전기적으로 연결된다. 이와 같은 제2 워드라인(49)은 비트라인을 이용하여 형성된 것이기 때문에 도전막(49a)이 금속 또는 금속 실리사이드와 같은 저저항 물질로 이루어지고 그에 따라 제1 워드라인(44)의 높은 저항을 감소시키는 역할을 할 수 있다. 하드마스크(49b)는 절연막으로 이루어지는 것으로서 질화물 계열의 박막, SiC 박막, SiCxNy 박막뿐 아니라 층간 절연막과 동일하게 산화물 계열의 박막을 이용하여 형성될 수도 있다. 또한, 하드마스크(49b)의 두께가 매우 두꺼울 필요가 없으며 500~3000Å의 두께로 형성되는 것이 바람직하다. 이는 후속 제2 스토리지 노드 콘택 형성 공정이 SAC 식각 방식을 이용하지 않기 때문이다.
도4c에 도시된 바와 같이, 제2 워드라인(49)이 형성된 결과물의 전면에 스페이서용 절연막을 형성한 후, 스페이서 식각을 수행하여 제2 워드라인(49)의 측벽에 스페이서(50)를 형성한다. 이 스페이서(50)는 제2 워드라인(49)의 도전막(49a)과 후속 제2 스토리지 노드 콘택을 상호 절연시키기 위한 것이다. 스페이서(50)를 이루는 물질도 하드마스크(49b)를 이루는 물질과 마찬가지로 질화물 계열의 박막, SiC 박막, SiCxNy 박막뿐 아니라 산화물 계열의 박막으로 이루어질 수 있다. 또한, 스페이서용 절연막의 증착 두께는 10~수백Å의 값을 갖는 것이 바람직하다. 이는 후속 제2 스토리지 노드 콘택 형성 공정이 SAC 식각 방식을 이용하지 않기 때문이다.
이어서, 제1 스토리지 노드 콘택(46)이 드러날 때까지 제2 워드라인(49)에 의하여 드러나는 제2 층간 절연막(47)을 식각한다. 이와 같은 제2 층간 절연막(47) 의 식각은 후속 제2 스토리지 노드 콘택 형성을 위한 것으로서 제1 스토리지 노드 콘택이 위치하는 부분 즉, 셀 영역에서만 수행되어야 한다. 따라서, 제2 층간 절연막(47)의 식각은 제1 워드라인(44)의 일단부인 패드 부분(B)을 포함하는 주변회로 영역을 덮고 셀 영역은 오픈시키는 셀 오픈 마스크(51)를 이용하여 수행된다. 셀 오픈 마스크(51)는 포토레지스트 패턴인 것이 바람직하다.
도4d에 도시된 바와 같이, 포토레지스트 스트립(strip) 공정으로 셀 오픈 마스크(51)를 제거한 후, 결과물의 전체 구조 상에 수백~수천Å의 두께로 제2 스토리지 노드 콘택용 도전막(52)을 형성하고 하드마스크(49b)가 드러날 때까지 평탄화 공정(예를 들어, 전면 건식 식각 공정 또는 CMP 공정)을 수행하여 상기 제2 워드라인(49) 사이 및 식각된 제2 층간 절연막(47) 사이의 공간에 상기 제2 스토리지 노드 콘택용 도전막(52)을 매립시킨다. 제2 스토리지 노드 콘택용 도전막(52)은 폴리실리콘막 또는 금속 계열의 막(예를 들어, W, TiN 등)인 것이 바람직하다.
이어서, 결과물 상에 적어도 제1 스토리지 노드 콘택(46)을 덮는 마스크 패턴(53)을 형성한다. 여기서, 마스크 패턴(53)은 하부의 제1 스토리지 노드 콘택(46)을 덮으면서 제2 워드라인(49) 방향과 교차하는 제1 방향으로 연장되는 라인형의 마스크 패턴인 것이 바람직하다.
도4e에 도시된 바와 같이, 마스크 패턴(53)을 식각 베리어로 드러나는 제2 스토리지 노드 콘택용 도전막(52)을 건식 식각한다. 스토리지 노드 콘택용 도전막(52)이 폴리실리콘인 경우, 상기 건식 식각은 Cl2, HBr, Ar, O2, N2, He, CxFy, CHxFy 중 선택되는 하나 이상의 가스를 이용하여 수행될 수 있다. 이와 같은 건식 식각 결과, 제1 스토리지 노드 콘택(46) 상부에 제2 스토리지 노드 콘택(52a)이 형성된다.
즉, 도4c 내지 도4e의 공정 결과, SAC 식각에 의하지 않고서도 제2 워드라인(49) 사이 및 제1 스토리지 노드 콘택(46) 상부에 위치하는 제2 스토리지 노드 콘택(52a) 형성이 가능하다.
도4f에 도시된 바와 같이, 제2 스토리지 노드 콘택(52a)을 상호 절연시키기 위하여 결과물의 전체 구조 상에 제3 층간 절연막(54)을 형성한 후 제2 스토리지 노드 콘택(52a)이 드러날 때까지 평탄화 공정(예를 들어, 전면 건식 식각 공정 또는 CMP 공정)을 수행한다. 제3 층간 절연막(54)은 산화물 계열의 박막인 것이 바람직하며, 갭필 특성이 우수한 BPSG막 또는 SOD막으로 이루어지는 것이 더욱 바람직하다.
이어서, 본 도면에는 도시되지 않았으나, 제2 스토리지 노드 콘택(52a) 상부에 스토리지 노드를 형성하는 등 공지의 후속 공정이 수행될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도1은 종래 기술에 따른 수직 채널 트랜지스터 구조를 구비한 반도체 소자를 설명하기 위한 사시도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 콘택 형성 방법을 설명하기 위한 도면.
도3은 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자를 설명하기 위한 도면.
도4a 내지 도4f는 본 발명의 일실시예에 따른 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 기판 21 : 비트라인
22 : 스페이서 23 : 스토리지 노드 콘택용 도전막
24 : 마스크 패턴 25 : 층간 절연막

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 복수개의 반도체 기둥과, 상기 반도체 기둥에 구비된 게이트를 연결시키면서 소정 방향으로 연장되는 제1 워드라인을 포함하는 수직 채널 트랜지스터를 형성하는 단계;
    상기 수직 채널 트랜지스터를 포함하는 결과물의 전체 구조 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 관통하여 상기 제1 워드라인에 연결되는 콘택 플러그를 형성하는 단계;
    상기 제1 절연막 상에 상기 제1 워드라인과 평행한 방향으로 연장되면서 상기 제1 워드라인 사이에 위치하고 상기 콘택 플러그를 통하여 상기 제1 워드라인에 연결되는 제2 워드라인을 형성하는 단계;
    상기 반도체 기둥이 드러날 때까지 상기 제2 워드라인에 의하여 드러나는 상기 제1 절연막을 제거하는 단계;
    상기 제2 워드라인 사이 및 상기 제1 절연막이 제거된 부분에 제1 도전막을 매립하는 단계;
    상기 제1 도전막을 포함하는 결과물 상에 적어도 상기 반도체 기둥을 덮는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 제1 도전막을 식각하여 제1 콘택을 형성하는 단계; 및
    상기 제1 콘택 사이에 제2 절연막을 매립하는 단계
    를 포함하는 수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 수직 채널 트랜지스터와 상기 제1 절연막 사이에, 상기 복수개의 반도체 기둥 상부에 각각 위치하는 제2 콘택을 구비하는 제3 절연막이 개재되고,
    상기 콘택 플러그 형성 단계는, 상기 제1 절연막 및 상기 제3 절연막을 관통하도록 수행되고,
    상기 제2 워드라인에 의하여 드러나는 상기 제1 절연막 제거 단계는, 상기 제2 콘택이 드러날 때까지 수행되는
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 콘택 플러그는, 상기 제1 워드라인의 일단부 상에 형성되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서,
    상기 제1 워드라인의 일단부는 패드 형태로 형성되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2 워드라인은, 주변회로 영역으로부터 연장되는 비트라인으로 이루어지는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2 워드라인은, 제2 도전막 및 하드마스크의 적층 구조와, 상기 적층 구조 측벽의 스페이서를 포함하는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  15. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서,
    상기 하드마스크 또는 상기 스페이서는, 질화물 계열의 박막, SiC 박막, SiCxNy 박막 또는 산화물 계열의 박막으로 이루어지는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제14항 또는 제15항에 있어서,
    상기 하드마스크는, 500~3000Å의 두께를 갖는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 제2 워드라인에 의하여 드러나는 상기 제1 절연막 제거 단계는,
    셀 영역만을 오픈시키는 셀 오픈 마스크를 형성한 상태에서 수행되는
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 마스크 패턴은, 상기 반도체 기둥을 덮으면서 상기 제2 워드라인과 교차하는 방향으로 연장되는 라인형의 마스크 패턴인
    수직 채널 트랜지스터를 구비한 반도체 소자의 제조 방법.
KR1020080050317A 2008-05-29 2008-05-29 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법 KR101097474B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080050317A KR101097474B1 (ko) 2008-05-29 2008-05-29 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080050317A KR101097474B1 (ko) 2008-05-29 2008-05-29 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090124236A KR20090124236A (ko) 2009-12-03
KR101097474B1 true KR101097474B1 (ko) 2011-12-23

Family

ID=41686192

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080050317A KR101097474B1 (ko) 2008-05-29 2008-05-29 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR101097474B1 (ko)

Also Published As

Publication number Publication date
KR20090124236A (ko) 2009-12-03

Similar Documents

Publication Publication Date Title
KR100843716B1 (ko) 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR100833182B1 (ko) 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
US8975173B2 (en) Semiconductor device with buried gate and method for fabricating the same
KR100618819B1 (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
JP5073157B2 (ja) 半導体装置
KR100693879B1 (ko) 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법
KR20040081677A (ko) 디램 메모리 셀 및 그 제조방법
JPH0997880A (ja) 半導体記憶装置とその製造方法
KR100275551B1 (ko) 반도체 메모리 장치의 콘택 형성 방법
KR100434511B1 (ko) 다마신 배선을 이용한 반도체 소자의 제조방법
US7777265B2 (en) Semiconductor device having contact barrier and method of manufacturing the same
JP2001257325A (ja) 半導体記憶装置及びその製造方法
US12096615B2 (en) Semiconductor devices having contact plugs
US7749846B2 (en) Method of forming contact structure and method of fabricating semiconductor device using the same
TWI718806B (zh) 記憶裝置及其製造方法
KR20070019134A (ko) 반도체 장치 및 이의 제조 방법
KR100487511B1 (ko) 반도체 장치의 제조 방법
KR101097474B1 (ko) 콘택 형성 방법 및 이를 이용하는 수직 채널 트랜지스터를구비한 반도체 소자의 제조 방법
KR20070038225A (ko) 반도체 장치의 제조 방법
KR100576083B1 (ko) 반도체 장치 및 그 제조방법
KR100825814B1 (ko) 콘택 배리어를 구비한 반도체 소자 및 그 제조 방법
KR100546145B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR100349345B1 (ko) 반도체 장치의 비트라인 및 그 제조방법
JP4439429B2 (ja) 半導体装置の製造方法
KR20040090503A (ko) 자기정렬콘택을 갖는 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee