KR100825814B1 - 콘택 배리어를 구비한 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

인접한 2 개의 도전 라인 사이에 미세 피치로 반복 형성되어 있는 아스펙트비가 큰 복수의 콘택들을 포함하는 고집적 반도체 소자에서 상기 복수의 콘택들 사이에 이들의 절연을 위한 콘택 배리어가 형성되어 있는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 상호 인접한 2 개의 제1 도전 라인과 상호 인접한 2 개의 제2 도전 라인에 의해 한정되는 제1 영역 내에서 제2 도전 라인과 동일 레벨상에 형성된 베리드 콘택을 포함한다. 제1 도전 라인 방향 및 제2 도전 라인 방향중 적어도 하나의 방향에서 베리드 콘택의 폭을 한정하도록 콘택 배리어가 형성되어 있다. 콘택 배리어는 복수의 절연 라인으로 이루어진다. 콘택 배리어를 형성하기 위하여 제2 도전 라인 위에 형성된 층간절연막을 패터닝하여 스페이스를 형성하고, 스페이스 내에 층간절연막과 다른 식각 선택비를 가지는 제1 절연 라인을 형성한다. 제2 도전 라인을 덮는 절연막과 제1 절연 라인을 식각 마스크로 하여 층간절연막을 습식 식각하여 베리드 콘택홀을 형성한다. 베리드 콘택홀 내에 도전 물질을 채워 베리드 콘택을 형성한다.
콘택 배리어, 베리드 콘택, 비트 라인, 절연 마진, 습식 식각

Description

콘택 배리어를 구비한 반도체 소자 및 그 제조 방법 {Semiconductor device having contact barrier and method of manufacturing the same}
도 1은 종래 기술의 일 예에 따른 반도체 소자의 레이아웃(layout)이다.
도 2a 내지 도 2c는 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 1의 II - II'선 단면에 대응되는 단면도들이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 레이아웃이다.
도 4는 도 3의 IV - IV'선 단면도이다.
도 5a 내지 도 5g는 도 3 및 도 4의 반도체 소자의 일 예에 따른 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 각각 도 3의 IV - IV'선 단면에 대응되는 단면도들이다.
도 6a 내지 도 6g는 도 3 및 도 4의 반도체 소자의 다른 예에 따른 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 각각 도 3의 IV - IV'선 단면 및 VI - VI'선 단면에 대응되는 부분이 함께 나타나 있다.
도 7은 본 발명의 제2 실시예에 따른 반도체 소자의 레이아웃이다.
도 8은 도 7의 VIII - VIII'선 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 반도체 소자의 레이아웃이다.
도 10은 도 9의 Xa - X'a선 및 Xb - X'b선 단면도이다.
도 11a 내지 도 11h는 본 발명의 제3 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 6의 Xa - X'a선 및 Xb - X'b선 단면에 대응되는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300: 반도체 소자, 102, 202, 302: 반도체 기판, 104, 204, 304: 소자분리 영역, 110, 210, 310: 활성 영역, 119, 219: 저부 층간절연막, 120, 220, 320: 워드 라인, 122, 222: 제1 캡핑층, 124, 224: 제1 절연 스페이서, 126, 226: 제1 SAC, 128, 228: 제2 SAC, 129, 229, 329: 제1 층간절연막, 129a: 비트 라인 콘택, 130, 230, 330: 비트 라인, 130a: 비트 라인 형성용 도전층, 132, 232, 332: 제2 캡핑층, 132a: 제2 캡핑층 형성용 절연막, 134, 234, 334: 제2 절연 스페이서, 139, 239, 339: 제2 층간절연막, 140: 포토레지스트 패턴, 142: 제1 스페이스, 142a: 내측벽, 150: 배리어용 절연막, 150a, 250a: 콘택 배리어, 152: 베리드 콘택홀, 154: 베리드 콘택홀, 160, 260, 360: 베리드 콘택, 328: 다이렉트 콘택, 340: 포토레지스트 패턴, 350: 콘택 배리어, 350a: 제1 절연 라인, 350b: 제2 절연 라인, 352: 베리드 콘택홀.
본 발명은 콘택 배리어를 구비한 반도체 소자 및 그 제조 방법에 관한 것으 로, 특히 고집적 반도체 소자에서 미세 피치로 반복 형성되는 아스펙트비가 큰 콘택들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 장치의 집적도가 증가함에 따라, 층간절연막의 두께가 점차 증가하고 있으며, 서로 다른 층의 도전층을 상호 전기적으로 연결시키기 위한 콘택홀의 아스펙트비 (aspect ratio)가 점차 증가하고 있다. 이에 따라, 상기 콘택홀을 형성하기 위한 포토리소그래피 공정시 콘택홀의 정렬 마진이 감소되어 포토리소그래피 공정에 의존하는 종래 기술에서는 고도로 스케일링(scailing)된 소자를 구현하기 위한 미세한 콘택홀을 형성하는 데 한계가 있다. 특히, DRAM (Dynamic Random Access Memory) 제조 공정에서 소정 방향으로 연장되는 복수의 비트 라인을 형성한 후, 상기 비트 라인의 상부에 형성되는 커패시터의 스토리지 전극을 반도체 기판의 활성 영역에 전기적으로 연결시키기 위한 베리드 콘택(buried contact)을 상기 복수의 비트 라인 사이에 형성할 때, 베리드 콘택과 비트 라인과의 사이의 공간이 매우 작아 이들 사이에 전기적 단락이 발생될 위험이 크다.
도 1은 종래 기술의 일 예에 따른 반도체 소자의 레이아웃(layout)이다.
도 2a 내지 도 2c는 도 1의 II - II'선 단면에 대응되는 단면도들이다.
도 1과 도 2a 내지 도 2c에 예시된 구조를 가지는 반도체 소자를 예로 들어 종래 기술에 따른 반도체 소자의 제조 방법에서 베리드 콘택을 형성할 때의 문제점을 구체적으로 설명한다.
도 1과 도 2a 내지 도 2c에서, "10"은 반도체 기판(2)에서 소자분리 영역(4)에 의해 정의되는 활성 영역, "20"은 워드 라인, "30"은 비트 라인, "12"는 상기 워드 라인(20)에 의해 자기정렬 방식으로 형성되는 제1 자기정렬 콘택 (이하, "제1 SAC"이라 함), "14"는 상기 워드 라인(20)에 의해 자기정렬 방식으로 형성되는 제2 자기정렬 콘택(이하, "제2 SAC"이라 함), 그리고 "40"은 상호 인접해 있는 2 개의 비트 라인(30) 사이의 공간에서 상기 제1 SAC(12)을 통해 반도체 기판(2)의 활성 영역(10)에 전기적으로 연결되는 베리드 콘택 (buried contact)을 나타낸다.
도 1에 예시된 반도체 소자를 제조하는 데 있어서, 종래 기술에 따른 반도체 소자의 제조 방법에서는, 먼저 도 2a에 도시된 바와 같이, 상기 반도체 기판(2)상에서 소정 방향, 예를 들면 도 1의 y 방향으로 연장되는 복수의 워드 라인(20) 위에 산화막으로 이루어지는 제1 층간절연막(28)을 형성한 후, 상기 제1 층간절연막(28) 위에 복수의 비트 라인(30)을 형성한다. 상기 비트 라인(30)은 상기 워드 라인(20)의 연장 방향에 대하여 직교하는 방향, 즉 도 1의 x 방향으로 연장되도록 형성된다. 상기 비트 라인(30)의 상면 및 측벽은 질화물로 이루어지는 캡핑층(32) 및 절연 스페이서(34)에 의해 덮이도록 형성된다. 상기 복수의 비트 라인(30) 위에 산화막으로 이루어지는 제2 층간절연막(36)을 형성한다.
그 후, 도 2b에 도시한 바와 같이, 상기 제2 층간절연막(36) 위에 포토레지스트 패턴(38)을 형성한 후, 이를 식각 마스크로 하여 상기 제2 층간절연막(38) 및 제1 층간절연막(28)을 이방성 건식 식각하여 상기 베리드 콘택(40) 형성을 위한 콘택홀(38a)을 형성한다. 여기서, 상기 포토레지스트 패턴(38)에 의해 개구되는 콘택홀 형성 영역(A)은 상기 반도체 기판(2)의 상면에서 볼 때 상기 비트 라인(30)과 소정 폭(W) 만큼 오버랩되어 있다. 그리고, 상기 포토레지스트 패턴(38)을 식각 마 스크로 하여 상기 제2 층간절연막(38) 및 제1 층간절연막(28)을 이방성 건식 식각할 때 상기 비트 라인(30)을 덮고 있는 캡핑층(32) 및 절연 스페이서(34)에 의해 자기정렬되는 방식으로 상기 제2 층간절연막(38) 및 제1 층간절연막(28)이 식각되어 도 2b에 도시한 바와 같은 단면 프로파일을 가지는 콘택홀(38a)이 형성된다. 그런데, 상기 제2 층간절연막(38) 및 제1 층간절연막(28)이 식각되는 동안 상기 비트 라인(30)의 주위, 특히 상기 비트 라인(30)의 모서리 부분에서 상기 캡핑층(32) 및 절연 스페이서(34)의 건식 식각에 대한 내성의 한계로 인해 그 소모량이 커져서 비트 라인(30)의 모서리 부분이 노출될 수 있다. 그 이유는 상기 콘택홀(38a)을 형성하기 위하여 통상적으로 식각되어야 할 총 깊이가 약 4000 ∼ 4500 Å으로 매우 깊고, 이와 같은 식각 조건하에서 식각 장비의 제어 한계로 인해 상기 콘택홀(38a) 형성 후 웨이퍼상의 위치에 따라 상기 비트 라인(30)의 주위에 남아 있는 캡핑층(32) 및 절연 스페이서(34)의 두께 산포가 불량하게 된다.
상기 비트 라인(30)의 주위에 남아 있는 캡핑층(32) 및 절연 스페이서(34)의 두께 산포가 불량한 상태에서 도 2c에서와 같이 상기 콘택홀(30a) 내에 도전 물질을 채워 베리드 콘택(40)을 형성하면, "S"로 표시한 비트 라인(30)의 어깨 부분에서 비트 라인(30)과 베리드 콘택(40)과의 사이에 단락이 발생하거나, 이 부분에서의 잠재적인 단락 가능성으로 인해 후속 공정에서의 불량 발생율이 높아진다. 이와 같은 불량 가능성을 낮추기 위하여 상기 콘택홀(30a)을 형성한 후 상기 비트 라인(30)의 측벽에 다시 절연 스페이서를 형성하는 공정을 추가하려는 시도가 있었으나, 이 경우 상기 베리드 콘택(40)의 바닥 면적이 좁아져서 상기 베리드 콘택(40) 과 제1 SAC(12)과의 접촉 면적이 줄어들게 되어 콘택 저항이 증가하게 되는 문제가 있다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 다양한 레이아웃을 가지는 고집적 반도체 소자에서 아스펙트비가 큰 콘택과 그 주변의 도전층과의 사이에서 발생될 수 있는 단락 및 그로 인한 불량 발생을 방지할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다.
본 발명의 다른 목적은 다양한 레이아웃을 가지는 고집적 반도체 소자에서 아스펙트비가 큰 콘택을 형성할 때 그 주변의 도전층과의 사이에서 발생될 수 있는 단락 가능성 및 불량 발생 가능성을 제거할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자는 복수의 활성 영역이 형성된 반도체 기판과, 상기 반도체 기판상에서 제1 방향으로 연장되어 있는 복수의 제1 도전 라인과, 상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 연장되어 있는 복수의 제2 도전 라인을 포함한다. 상호 인접한 2 개의 상기 제1 도전 라인과 상호 인접한 2 개의 상기 제2 도전 라인에 의해 한정되는 제1 영역 내에는 상기 반도체 반도체 기판의 활성 영역에 전기적으로 연결되도록 상기 제2 도전 라인과 동일 레벨상에 베리드 콘택 (buried contact)이 형성되어 있다. 상기 제1 방향 및 제2 방향중 적어도 하나의 방향에서 상기 베리드 콘택의 폭을 한정하도록 콘택 배리어 (contact barrier)가 형성되어 있다. 상기 콘택 배리어는 상기 제1 도전 라인 위에서 상기 제1 방향 및 제2 방향중 적어도 하나의 방향으로 연장되어 있는 복수의 절연 라인으로 이루어진다.
상기 콘택 배리어는 상기 제1 도전 라인과 적어도 일부가 오버랩되도록 상기 제1 방향으로 연장되어 있는 복수의 제1 절연 라인을 포함할 수 있다. 또는, 상기 콘택 배리어는 상기 복수의 제1 도전 라인중 상호 인접한 2 개의 제1 도전 라인과 동시에 오버랩되도록 상기 상호 인접한 2 개의 제1 도전 라인 위에서 상기 제1 방향으로 연장되어 있는 복수의 제1 절연 라인을 포함할 수 있다. 또는, 상기 콘택 배리어는 상기 제1 도전 라인과 적어도 일부가 오버랩되도록 상기 제1 방향으로 연장되어 있는 복수의 제1 절연 라인과, 상기 제2 도전 라인과 소정 거리 이격된 상태로 상기 제2 도전 라인과 평행하게 상기 제2 방향으로 연장되어 있는 복수의 제2 절연 라인을 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자에서, 상기 제1 영역 마다 상기 베리드 콘택이 1 개 씩 형성될 수 있다. 또는, 상기 제1 영역 마다 상기 베리드 콘택이 복수 개 형성될 수 있다. 이 때, 상기 제1 영역 내에 있는 상기 복수의 베리드 콘택은 상기 제2 절연 라인에 의해 상호 절연된다.
상기 베리드 콘택은 상기 반도체 기판의 활성 영역에 직접 접해 있는 다이렉트 베리드 콘택의 형상을 가질 수 있다. 또는, 본 발명의 제1 양태에 따른 반도체 소자가 상기 복수의 제1 도전 라인 중 상호 인접한 2 개의 제1 도전 라인 사이에 위치되는 상기 활성 영역 위에서 상기 제1 도전 라인과 동일 레벨상에 형성되어 있 는 복수의 콘택을 더 포함하는 경우, 상기 베리드 콘택은 상기 콘택을 통해 상기 활성 영역에 전기적으로 연결될 수도 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자는 복수의 활성 영역이 형성된 반도체 기판과, 상기 반도체 기판상에서 제1 방향으로 연장되어 있는 복수의 제1 도전 라인과, 상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 연장되어 있는 복수의 제2 도전 라인과, 상기 복수의 제1 도전 라인중 상호 인접한 2 개의 제1 도전 라인 사이에서 상기 활성 영역 위에 각각 형성되어 있는 복수의 제1 콘택과, 상기 복수의 제2 도전 라인중 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 상호 인접한 2 개의 제1 도전 라인 사이에 있는 제1 콘택에 각각 전기적으로 연결되어 있는 복수의 제2 콘택을 포함한다. 상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 복수의 제1 콘택중 상호 인접한 2 개의 제1 콘택 사이에는 콘택 배리어가 형성되어 있다. 상기 콘택 배리어는 상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에 있는 복수의 상기 제2 콘택중 상호 인접한 2 개의 제2 콘택 사이의 공간에서 상기 제1 방향을 따라 연장되어 있는 복수의 제1 절연 라인을 포함한다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 복수의 콘택 배리어중 상호 인접한 2 개의 콘택 배리어에 의해 상기 제2 콘택의 종단면중 상기 제2 방향에 따르는 단면의 폭이 한정된다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 콘택 배리어의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 제1 도전 라인의 위에서 상기 제1 도전 라인과 오버랩되도록 연장될 수 있다.
상기 복수의 제1 절연 라인중에서 선택되는 1 개의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 복수의 제1 도전 라인중에서 선택되는 1 개의 제1 도전 라인에만 오버랩될 수 있다. 또는, 상기 복수의 제1 절연 라인중에서 선택되는 1 개의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 복수의 제1 도전 라인중에서 선택되는 상호 인접한 2 개의 제1 도전 라인에 동시에 오버랩되도록 연장될 수 있다.
상기 콘택 배리어는 상기 제1 절연 라인과의 사이에 복수의 교점을 가지도록 상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 제2 방향을 따라 연장되어 있는 복수의 제2 절연 라인을 더 포함할 수 있다. 그리고, 상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 상호 인접한 2 개의 제1 도전 라인에 의해 한정되는 영역 마다 상기 제2 콘택이 2 개 씩 형성될 수 있다. 상기 제1 절연 라인 및 제2 절연 라인은 상호 동일한 물질로 이루어질 수 있다.
본 발명의 제2 양태에 따른 반도체 소자에서, 상기 제2 도전 라인의 상면을 덮는 캡핑층과, 상기 제2 도전 라인의 양 측벽을 덮는 절연 스페이서를 더 포함할 수 있으며, 이 때 상기 제2 콘택의 종단면중 상기 제1 방향에 따르는 단면의 폭은 상기 상호 인접한 2 개의 제2 도전 라인 사이에서 이들의 각 측벽을 덮고 있는 상기 절연 스페이서에 의해 한정된다. 또한, 상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 저면까지의 거리는 상기 반도체 기판의 상면으로부터 상기 제1 콘택의 상면까지의 거리보다 더 큰 구조를 가질 수 있다. 또는, 상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 저면까지의 거리는 상기 반도체 기판의 상면으로부터 상기 제1 콘택의 상면까지의 거리보다 더 작은 구조를 가질 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서는, 복수의 활성 영역이 정의되어 있는 반도체 기판상에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 도전 라인을 형성한다. 상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되고 상면 및 측벽이 절연막으로 덮여 있는 제2 도전 라인을 형성한다. 상기 제2 도전 라인 위에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여, 상기 제1 도전 라인 위에서 상기 제1 방향으로 평행하게 연장되는 복수의 라인 형상의 제1 스페이스를 형성한다. 상기 제1 스페이스 내에 상기 층간절연막과 다른 식각 선택비를 가지는 물질로 이루어지는 제1 절연 라인을 형성한다. 상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 층간절연막을 습식 식각하여 상기 제2 도전 라인과 동일 레벨상에서 상기 제2 도전 라인과 이격되어 있는 콘택홀을 형성한다. 상기 콘택홀 내에 도전 물질을 채워 상기 활성 영역에 전기적으로 연결되는 베리드 콘택을 형성한다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 콘택홀을 형성하는 단계는 상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 층간절연막의 적어도 일부를 습식 식각하는 단계와, 상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 통해 노출되는 영역에서 상기 반도체 기판의 활성 영역이 노출될 때 까지 상기 활성 영역 위에 남아 있는 물질을 제거하는 단계를 포함할 수 있다. 상기 활성 영역 위에 남아 있는 물질을 제거하기 위하여 이방성 건식 식각 공정을 이용할 수 있다. 또는, 상기 콘택홀을 형성하는 단계는 상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 상기 SAC이 상면이 노출될 때 까지 상기 층간절연막과 상기 SAC 위에 남아 있는 물질을 습식 식각하는 단계를 포함할 수 있다.
본 발명의 제1 양태에 따른 반도체 소자의 제조 방법에서, 상기 층간절연막을 형성한 후, 상기 제1 스페이스를 형성하기 전에, 상기 제1 층간절연막 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 절연 라인을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 층간절연막을 습식 식각하기 위하여 상기 제2 도전 라인을 덮는 절연막, 상기 제1 절연 라인, 및 상기 제2 절연 라인을 식각 마스크로 이용할 수 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명의 제2 양태에 따른 반도체 소자의 제조 방법에서는, 복수의 활성 영역이 정의되어 있는 반도체 기판상에 제1 방향으로 연장되는 복수의 제1 도전 라인을 형성한다. 상기 복수의 제1 도전 라인 사이의 영역에서 상기 활성 영역에 접하는 복수의 제1 콘택을 형성한다. 상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 제2 도전 라인과 제2 도전 라인 각각의 상면 및 측벽을 덮는 제1 절연막을 형성한다. 상기 제1 절연막 위에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여, 상기 제1 도전 라인 위에서 상기 복수의 제1 콘택중 상호 인접한 2 개의 제1 콘택 사이의 영역에 상기 제1 방향으로 연장되는 복수의 라인 형상의 제1 스페이스를 형성 한다. 상기 제1 스페이스 내에 상기 층간절연막과 다른 식각 선택비를 가지는 물질로 이루어지는 제1 절연 라인을 형성한다. 상기 제1 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 이들 사이에 노출된 상기 층간절연막의 적어도 일부를 1차 습식 식각으로 제거한다. 상기 1차 습식 식각 후 상기 제1 절연막과 상기 제1 절연 라인을 통해 노출되는 영역 내에서 상기 제1 콘택 위에 남아 있는 물질을 제거하여 상기 제2 도전 라인과 상기 제1 절연 라인 사이에서 상기 제1 콘택의 상면을 노출시키는 콘택홀을 형성한다. 상기 콘택홀 내에 도전 물질을 채워 상기 제1 콘택과 연결되는 제2 콘택을 형성한다.
본 발명에 의하면, 고집적 반도체 소자에서 복수의 도전 라인 사이에 아스펙트비가 큰 콘택을 형성하기 위하여 상기 도전 라인들 사이의 공간에 콘택홀을 형성할 때 건식 식각량을 최소화하기 위하여 습식 식각을 이용한다. 따라서, 도전층을 보호하고 있는 절연막의 식각에 의한 소모량이 최소화되어 초기의 두께 및 초기의 단면 프로파일이 거의 그대로 유지될 수 있으며, 상기 도전 라인과 콘택과의 사이에 충분한 절연 마진을 확보할 수 있다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자(100)의 레이아웃이다. 도 3에 예시된 레이아웃은 예를 들면 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다.
도 4는 도 3의 IV - IV'선 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 소자(100)는 소자분리 영역(104)에 의해 복수의 활성 영역(110)이 정의되어 있는 반도체 기판(102)상에서 제1 방향 (도 3에서는 y 방향)으로 연장되어 있는 복수의 워드 라인(120)을 포함한다. 상기 워드 라인(120) 위에는 상기 제1 방향에 직교하는 제2 방향 (도 3에서는 x 방향)으로 복수의 비트 라인(130)이 연장되어 있다. 상기 워드 라인(120)은 그 상면 및 측벽이 각각 제1 캡핑층(122) 및 제1 절연 스페이서(124)로 덮여 있고, 상기 비트 라인(130)은 그 상면 및 측벽이 각각 제2 캡핑층(132) 및 제2 절연 스페이서(134)로 덮여 있다. 상기 제1 캡핑층(122), 제1 절연 스페이서(124), 제2 캡핑층(132) 및 제2 절연 스페이서(134)는 각각 질화막으로 이루어질 수 있다.
상기 복수의 활성 영역(110)중 1 개의 활성 영역(110) 위에는 2 개의 워드 라인(120)이 y 방향으로 평행하게 연장되며, 상기 1 개의 활성 영역(110)에서 상기 2 개의 워드 라인(120)을 사이에 두고 그 양측에 제1 SAC(126)이 각각 1 개씩 형성 되어 있다. 그리고, 상기 1 개의 활성 영역(110)에서 상기 2 개의 워드 라인(120) 사이에 상기 제2 SAC(128)이 형성되어 있다. 상기 제1 SAC(126) 및 제2 SAC(128)은 각각 상기 활성 영역(110)에 연결되어 있으며, 각각 상기 워드 라인(120)에 의해 가지정렬되는 방식으로 형성될 수 있다.
상기 비트 라인(130)은 제1 층간절연막(129)을 관통하여 형성되는 비트 라인 콘택(도시 생략)을 통해 상기 제2 SAC(128)에 연결된다.
상기 복수의 비트 라인(130)중 상호 인접한 2 개의 비트 라인(130) 사이의 영역에는 복수의 베리드 콘택(160)이 형성되어 있다. 상기 베리드 콘택(160)은 상호 인접한 2 개의 워드 라인(120) 사이에서 상기 제1 SAC(126)을 통해 상기 활성 영역(110)에 연결되어 있다.
상호 인접한 2 개의 비트 라인(130) 사이의 영역에 있는 복수의 제1 SAC(126)중 상호 인접한 2 개의 제1 SAC(126) 사이에는 복수의 절연 라인 패턴의 형상을 가지는 콘택 배리어 (contact barrier)(150a)가 형성되어 있다. 상기 콘택 배리어(150a)는 상호 인접한 2 개의 비트 라인(130) 사이의 영역에 있는 복수의 베리드 콘택(160)중 상호 인접한 2 개의 베리드 콘택(160) 사이의 공간을 완전히 채우는 구조를 가진다. 따라서, 상기 베리드 콘택(160)의 종단면중 x 방향에 따르는 단면의 폭은 상기 복수의 콘택 배리어(150a)중 상호 인접한 2 개의 콘택 배리어(150a)에 의해 한정된다. 상기 베리드 콘택(160)의 종단면중 y 방향에 따르는 단면의 폭은 상기 비트 라인(130)을 덮고 있는 제2 절연 스페이서(134)에 의해 한정된다.
상기 복수의 베리드 콘택(160)중에서 y 방향을 따라 일렬로 배열되어 있는 복수의 베리드 콘택(160) 각각의 사이에는 상기 비트 라인(130)이 위치되고, 상기 복수의 베리드 콘택(160)중에서 x 방향을 따라 일렬로 배열되어 있는 복수의 베리드 콘택(160) 각각의 사이에는 상기 콘택 배리어(150a)가 위치되어 이들 사이를 절연시킨다. 상기 콘택 배리어(150a)는 상기 제1 층간절연막(129)과는 식각 선택비가 다른 물질로 이루어진다. 상기 제1 층간절연막(129)이 산화막으로 이루어진 경우, 상기 콘택 배리어(150a)는 질화막으로 이루어질 수 있다. 여기서, 상기 제2 캡핑층(132) 및 제2 절연 스페이서(134)는 각각 상기 콘택 배리어(150a)와 동일한 물질, 예를 들면 질화막으로 이루어질 수 있다.
도 3에서, 상기 콘택 배리어(150a)는 y 방향을 따라 연장되어 있는 복수의 제1 절연 라인으로 이루어지는 경우가 예시되어 있다. 도 3에서, 상기 복수의 콘택 배리어(150a) 중 1 개의 콘택 배리어(150a)는 상기 반도체 기판(102)의 상면에서 볼 때 상기 복수의 워드 라인(120) 중 1 개의 워드 라인(120)과 오버랩(overlap)되도록 연장되어 있다.
또한, 도 3에 예시된 레이아웃에서는 상기 상호 인접한 2 개의 비트 라인(130) 및 상호 인접한 2 개의 워드 라인(120)에 의해 한정되는 영역 마다 상기 베리드 콘택(160)이 1 개 씩 형성되어 있다. 그러나, 이는 단지 예시에 불과한 것으로, 본 발명을 한정하는 것은 아니다. 즉, 본 발명의 범위 내에서 다양한 변형에 의해 상기 상호 인접한 2 개의 비트 라인(130) 사이의 영역에서 상호 인접한 2 개의 워드 라인(120)에 의해 한정되는 영역 마다 상기 베리드 콘택(160)이 복수 개 형성될 수도 있다.
도 5a 내지 도 5g는 도 3 및 도 4에 도시한 본 발명의 제1 실시예에 따른 반도체 소자(100)의 일 예에 따른 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 5a 내지 도 5g는 각각 도 3의 IV - IV'선 단면에 대응된다.
도 5a를 참조하면, 도 3에 도시된 바와 같이 소자분리 영역(104)에 의해 복수의 활성 영역(110)이 정의되어 있는 반도체 기판(102)상에 제1 방향 (도 3에서는 y 방향)으로 연장되는 복수의 워드 라인(120)을 형성한다. 상기 워드 라인(120)의 상면 및 측벽은 제1 캡핑층(122) 및 제1 절연 스페이서(124)에 의해 각각 덮여 있다. 상기 제1 캡핑층(122) 및 제1 절연 스페이서(124)은 각각 질화막으로 이루어질 수 있다. 그 후, 상기 제1 캡핑층(122) 및 제1 절연 스페이서(124)로 덮여 있는 상기 워드 라인(120)에 의해 자기정렬되는 제1 SAC(126) 및 제2 SAC(128)을 상기 활성 영역(110) 위에 형성한다. 그 결과, 도 3에 도시된 바와 같이, 1 개의 활성 영역(110) 위에서 2 개의 워드 라인(120)이 y 방향으로 평행하게 연장되며, 상기 1 개의 활성 영역(110)에서 상기 2 개의 워드 라인(120)을 사이에 두고 그 양측에 제1 SAC(126)이 각각 1 개씩 형성되어 있고, 상기 2 개의 워드 라인(120) 사이에 상기 제2 SAC(128)이 형성되는 구조가 얻어진다.
그 후, 상기 워드 라인(120) 위에 산화막으로 이루어지는 제1 층간절연막(129)과, 상기 제1 층간절연막(129)을 관통하여 상기 제2 SAC(128)에 연결되는 비트 라인 콘택(도시 생략)을 형성한 후, 상기 제2 층간절연막(129) 위에 상기 제1 방향에 직교하는 제2 방향 (도 3에서는 x 방향)으로 연장되는 복수의 비트 라 인(130)을 형성한다. 상기 비트 라인(130)은 상기 제1 층간절연막(129)을 관통하여 형성되는 상기 비트 라인 콘택(도시 생략)을 통해 상기 제2 SAC(128)에 연결된다. 상기 비트 라인(130)의 상면 및 측벽은 제2 캡핑층(132) 및 제2 절연 스페이서(134)에 의해 각각 덮여 있다. 상기 제2 캡핑층(132) 및 제2 절연 스페이서(134)는 각각 질화막으로 이루어진다. 상기 제2 캡핑층(132) 및 제2 절연 스페이서(134)로 덮여 있는 상기 비트 라인(130)이 형성된 결과물을 덮도록 평탄화된 제2 층간절연막(139)을 형성한다. 상기 제2 층간절연막(139)은 산화막으로 이루어진다.
도 5b를 참조하면, 상기 제2 층간절연막(139)의 상면중 상기 워드 라인(120)의 위치에 대응되는 영역을 노출시키는 개구가 형성된 포토레지스트 패턴(140)을 형성한다. 상기 포토레지스트 패턴(140)은 후속 공정에서 상기 제1 SAC(126)에 연결되도록 형성할 베리드 콘택이 형성될 영역 만을 덮도록 형성된다.
도 5c를 참조하면, 상기 포토레지스트 패턴(140)을 식각 마스크로 하여 상기 제2 층간절연막(139)을 이방성 건식 식각하여 상기 제2 층간절연막(139)을 노출시키는 내측벽(142a)을 가지는 제1 스페이스(142)를 형성한다.
본 예에서는, 상기 제1 스페이스(142)가 상기 워드 라인(120)과 평행하게 연장되도록 형성된다. 또한, 도 5c에 도시된 예에서는 상기 제1 스페이스(142)가 상기 제2 층간절연막(139)을 완전히 관통하도록 형성되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 스페이스(142)를 형성하기 위하여 상기 제2 층간절연막(139)의 총 두께중 일부 두께 만을 식각할 수 있다. 또는, 상기 제1 스페이스(142)를 형성하기 위하여 상기 제2 층간절연막(139)이 완전히 관 통된 후 노출되는 상기 제1 층간절연막(129)까지 식각할 수도 있다. 이 때, 상기 상기 제1 층간절연막(129)의 총 두께중 일부 두께 만을 식각할 수도 있고 상기 제1 층간절연막(129)이 완전히 관통되어 상기 워드 라인(120)을 덮고 있는 제1 캡핑층(122)이 노출되도록 상기 제1 층간절연막(129)을 식각할 수도 있다.
상기 제2 층간절연막(139)상에서 상기 포토레지스트 패턴(140)으로 덮인 영역은 후속 공정에서 상기 제1 SAC(126)에 연결되는 베리드 콘택이 형성될 영역이므로, 도 5c를 참조하여 설명하는 식각 공정시에는 상기 제2 층간절연막(139)중 후속 공정에서 상기 베리드 콘택이 형성될 영역을 제외한 다른 영역은 모두 제거되어 상기 스페이스(142)를 형성하게 된다. 도 3에 도시한 레이아웃에서 볼 때, 상기 제1 스페이스(142)는 상호 인접한 2 개의 비트 라인(130) 사이의 영역에서 상호 인접한 2 개의 제1 SAC(126) 사이의 영역 위에 위치된다.
도 5d를 참조하면, 상기 포토레지스트 패턴(140)을 제거한 후, 상기 제1 스페이스(142) 내부가 완전히 채워지도록 상기 제2 층간절연막(139) 위에 배리어용 절연막(150)을 형성한다. 상기 배리어용 절연막(150)은 상기 제2 층간절연막(139)과는 다른 식각 선택비를 가지는 절연 물질로 이루어진다. 바람직하게는, 상기 배리어용 절연막(150)은 질화막으로 이루어진다.
도 5e를 참조하면, 상기 배리어용 절연막(150)을 에치백 (etchback)하거나 상기 배리어용 절연막(150)이 형성된 결과물을 CMP (chemical mechanical polishing)하여 상기 비트 라인(130)의 상면을 덮고 있는 제2 캡핑층(132)과 상기 제2 층간절연막(139)을 노출시킨다. 그 결과, 상기 제1 스페이스(142) 내에는 상기 배리어용 절연막(150)의 나머지 부분으로 이루어지는 콘택 배리어(150a)가 형성된다. 상기 콘택 배리어(150a)는 도 3에 도시된 바와 같이, 상호 인접한 2 개의 워드 라인(130) 사이의 영역에서 상호 인접한 2 개의 제1 SAC(126) 사이에 형성되며, 상기 워드 라인(120)의 연장 방향과 동일한 방향으로 연장되는 복수의 절연 라인 패턴의 형상을 가진다. 상기 콘택 배리어(150a)는 상기 콘택 배리어(150a)를 중심으로 하여 그 양 측에 각각 형성되는 2 개의 콘택 (예를 들면, 후속 공정에서 상기 제1 SAC(126)에 연결되도록 형성되는 베리드 콘택) 사이를 절연시키는 역할을 한다.
다음에, 상기 반도체 기판(102)상에서 상기 제2 캡핑층(132) 및 상기 제1 절연 배리어 라인(150a)을 통해 노출되어 있는 상기 제2 층간절연막(139) 및 그 하부의 제1 층간절연막(129)을 제거하여 상기 제1 SAC(126)을 노출시킨다. 이를 위하여, 도 5f 및 도 5g를 참조하여 설명하는 다음과 같은 일련의 공정을 행할 수 있다.
먼저, 도 5f를 참조하면, 상기 비트 라인(130)을 덮고 있는 제2 캡핑층(132) 및 제2 절연 스페이서(134)와 상기 콘택 배리어(150a)를 식각 마스크로 하여 이들 사이에 노출된 상기 제2 층간절연막(139)의 적어도 일부를 습식 식각으로 제거하여 상기 콘택 배리어(150a)의 측벽을 소정 깊이 만큼 노출시킨다. 도 5f에는, 상기 제2 층간절연막(139)의 습식 식각 후 남아 있는 제2 층간절연막(139)의 상면 레벨이 상기 비트 라인(130) 상면 레벨과 대략 동일하게 되도록 상기 습식 식각을 행한 결과가 도시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 즉, 상기 습 식 식각에 의해 상기 제2 층간절연막(139)이 완전히 제거될 수도 있다. 또는, 상기 습식 식각에 의해 상기 제2 층간절연막(139)이 완전히 제거되고 그 결과 노출되는 제1 층간절연막(129)의 일부도 제거될 수 있다. 또는, 상기 제1 SAC(126)의 상면이 노출될 때 까지 습식 식각 만을 이용할 수도 있다. 이 경우에 대한 보다 구체적인 예는 후술한다.
도 5g를 참조하면, 상기 비트 라인(130)을 덮고 있는 제2 캡핑층(132) 및 제2 절연 스페이서(134)와 상기 콘택 배리어(150a)를 식각 마스크로 하여 상기 제1 SAC(126) 위에 남아 있는 제2 층간절연막(139) 및 제1 층간절연막(129)을 이방성 건식 식각에 의해 제거하여 상기 제1 SAC(126)의 상면을 노출시키는 베리드 콘택홀(152)을 형성한다.
여기서, 도 5f를 참조하여 설명한 바와 같이 상기 제2 층간절연막(139)의 적어도 일부를 습식 식각에 의해 미리 제거한 후 상기 베리드 콘택홀(152)을 형성하기 위한 건식 식각 공정을 행하므로, 상기 베리드 콘택홀(152)을 형성하기 위하여 건식 식각 공정에 의해 제거되어야 할 상기 제2 층간절연막(139) 및 제1 층간절연막(129)의 총 두께가 대폭 감소된다. 따라서, 상기 베리드 콘택홀(152)이 형성된 후에도 상기 비트 라인(130)을 덮고 있는 상기 제2 캡핑층(132) 및 제2 절연 스페이서(134)의 초기의 두께 및 초기의 단면 프로파일을 거의 그대로 유지하게 된다.
그 후, 상기 베리드 콘택홀(152) 내에 도전 물질을 채워 도 4에 도시된 바와 같이 상기 제1 SAC(126)에 연결되는 베리드 콘택(160)을 형성한다.
상기 베리드 콘택(160)을 형성하기 위하여, 예를 들면 상기 베리드 콘택 홀(152)의 내부가 완전히 채워지도록 상기 반도체 기판(102)상에 도전 물질, 예를 들면 도핑된 폴리실리콘을 증착한 후, 상기 제2 캡핑층(132) 및 콘택 배리어(150a)가 노출되도록 상기 도전 물질을 에치백하거나 CMP 공정을 행할 수 있다.
여기서, 상기 비트 라인(130)을 덮고 있는 상기 제2 캡핑층(132) 및 제2 절연 스페이서(134)의 초기의 두께 및 초기의 단면 프로파일이 거의 그대로 유지되어 있으므로, 상기 비트 라인(130)과 상기 베리드 콘택(160)과의 사이에 충분한 절연 마진이 확보된다.
도 6a 내지 도 6g는 도 3 및 도 4에 도시한 본 발명의 제1 실시예에 따른 반도체 소자(100)의 다른 예에 따른 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6g에는 도 3의 IV - IV'선 단면 및 VI - VI'선 단면에 대응되는 부분이 함께 나타나 있다.
도 5a 내지 도 5g에 예시된 방법에서는 상기 베리드 콘택홀(152) (도 5g 참조)을 형성하기 위하여 도 5를 참조하여 설명한 바와 같은 습식 식각을 1차로 행하고, 그 후 도 5g를 참조하여 설명한 바와 같은 건식 식각 공정을 2차로 행하는 2 단계 식각 공정을 이용하였으나, 본 예에서는 상기 베리드 콘택홀(152)을 형성하기 위하여 습식 식각 공정 만을 이용하는 경우에 대하여 설명한다. 도 6a 내지 도 6c의 실시예에 있어서 도 5a 내지 도 5g의 실시예에서와 동일한 참조 부호는 동일 부재를 나타낸다.
또한, 도 5a 내지 도 5g를 참조하여 설명한 실시예에서는 상기 비트 라인(130)의 측벽을 덮는 제2 절연 스페이서(134)가 상기 제1 층간절연막(129) 위에 형성되어 상기 반도체 기판(102)의 상면으로부터 상기 제2 절연 스페이서(134)의 저면까지의 거리가 상기 반도체 기판(102)의 상면으로부터 상기 제1 SAC(126)의 상면까지의 거리보다 더 큰 구조가 얻어진다. 그러나, 본 예에서는 상기 비트 라인(130)의 측벽을 덮는 제2 절연 스페이서(134)가 상기 제1 층간절연막(129)의 레벨 또는 그 이하까지 연장되도록 형성된다. 이와 같이 형성함으로써 상기 베리드 콘택홀(152) 형성을 위한 습식 식각 공정시 상기 제1 층간절연막(129)이 손상되는 것을 방지할 수 있다. 다음에, 이에 대하여 보다 상세히 설명한다.
먼저 도 6a를 참조하면, 도 5a를 참조하여 설명한 바와 같은 방법으로 반도체 기판(102)상에 제1 층간절연막(129)을 형성하는 공정까지 진행한다. 도 6a에서, VI - VI'선 단면에서는 상기 제2 SAC(128)과, 상기 제1 층간절연막(129)을 관통하여 형성된 비트 라인 콘택(129a)이 나타나 있다. 그 후, 상기 제1 층간절연막(129) 위에 비트 라인 형성용 도전층(130a) 및 제2 캡핑층 형성용 절연막(132a)을 형성한다.
도 6b를 참조하면, 상기 비트 라인 형성용 도전층(130a) 및 제2 캡핑층 형성용 절연막(132a)을 패터닝하여 제2 캡핑층(132)으로 상면이 덮인 비트 라인(130)을 형성한다. 단, 본 예에서는 상기 비트 라인 형성용 도전층(130a) 및 제2 캡핑층 형성용 절연막(132a) 만을 식각하지 않고, 상기 비트 라인(130) 보다 더 낮은 레벨인 제1 층간절연막(129) 또는 그 아래의 저부 층간절연막(119)까지 식각한다. 도 6b에서, IV - IV'선 단면에서는 상기 제1 층간절연막(129)까지 식각된 것으로 나타나 있고, VI - VI'선 단면에서는 상기 제1 층간절연막(129)과 그 아래의 저부 층간절 연막(119)까지 식각된 것으로 나타나 있다. 이는, 상기 워드 라인(120)을 덮고 있는 제1 캡핑층(122)이 질화막으로 이루어지고, 상기 저부 층간절연막(119), 제1 층간절연막(129) 및 제2 층간절연막(139)이 각각 산화막으로 이루어진 경우에 나타날 수 있는 결과이다.
도 6c를 참조하면, 도 6b의 결과물 전면에 질화막을 증착한 후 이를 다시 에치백하여 상기 비트 라인(130)의 측벽 및 제2 캡핑층(132)의 측벽에 제2 절연 스페이서(136)를 형성한다. 상기 제2 절연 스페이서(136)는 상기 비트 라인(130)의 측벽 및 제2 캡핑층(132)의 측벽 뿐 만 아니라 상기 저부 층간절연막(119)의 측벽 및 상기 제1 층간절연막(129)의 측벽도 함께 덮도록 형성된다. 따라서, 도 6b에서, IV - IV'선 단면에서는 상기 제2 절연 스페이서(136)가 상기 제1 SAC(126)의 상면까지 연장되어 있고, VI - VI'선 단면에서는 상기 제2 절연 스페이서(136)가 상기 제2 SAC(128)의 상면 보다 더 낮은 레벨까지 연장되어 있다. 따라서, 도 5a 내지 도 5g를 참조하여 설명한 실시예에서는 상기 반도체 기판(102)의 상면으로부터 상기 제2 절연 스페이서(134)의 저면까지의 거리가 상기 반도체 기판(102)의 상면으로부터 상기 제1 SAC(126) 및 제2 SAC(128)의 상면까지의 거리보다 더 큰 구조가 얻어지는 반면, 본 실시예에 따른 제조 방법에서는 상기 반도체 기판(102)의 상면으로부터 상기 제2 절연 스페이서(136)의 저면까지의 거리가 상기 반도체 기판(102)의 상면으로부터 상기 제1 SAC(126) 및 제2 SAC(128)의 상면까지의 거리보다 더 작은 구조가 얻어진다.
도 6d를 참조하면, 도 6c의 결과물 위에 평탄화된 제2 층간절연막(139)을 형 성한다.
도 6e를 참조하면, 도 5b 내지 도 5e를 참조하여 설명한 바와 같은 방법으로 상기 제2 층간절연막(139)을 패터닝하고 상기 콘택 배리어(150a)를 형성한다.
도 6f를 참조하면, 상기 제1 SAC(126)의 상면이 노출될 때 까지 상기 비트 라인(130)을 덮고 있는 제2 캡핑층(132) 및 제2 절연 스페이서(136)와 상기 콘택 배리어(150a)를 식각 마스크로 하여 이들 사이에 노출된 상기 제2 층간절연막(139)을 습식 식각으로 제거하여 베리드 콘택홀(154)을 형성한다.
VI - VI'선 단면에서는 상기 베리드 콘택홀(154)이 도 5g의 실시예에서 형성된 베리드 콘택홀(152) 보다 더 깊게 형성된다. 이 때, 상기 제2 SAC(128)의 주위에서 상기 제2 절연 스페이스(136)가 상기 제2 SAC(128)의 상면 보다 더 낮은 레벨까지 연장되어 있으므로, 상기 제2 층간절연막(139) 제거를 위한 습식 식각시 상기 제2 SAC(128), 비트 라인 콘택(129a) 및 비트 라인(130) 사이에 채워져 있는 제1 층간절연막(129)이 식각액에 의해 손상되는 것을 제2 절연 스페이스(136)에 의해 효과적으로 방지할 수 있다. 또한, 상기 베리드 콘택홀(154)을 형성하기 위한 제2 층간절연막(139)의 식각 공정을 습식 식각 만 이용하여 행하므로 상기 베리드 콘택홀(154)이 형성된 후 상기 비트 라인(130)을 덮고 있는 상기 제2 캡핑층(132) 및 제2 절연 스페이서(134)의 초기의 두께 및 초기의 단면 프로파일을 그대로 유지할 수 있다.
도 6g를 참조하면, 도 4 및 도 5g를 참조하여 설명한 바와 같은 방법으로 상기 상기 베리드 콘택홀(154) 내에 도전 물질을 채워상기 제1 SAC(126)에 연결되는 베리드 콘택(160)을 형성한다. 상기 비트 라인(130)을 덮고 있는 상기 제2 캡핑층(132) 및 제2 절연 스페이서(136)의 초기의 두께 및 초기의 단면 프로파일이 그대로 유지되어 있으므로, 상기 비트 라인(130)과 상기 베리드 콘택(160)과의 사이에 충분한 절연 마진이 확보된다.
도 7은 본 발명의 제2 실시예에 따른 반도체 소자(200)의 레이아웃이다. 도 7에 예시된 레이아웃은 예를 들면 8F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다.
도 8은 도 7의 VIII - VIII'선 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자(200)는 콘택 배리어(250a)가 워드 라인(220)의 연장 방향과 동일한 방향으로 연장되는 복수의 절연 라인으로 이루어지는 점에서 도 3에 예시된 제1 실시예에 따른 반도체 소자(100)와 유사하다. 그러나, 본 발명의 제2 실시예에 따른 반도체 소자(200)에서는 콘택 배리어(250a)가 반도체 기판(202)의 상면에서 볼 때 복수의 워드 라인(220)중에서 선택되는 상호 인접한 2 개의 워드 라인(220)에 동시에 오버랩되도록 연장된다. 특히, 1 개의 활성 영역 위에 함께 형성되어 있는 2 개의 워드 라인(220)이 1 개의 콘택 배리어(250a)에 의해 오버랩된다.
보다 상세히 설명하면, 본 발명의 제2 실시예에 따른 반도체 소자(200)는 소자분리 영역(204)에 의해 복수의 활성 영역(210)이 정의되어 있는 반도체 기판(202)상에서 제1 방향 (도 7에서는 y 방향)으로 연장되어 있는 복수의 워드 라 인(220)을 포함한다. 상기 워드 라인(220) 위에는 상기 제1 방향에 직교하는 제2 방향 (도 7에서는 x 방향)으로 복수의 비트 라인(230)이 연장되어 있다. 상기 워드 라인(220)은 그 상면 및 측벽이 각각 제1 캡핑층(222) 및 제1 절연 스페이서(224)로 덮여 있고, 상기 비트 라인(230)은 그 상면 및 측벽이 각각 제2 캡핑층(232) 및 제2 절연 스페이서(234)로 덮여 있다. 상기 제1 캡핑층(222), 제1 절연 스페이서(224), 제2 캡핑층(232) 및 제2 절연 스페이서(234)는 각각 질화막으로 이루어질 수 있다.
상기 복수의 활성 영역(210) 위에 형성되는 제1 SAC(226) 및 제2 SAC(228)과, 이들을 통해 반도체 기판의 활성 영역에 연결되는 비트 라인(230)의 연결 관계는 도 3에 예시된 구성과 대체로 유사하다.
상호 인접한 2 개의 비트 라인(230) 사이의 영역에 있는 복수의 제1 SAC(226)중 상호 인접한 2 개의 제1 SAC(226) 사이에는 복수의 절연 라인 패턴의 형상을 가지는 콘택 배리어(250a)가 형성되어 있다. 상기 콘택 배리어(250a)는 상호 인접한 2 개의 비트 라인(130) 사이의 영역에 있는 복수의 베리드 콘택(260)중 상호 인접한 2 개의 베리드 콘택(260) 사이의 공간을 완전히 채우는 구조를 가진다. 따라서, 상기 베리드 콘택(260)의 종단면중 x 방향을 따르는 단면의 폭은 상기 복수의 콘택 배리어(250a)중 상호 인접한 2 개의 콘택 배리어(250a)에 의해 한정된다. 상기 베리드 콘택(260)의 종단면중 y 방향을 따르는 단면의 폭은 상기 비트 라인(230)을 덮고 있는 제2 절연 스페이서(134)에 의해 한정된다.
상기 복수의 베리드 콘택(260)중에서 y 방향을 따라 일렬로 배열되어 있는 복수의 베리드 콘택(260) 각각의 사이에는 상기 비트 라인(230)이 위치되고, 상기 복수의 베리드 콘택(260)중에서 x 방향을 따라 일렬로 배열되어 있는 복수의 베리드 콘택(260) 각각의 사이에는 상기 콘택 배리어(250a)가 위치되어 이들 사이를 절연시킨다. 또한, 도 7에 예시된 레이아웃에서는 상기 상호 인접한 2 개의 비트 라인(230) 및 상호 인접한 2 개의 워드 라인(220)에 의해 한정되는 복수의 영역중 상기 콘택 배리어(250a)로 덮이는 일부 영역에서는 상기 베리드 콘택(260)이 형성되지 않고, 상기 콘택 배리어(250a)에 의해 덮이지 않는 다른 일부 영역에서는 각 영역마다 상기 베리드 콘택(260)이 1 개 씩 형성된다. 상기 콘택 배리어(250a)에 관한 보다 상세한 사항은 도 3, 도 4 및 도 5a 내지 도 5g를 참조하여 콘택 배리어(150a)에 대하여 설명한 바와 같다. 단, 본 예에서는 복수의 콘택 배리어(250a) 중 1 개의 콘택 배리어(250a)가 상기 반도체 기판(202)의 상면에서 볼 때 상기 복수의 워드 라인(220) 중 상호 인접한 2 개의 워드 라인(220)과 오버랩되도록 연장되어 있다.
도 7 및 도 8에 예시한 반도체 소자(200)는 도 5a 내지 도 5g의 공정, 또는 도 6a 내지 도 6g의 공정과 유사한 공정에 의해 얻어질 수 있다. 상기 베리드 콘택(260)이 형성될 영역을 식각할 때 상기 제2 캡핑층(232), 상기 제2 절연 스페이서(234) 및 상기 콘택 배리어(250a)를 식각 마스크로 이용하는 습식 식각 공정에 의해 상기 비트 라인(230) 사이의 층간절연막(도시 생략)의 일부 또는 전부를 제거하므로, 상기 비트 라인(230)을 덮고 있는 상기 제2 캡핑층(232) 및 제2 절연 스페이서(234)의 초기의 두께 및 초기의 단면 프로파일을 거의 그대로 유지할 수 있다. 따라서, 상기 비트 라인(230)과 상기 베리드 콘택(260)과의 사이에 충분한 절연 마진이 확보된다.
도 9는 본 발명의 제3 실시예에 따른 반도체 소자(300)의 레이아웃이다. 도 9에 예시된 레이아웃은 예를 들면 4F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다.
도 10은 도 9의 Xa - X'a선 및 Xb - X'b선 단면도이다.
도 9 및 도 10을 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자(300)에서 콘택 배리어(350)는 워드 라인(320)의 연장 방향과 동일한 방향으로 연장되는 복수의 제1 절연 라인(350a)와, 상기 제1 절연 라인(350a)에 직교하는 방향으로 연장되는 복수의 제2 절연 라인(350b)을 포함한다. 상기 복수의 제2 절연 라인(350b)은 각각 복수의 비트 라인(330)중 상호 인접한 2 개의 비트 라인 사이의 영역에서 상기 비트 라인(330)의 연장 방향과 동일한 방향으로 연장되어 있다. 따라서, 상기 제1 절연 라인(350a) 및 제2 절연 라인(350b)은 소정 위치에서 상호 교차한다.
상기 콘택 배리어(350)중 상기 제1 절연 라인(350a)은 제2 실시예에 따른 반도체 소자(200)의 콘택 배리어(250a)와 유사하게 가 반도체 기판(302)의 상면에서 볼 때 복수의 워드 라인(320)중에서 선택되는 상호 인접한 2 개의 워드 라인(320)에 동시에 오버랩되도록 연장된다. 특히, 1 개의 활성 영역 위에 함께 형성되어 있는 2 개의 워드 라인(320)이 1 개의 제1 절연 라인(350a)에 의해 오버랩된다.
보다 상세히 설명하면, 본 발명의 제3 실시예에 따른 반도체 소자(300)는 소 자분리 영역(304)에 의해 복수의 활성 영역(310)이 정의되어 있는 반도체 기판(302) 내에 매몰된 구조로 제1 방향 (도 9에서는 y 방향)으로 연장되어 있는 복수의 워드 라인(320)을 포함한다. 상기 워드 라인(320) 위에는 상기 제1 방향에 직교하는 제2 방향 (도 9에서는 x 방향)으로 복수의 비트 라인(330)이 연장되어 있다. 상기 비트 라인(330)은 그 상면 및 측벽이 각각 제2 캡핑층(332) 및 제2 절연 스페이서(334)로 덮여 있다. 상기 제2 캡핑층(332) 및 제2 절연 스페이서(334)는 각각 질화막으로 이루어질 수 있다. 상기 비트 라인(330)은 제1 층간절연막(329)을 관통하여 형성되는 다이렉트 콘택 (direct contact)(328)을 통해 상기 활성 영역(310)에 연결되어 있다.
상호 인접한 2 개의 비트 라인(330) 및 상호 인접한 2 개의 워드 라인(320)에 의해 한정되는 영역 마다 복수 개의 베리드 콘택(360)이 형성되어 있다. 도 7의 레이아웃에서는 상호 인접한 2 개의 비트 라인(330) 및 상호 인접한 2 개의 워드 라인(320)에 의해 한정되는 영역 마다 2 개의 베리드 콘택(360)이 형성되어 있는 경우가 예시되어 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 다양한 레이아웃에 따라 상호 인접한 2 개의 비트 라인(330) 및 상호 인접한 2 개의 워드 라인(320)에 의해 한정되는 1개의 영역에 3 개 또는 그 이상의 베리드 콘택이 형성될 수도 있다.
도 10중 특히 Xa - X'a선 단면에서 볼 수 있는 바와 같이, 상기 베리드 콘택(360)은 상기 반도체 기판(302)의 활성 영역에 직접 연결되어 있는 다이렉트 베리드 콘택(direct buried contact)의 형상으로 형성된다. 상기 베리드 콘택(360)의 x 방향에서의 폭은 상기 콘택 배리어(350)의 제1 절연 라인(350a)에 의해 한정된다. 그리고, 상기 베리드 콘택(360)의 y 방향의 폭은 상기 비트 라인(330)의 측벽을 덮는 제2 절연 스페이서(334)와 상기 콘택 배리어(350)의 제2 절연 라인(350b)에 의해 한정된다. 상호 인접한 2 개의 비트 라인(330) 및 상호 인접한 2 개의 워드 라인(320)에 의해 한정되는 1 개의 영역에 형성되어 있는 2 개의 베리드 콘택(360)은 이들 사이에 형성되어 있는 제2 절연 라인(350b)에 의해 상호 절연된다.
상기 복수의 베리드 콘택(360)중에서 y 방향을 따라 일렬로 배열되어 있는 일련의 복수의 베리드 콘택(360) 각각의 사이에는 상기 비트 라인(230)이 위치되거나, 또는 상기 콘택 배리어(350)의 제2 절연 라인(350b)이 위치된다. 그리고, 상기 복수의 베리드 콘택(360)중에서 x 방향을 따라 일렬로 배열되어 있는 복수의 베리드 콘택(360) 각각의 사이에는 상기 콘택 배리어(350)의 제1 절연 라인(350a)이 위치되어 이들 사이를 절연시킨다. 상기 제1 절연 라인(350a) 및 제2 절연 라인(350b)은 상호 동일한 물질로 이루어질 수 있다.
다음에, 도 9 및 도 10에 도시된 본 발명의 제3 실시예에 따른 반도체 소자(300)의 제조 방법에 대하여 보다 구체적인 예를 들어 상세히 설명한다. 그러나, 본 발명은 아래에 예시되는 공정에만 한정되는 것은 아니며, 본 발명의 범위 내에서 다양한 변형 및 변경이 가능함은 물론이다.
도 11a 내지 도 11h는 상기 반도체 소자(300)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 11a 내지 도 11h에는 도 10에서와 같이 도 9의 Xa - X'a선 및 Xb - X'b선 단면에 대응하는 영역이 함께 도시되어 있 다.
도 11a를 참조하면, 도 9의 레이아웃에 나타난 바와 같이 소자분리 영역(304)에 의해 복수의 활성 영역(310)이 정의되어 있는 반도체 기판(302) 내에 매몰된 상태로 제1 방향 (도 9에서는 y 방향)으로 연장되는 복수의 워드 라인(320)을 형성한다. 그러나, 본 발명은 본 예에서와 같이 매몰 형태의 워드 라인(320)에만 한정되는 것은 아니며, 도 4 및 도 8에 예시된 바와 같이 반도체 기판의 상면 위에 워드 라인을 형성할 수도 있다. 도 9 및 도 10에 도시된 예에서, 1 개의 활성 영역(310) 위에는 2 개의 워드 라인(320)이 y 방향으로 평행하게 연장되어 있다.
상기 워드 라인(320)이 형성된 반도체 기판(302) 위에 산화막으로 이루어지는 제1 층간절연막(329)과, 상기 제1 층간절연막(329)을 관통하여 상기 활성 영역(310)에 연결되는 다이렉트 콘택(328) (도 9 참조)을 형성한다.
도 11b를 참조하면, 상기 다이렉트 콘택(328)에 연결되는 복수의 비트 라인(330)을 형성한다. 상기 비트 라인(328)은 그 상면 및 측벽이 각각 제2 캡핑층(322) 및 제2 절연 스페이서(324)로 덮이도록 형성된다. 상기 제2 캡핑층(322) 및 제2 절연 스페이서(324)는 각각 질화막으로 이루어질 수 있다.
도 11c를 참조하면, 상기 비트 라인(330)이 형성된 결과물 전면에 상기 제2 캡핑층(322), 제2 절연 스페이서(324) 및 상기 제1 층간절연막(329)을 일정한 두께로 덮는 제2 층간절연막(339)을 형성한다. 상기 제2 층간절연막(339)의 상면에는 상기 복수의 비트 라인(330)중 상호 인접한 2 개의 비트 라인(330) 사이에 소정 폭(W1)을 가지고 비트 라인(330)과 평행한 방향(도 9에서 x 방향)으로 연장되는 스페이스(Sx)를 한정하는 복수의 리세스(recess)가 형성된다. 예를 들면, 상기 제2 층간절연막(339)은 ALD (atomic layer deposition) 공정에 의해 형성되는 산화막으로 이루어질 수 있다.
도 11d를 참조하면, 상기 제2 층간절연막(339)이 형성된 결과물상에 상기 제2 층간절연막(339)과는 식각 선택비가 다른 물질로 이루어지는 절연막, 예를 들면 질화막을 상기 스페이스(Sx) 내부가 완전히 채워지도록 증착한 후 상기 제2 층간절연막(339)의 상면이 노출될 때 까지 또는 제2 캡핑층(332)의 상면이 노출될 때 까지 상기 절연막을 에치백 또는 CMP하여 상기 스페이스(Sx) 내에 콘택 배리어(350)의 제2 절연 라인(350b)을 형성한다. 도 11d에는 제2 캡핑층(332)의 상면이 노출될 때 까지 CMP 공정을 행한 결과물이 예시되어 있다.
도 11e를 참조하면, 상기 제2 절연 라인(350b)이 형성된 결과물 위에 포토레지스트 패턴(340)을 형성한다. 상기 포토레지스트 패턴(340)은 상기 제2 층간절연막(339)의 상면중 상기 1 개의 활성 영역 위에 함께 형성되는 2 개의 워드 라인(220)의 위치에 대응되는 영역을 동시에 노출시키는 개구를 가지도록 형성된다.
그 후, 상기 포토레지스트 패턴(340)을 식각 마스크로 하여 상기 제2 층간절연막(339)의 노출된 부분 및 상기 제2 절연 라인(350b)의 노출된 부분을 이방성 건식 식각하여 스페이스(Sy)를 형성한다. 상기 스페이스(Sy)의 평면 형상은 도 9의 레이아웃에서 제1 절연 라인(350a)의 형상에 대응한다. 도 11e의 단면들에는 나타 나 있지 않으나, 도 9의 레이아웃에서 알 수 있는 바와 같이 상기 스페이스(Sy)의 측벽에서 상기 제2 층간절연막(139) 및 상기 제2 절연 라인(350b)이 동시에 노출된다. 상기 스페이스(Sy)는 상기 워드 라인(320)과 평행한 방향(도 9에서 y 방향)으로 연장된다.
도 11e에서, 상기 스페이스(Sy)가 상기 제2 층간절연막(339)을 관통하여 형성되는 것으로 도시되었으나, 본 발명은 이에 한정되는 것은 아니다. 상기 스페이스(Sy) 형성을 위한 건식 식각시의 식각 깊이에 따라 상기 스페이스(Sy)의 저면은 상기 비트 라인(330)의 저면과 동일한 레벨로 형성될 수도 있고, 상기 비트 라인(339)의 저면보다 더 높거나 낮은 레벨로 형성될 수도 있다.
도 11f를 참조하면, 상기 포토레지스트 패턴(350a)을 제거한 후 상기 스페이스(Sy) 내부가 완전히 채워지도록 상기 제2 층간절연막(339)과는 식각 선택비가 다른 물질로 이루어지는 절연막, 예를 들면 질화막을 증착한 후 상기 제2 캡핑층(332)이 노출될 때 까지 상기 절연막을 에치백 또는 CMP하여 상기 스페이스(Sy) 내에 콘택 배리어(350)의 제1 절연 라인(350a)을 형성한다. 만일, 도 11d를 참조하여 설명한 CMP 공정에서 상기 제2 층간절연막(339)의 상면이 노출될 때 까지 CPM 공정을 행한 경우, 도 11f의 공정에서는 상기 제1 절연 라인(350a)을 형성하기 위한 CMP 공정을 상기 제2 층간절연막(339)이 노출될 때 까지 행할 수도 있고, 도 11f에 예시된 바와 같이 상기 제2 층간절연막(339) 및 상기 제2 캡핑층(332)이 노출될 때 까지 행할 수도 있다. 상기 제1 절연 라인(350a)은 상기 제2 절연 라인(350b)과 동일한 물질로 이루어질 수 있다. 그러나, 본 발명의 범위 내에서 상기 제1 절연 라인(350a) 및 제2 절연 라인(350b)은 상기 제1 층간절연막(329) 및 제2 층간절연막(339)과는 다른 식각 선택비를 가지는 물질이면 충분하며, 경우에 따라 상기 제1 절연 라인(350a) 및 제2 절연 라인(350b)은 상로 다른 물질로 이루어질 수도 있다.
도 11g를 참조하면, 도 5f를 참조하여 설명한 바와 유사한 방법으로 상기 제1 절연 라인(350a) 및 제2 절연 라인(350b)으로 이루어지는 콘택 배리어(350)와 상기 비트 라인(330)을 덮고 있는 제2 캡핑층(332) 및 제2 절연 스페이서(334)를 식각 마스크로 하여 이들 사이에 노출된 상기 제2 층간절연막(339)의 일부를 습식 식각으로 제거하여 상기 콘택 배리어(350)의 제1 절연 라인(350a) 및 제2 절연 라인(350b)의 측벽을 소정 깊이 만큼 노출시킨다. 여기서, 상기 제2 층간절연막(339)의 식각 깊이(d2)는 상기 제2 절연 라인(350b)의 깊이(d2) 보다 작게 한다.
도 11h를 참조하면, 상기 제1 절연 라인(350a) 및 제2 절연 라인(350b)으로 이루어지는 콘택 배리어(350)와 상기 비트 라인(330)을 덮고 있는 제2 캡핑층(332) 및 제2 절연 스페이서(334)를 식각 마스크로 하여 이들 사이에 노출된 상기 제2 층간절연막(339)과 그 하부에 있는 제1 층간절연막(329)을 이방성 건식 식각에 의해 제거하여 상기 반도체 기판(302)의 활성 영역(310)을 노출시키는 베리드 콘택홀(352)을 형성한다.
여기서, 도 11g를 참조하여 설명한 바와 같이 상기 제2 층간절연막(339)의 일부를 습식 식각에 의해 미리 제거한 후 상기 베리드 콘택홀(352)을 형성하기 위 한 건식 식각 공정을 행하므로, 상기 베리드 콘택홀(352)을 형성하기 위하여 건식 식각 공정에 의해 제거되어야 할 상기 제2 층간절연막(339) 및 제1 층간절연막(329)의 총 두께가 대폭 감소된다. 따라서, 상기 베리드 콘택홀(352)이 형성된 후에도 상기 비트 라인(330)을 덮고 있는 상기 제2 캡핑층(332) 및 제2 절연 스페이서(334)의 초기의 두께 및 초기의 단면 프로파일을 거의 그대로 유지하게 된다.
그 후, 상기 베리드 콘택홀(352) 내에 도전 물질, 예를 들면 도핑된 폴리실리콘을 채워 도 10에 도시된 바와 같이 상기 활성 영역(310)에 연결되는 베리드 콘택(360)을 형성한다.
여기서, 상기 비트 라인(330)을 덮고 있는 상기 제2 캡핑층(332) 및 제2 절연 스페이서(334)의 초기의 두께 및 초기의 단면 프로파일이 거의 그대로 유지되어 있으므로, 상기 비트 라인(330)과 상기 베리드 콘택(360)과의 사이에 충분한 절연 마진이 확보된다.
본 발명에 따른 반도체 소자의 제조 방법에서는 복수의 비트 라인을 형성한 후 이들 사이에 활성 영역에 전기적으로 연결되는 베리드 콘택을 형성하는 데 있어서, 상기 베리드 콘택이 형성될 영역에 아스펙트비가 큰 베리드 콘택홀을 형성하기 위하여 상기 비트 라인과 함께 베리드 콘택 영역을 한정하는 콘택 배리어를 미리 형성한 후, 상기 비트 라인 및 콘택 배리어를 식각 마스크로 이용하는 습식 식각 공정을 이용한다. 즉, 상기 비트 라인 위에 형성된 층간절연막의 적어도 일부를 습식 식각에 의해 미리 제거한 후 반도체 기판의 도전 영역이 노출될 때 까지 건식 식각 공정을 행하거나, 또는 상기 도전 영역이 노출될 때 까지 습식 식각 공정 만을 이용하여 상기 베리드 콘택홀을 형성한다. 따라서, 고집적 반도체 소자에서 베리드 콘택을 형성하기 위하여 아스펙트비가 큰 베리드 콘택홀을 형성하여야 하는 경우에도 상기 베리드 콘택홀을 형성하기 위하여 건식 식각되어야 하는 막들의 두께가 대폭 감소된다. 그 결과, 비트 라인을 덮고 있는 주위의 절연막들의 소모량이 최소화되어 베리드 콘택홀이 형성된 후에도 상기 비트 라인을 덮고 있는 절연막의 초기 두께 및 초기 단면 프로파일이 거의 그대로 유지될 수 있으며, 상기 베리드 콘택홀 내에 베리드 콘택을 형성한 후 상기 베리드 콘택과 비트 라인과의 사이에 충분한 절연 마진을 확보할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은 다양한 레이아웃을 가지는 반도체 소자에 용이하게 적용할 수 있다. 따라서, 고도로 스케일링된 반도체 소자를 제조하는 경우에도 아스펙트비가 큰 콘택을 형성할 때 상호 인접한 도전 라인과 콘택과의 사이에서의 단락을 방지하면서 충분한 절연 마진 및 콘택 면적을 확보하는 것이 가능하므로 콘택 형성 공정에서의 불량 발생 가능성을 최소화하여 안정적인 공정을 행할 수 있으며, 반도체 소자의 신뢰성을 향상시킬 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (55)

  1. 복수의 활성 영역이 형성된 반도체 기판과,
    상기 반도체 기판상에서 제1 방향으로 연장되어 있는 복수의 제1 도전 라인과,
    상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 연장되어 있는 복수의 제2 도전 라인과,
    상호 인접한 2 개의 상기 제1 도전 라인과 상호 인접한 2 개의 상기 제2 도전 라인에 의해 한정되는 제1 영역 내에서 상기 반도체 반도체 기판의 활성 영역에 전기적으로 연결되도록 상기 제2 도전 라인과 동일 레벨상에 형성되어 있는 베리드 콘택 (buried contact)과,
    상기 제1 방향 및 제2 방향중 적어도 하나의 방향에서 상기 베리드 콘택의 폭을 한정하도록 상기 제1 도전 라인 위에서 상기 제1 방향 및 제2 방향중 적어도 하나의 방향으로 연장되어 있는 복수의 절연 라인으로 이루어지는 콘택 배리어 (contact barrier)를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 콘택 배리어는 상기 제1 도전 라인과 적어도 일부가 오버랩되도록 상기 제1 방향으로 연장되어 있는 복수의 제1 절연 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 콘택 배리어는 상기 복수의 제1 도전 라인중 상호 인접한 2 개의 제1 도전 라인과 동시에 오버랩되도록 상기 상호 인접한 2 개의 제1 도전 라인 위에서 상기 제1 방향으로 연장되어 있는 복수의 제1 절연 라인을 포함하는 것을 특징으로하는 반도체 소자.
  4. 제1항에 있어서,
    상기 콘택 배리어는
    상기 제1 도전 라인과 적어도 일부가 오버랩되도록 상기 제1 방향으로 연장되어 있는 복수의 제1 절연 라인과,
    상기 제2 도전 라인과 소정 거리 이격된 상태로 상기 제2 도전 라인과 평행하게 상기 제2 방향으로 연장되어 있는 복수의 제2 절연 라인을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 영역 마다 상기 베리드 콘택이 1 개 씩 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제4항에 있어서,
    상기 제1 영역 마다 상기 베리드 콘택이 복수 개 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 영역 내에 있는 상기 복수의 베리드 콘택은 상기 제2 절연 라인에 의해 상호 절연되는 것을 특징으로 하는 반도체 소자.
  8. 제1항에 있어서,
    상기 복수의 절연 라인은 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 제1항에 있어서,
    상기 베리드 콘택은 상기 반도체 기판의 활성 영역에 직접 접해 있는 것을 특징으로 하는 반도체 소자.
  10. 제1항에 있어서,
    상기 복수의 제1 도전 라인 중 상호 인접한 2 개의 제1 도전 라인 사이에 위치되는 상기 활성 영역 위에서 상기 제1 도전 라인과 동일 레벨상에 형성되어 있는 복수의 콘택을 더 포함하고,
    상기 베리드 콘택은 상기 콘택을 통해 상기 활성 영역에 전기적으로 연결되 어 있는 것을 특징으로 하는 반도체 소자.
  11. 복수의 활성 영역이 형성된 반도체 기판과,
    상기 반도체 기판상에서 제1 방향으로 연장되어 있는 복수의 제1 도전 라인과,
    상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 연장되어 있는 복수의 제2 도전 라인과,
    상기 복수의 제1 도전 라인중 상호 인접한 2 개의 제1 도전 라인 사이에서 상기 활성 영역 위에 각각 형성되어 있는 복수의 제1 콘택과,
    상기 복수의 제2 도전 라인중 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 상호 인접한 2 개의 제1 도전 라인 사이에 있는 제1 콘택에 각각 전기적으로 연결되어 있는 복수의 제2 콘택과,
    상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 복수의 제1 콘택중 상호 인접한 2 개의 제1 콘택 사이에 형성되고, 상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에 있는 복수의 상기 제2 콘택중 상호 인접한 2 개의 제2 콘택 사이의 공간에서 상기 제1 방향을 따라 연장되어 있는 복수의 제1 절연 라인을 포함하는 콘택 배리어 (contact barrier)를 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제11항에 있어서,
    상기 복수의 콘택 배리어중 상호 인접한 2 개의 콘택 배리어에 의해 상기 제2 콘택의 종단면중 상기 제2 방향에 따르는 단면의 폭이 한정되는 것을 특징으로 하는 반도체 소자.
  13. 제11항에 있어서,
    상기 콘택 배리어의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 제1 도전 라인의 위에서 상기 제1 도전 라인과 오버랩되도록 연장되는 것을 특징으로 하는 반도체 소자.
  14. 제13항에 있어서,
    상기 복수의 제1 절연 라인중에서 선택되는 1 개의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 복수의 제1 도전 라인중에서 선택되는 1 개의 제1 도전 라인에만 오버랩되도록 연장되는 것을 특징으로 하는 반도체 소자.
  15. 제13항에 있어서,
    상기 복수의 제1 절연 라인중에서 선택되는 1 개의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 복수의 제1 도전 라인중에서 선택되는 상호 인접한 2 개의 제1 도전 라인에 동시에 오버랩되도록 연장되는 것을 특징으로 하는 반도체 소자.
  16. 제11항에 있어서,
    상기 콘택 배리어의 제1 절연 라인은 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  17. 제11항에 있어서,
    상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 상호 인접한 2 개의 제1 도전 라인에 의해 한정되는 영역 마다 상기 제2 콘택이 1 개 씩 형성되어 있는 것을 특징으로 하는 반도체 소자.
  18. 제11항에 있어서,
    상기 콘택 배리어는 상기 제1 절연 라인과의 사이에 복수의 교점을 가지도록 상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 제2 방향을 따라 연장되어 있는 복수의 제2 절연 라인을 더 포함하는 것을 특징으로 하는 반도체 소자.
  19. 제18항에 있어서,
    상기 복수의 제1 절연 라인중에서 선택되는 1 개의 제1 절연 라인은 상기 반도체 기판의 상면에서 볼 때 상기 복수의 제1 도전 라인중에서 선택되는 상호 인접한 2 개의 제1 도전 라인에 동시에 오버랩되도록 연장되는 것을 특징으로 하는 반도체 소자.
  20. 제18항에 있어서,
    상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 상호 인접한 2 개의 제1 도전 라인에 의해 한정되는 영역 마다 상기 제2 콘택이 2 개 씩 형성되어 있는 것을 특징으로 하는 반도체 소자.
  21. 제20항에 있어서,
    상기 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 상호 인접한 2 개의 제1 도전 라인에 의해 한정되는 영역 내에 형성된 제2 콘택은 상기 제2 절연 라인에 의해 상호 절연되는 것을 특징으로 하는 반도체 소자.
  22. 제18항에 있어서,
    상기 제1 절연 라인 및 제2 절연 라인은 상호 동일한 물질로 이루어진 것을 특징으로 하는 반도체 소자.
  23. 제22항에 있어서,
    상기 제1 절연 라인 및 제2 절연 라인은 질화막으로 이루어진 것을 특징으로 하는 반도체 소자.
  24. 제11항에 있어서,
    상기 제2 도전 라인의 상면을 덮는 캡핑층과, 상기 제2 도전 라인의 양 측벽을 덮는 절연 스페이서를 더 포함하고,
    상기 제2 콘택의 종단면중 상기 제1 방향에 따르는 단면의 폭은 상기 상호 인접한 2 개의 제2 도전 라인 사이에서 이들의 각 측벽을 덮고 있는 상기 절연 스페이서에 의해 한정되는 것을 특징으로 하는 반도체 소자.
  25. 제24항에 있어서,
    상기 캡핑층 및 절연 스페이서는 각각 상기 콘택 배리어와 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  26. 제24항에 있어서,
    상기 캡핑층 및 절연 스페이서는 각각 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  27. 제24항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 저면까지의 거리는 상기 반도체 기판의 상면으로부터 상기 제1 콘택의 상면까지의 거리보다 더 큰 것을 특징으로 하는 반도체 소자.
  28. 제24항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 저면까지의 거리는 상기 반도체 기판의 상면으로부터 상기 제1 콘택의 상면까지의 거리보다 더 작은 것을 특징으로 하는 반도체 소자.
  29. 제20항에 있어서,
    상기 제2 도전 라인의 상면을 덮는 캡핑층과, 상기 제2 도전 라인의 양 측벽을 덮는 절연 스페이서를 더 포함하고,
    상기 제2 콘택의 종단면중 상기 제1 방향에 따르는 단면의 폭은 상기 상호 인접한 2 개의 제2 도전 라인중 하나의 제2 도전 라인의 측벽을 덮고 있는 절연 스페이서와 상기 제2 절연 라인에 의해 한정되는 것을 특징으로 하는 반도체 소자.
  30. 제29항에 있어서,
    상기 캡핑층 및 절연 스페이서는 각각 상기 콘택 배리어와 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  31. 제30항에 있어서,
    상기 캡핑층 및 절연 스페이서는 각각 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  32. 제11항에 있어서,
    상기 콘택 배리어의 제1 절연 라인과 상기 제1 도전 라인과의 사이의 영역에 상기 제1 절연 라인과는 다른 물질로 이루어지는 층간절연막이 존재하는 것을 특징으로 하는 것을 특징으로 하는 반도체 소자.
  33. 제32항에 있어서,
    상기 제1 절연 라인은 질화막으로 이루어지고, 상기 층간절연막은 산화막으로 이루어지는 것을 특징으로 하는 반도체 소자.
  34. 제11항에 있어서,
    상기 제1 도전 라인의 상면을 덮는 캡핑층을 더 포함하고,
    상기 콘택 배리어의 제1 절연 라인은 상기 캡핑층에 접해 있는 것을 특징으로 하는 반도체 소자.
  35. 복수의 활성 영역이 정의되어 있는 반도체 기판상에 제1 방향으로 상호 평행하게 연장되는 복수의 제1 도전 라인을 형성하는 단계와,
    상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 상호 평행하게 연장되고 상면 및 측벽이 절연막으로 덮여 있는 제2 도전 라인을 형성하는 단계와,
    상기 제2 도전 라인 위에 층간절연막을 형성하는 단계와,
    상기 층간절연막을 패터닝하여, 상기 제1 도전 라인 위에서 상기 제1 방향으 로 평행하게 연장되는 복수의 라인 형상의 제1 스페이스를 형성하는 단계와,
    상기 제1 스페이스 내에 상기 층간절연막과 다른 식각 선택비를 가지는 물질로 이루어지는 제1 절연 라인을 형성하는 단계와,
    상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 층간절연막을 습식 식각하여 상기 제2 도전 라인과 동일 레벨상에서 상기 제2 도전 라인과 이격되어 있는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 도전 물질을 채워 상기 활성 영역에 전기적으로 연결되는 베리드 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  36. 제35항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 층간절연막의 적어도 일부를 습식 식각하는 단계와,
    상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 통해 노출되는 영역에서 상기 반도체 기판의 활성 영역이 노출될 때 까지 상기 활성 영역 위에 남아 있는 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  37. 제36항에 있어서,
    상기 활성 영역 위에 남아 있는 물질을 제거하기 위하여 이방성 건식 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  38. 제35항에 있어서,
    상기 제1 도전 라인을 형성한 후, 상기 제2 도전 라인을 형성하기 전에, 상기 활성 영역 위에 상기 제1 도전 라인에 의해 자기정렬되는 복수의 SAC (self-align contact)를 형성하는 단계를 더 포함하고,
    상기 베리드 콘택은 상기 SAC에 접하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  39. 제38항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 층간절연막의 적어도 일부를 습식 식각하는 단계와,
    상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 통해 노출되는 영역에서 상기 SAC가 노출될 때 까지 상기 SAC 위에 남아 있는 물질을 이방성 건식식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  40. 제38항에 있어서,
    상기 콘택홀을 형성하는 단계는
    상기 제2 도전 라인을 덮는 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 상기 SAC이 상면이 노출될 때 까지 상기 층간절연막과 상기 SAC 위에 남아 있는 물질을 습식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  41. 제35항에 있어서,
    상기 층간절연막을 형성한 후, 상기 제1 스페이스를 형성하기 전에, 상기 제1 층간절연막 위에 상기 제2 방향으로 상호 평행하게 연장되는 복수의 제2 절연 라인을 형성하는 단계를 더 포함하고,
    상기 층간절연막을 습식 식각하기 위하여 상기 제2 도전 라인을 덮는 절연막, 상기 제1 절연 라인, 및 상기 제2 절연 라인을 식각 마스크로 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  42. 제41항에 있어서,
    상기 층간절연막을 형성하는 단계에서는 상기 제2 도전 라인 사이에서 상기 제2 도전 라인과 평행하게 연장되는 리세스(recess)가 상기 층간절연막의 상면에 형성되고,
    상기 복수의 제2 절연 라인은 상기 리세스 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  43. 제41항에 있어서,
    상기 제1 절연 라인 및 제2 절연 라인은 상호 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  44. 제41항에 있어서,
    상기 층간절연막은 산화막으로 이루어지고,
    상기 절연막, 제1 절연 라인 및 제2 절연 라인은 각각 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  45. 복수의 활성 영역이 정의되어 있는 반도체 기판상에 제1 방향으로 연장되는 복수의 제1 도전 라인을 형성하는 단계와,
    상기 복수의 제1 도전 라인 사이의 영역에서 상기 활성 영역에 접하는 복수의 제1 콘택을 형성하는 단계와,
    상기 제1 도전 라인 위에서 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 제2 도전 라인과 제2 도전 라인 각각의 상면 및 측벽을 덮는 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 위에 층간절연막을 형성하는 단계와,
    상기 층간절연막을 패터닝하여, 상기 제1 도전 라인 위에서 상기 복수의 제1 콘택중 상호 인접한 2 개의 제1 콘택 사이의 영역에 상기 제1 방향으로 연장되는 복수의 라인 형상의 제1 스페이스를 형성하는 단계와,
    상기 제1 스페이스 내에 상기 층간절연막과 다른 식각 선택비를 가지는 물질로 이루어지는 제1 절연 라인을 형성하는 단계와,
    상기 제1 절연막과 상기 제1 절연 라인을 식각 마스크로 하여 이들 사이에 노출된 상기 층간절연막의 적어도 일부를 1차 습식 식각으로 제거하는 단계와,
    상기 1차 습식 식각 후 상기 제1 절연막과 상기 제1 절연 라인을 통해 노출되는 영역 내에서 상기 제1 콘택 위에 남아 있는 물질을 제거하여 상기 제2 도전 라인과 상기 제1 절연 라인 사이에서 상기 제1 콘택의 상면을 노출시키는 콘택홀을 형성하는 단계와,
    상기 콘택홀 내에 도전 물질을 채워 상기 제1 콘택과 연결되는 제2 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  46. 제45항에 있어서,
    상기 제1 절연막 및 상기 제1 절연 라인은 각각 질화막으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  47. 제45항에 있어서,
    상기 1차 습식 식각 후 상기 콘택홀을 형성하기 위하여 상기 제1 콘택 위에 남아 있는 물질을 2차 이방성 건식 식각에 의해 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  48. 제45항에 있어서,
    상기 1차 습식 식각 후 상기 콘택홀을 형성하기 위하여 상기 제1 콘택 위에 남아 있는 물질을 2차 습식 식각에 의해 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  49. 제48항에 있어서,
    상기 1차 습식 식각 및 2차 습식 식각은 각각 동일한 식각 조건하에서 연속적으로 행해지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  50. 제48항에 있어서,
    상기 제1 절연막은 상기 제2 도전 라인의 상면을 덮는 캡핑층과 상기 제2 도전 라인의 측벽을 덮는 절연 스페이서를 포함하고,
    상기 반도체 기판의 상면으로부터 상기 절연 스페이서의 저면까지의 거리가 상기 반도체 기판의 상면으로부터 상기 제1 콘택의 상면까지의 거리보다 더 짧게 되도록 상기 절연 스페이서를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  51. 제45항에 있어서,
    상기 제1 스페이스 형성 후, 상기 제1 스페이스의 내측벽에는 층간절연막이 노출되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  52. 제45항에 있어서,
    상기 층간절연막을 형성한 후 상기 제1 절연 라인을 형성하기 전에,
    상기 복수의 제2 도전 라인중 상호 인접한 2 개의 제2 도전 라인 사이의 영역에서 상기 제2 도전 라인과 이격된 상태로 상기 제2 방향으로 연장되는 제2 절연 라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  53. 제42항에 있어서,
    상기 층간절연막을 형성하는 단계는
    상기 복수의 제2 도전 라인중 상호 인접한 2 개의 제2 도전 라인 사이에 소정 폭을 가지는 제2 스페이스를 한정하는 복수의 리세스가 상기 층간절연막의 상면에 형성되도록 상기 제2 도전 라인의 상부 및 측부에서 각각 제1 절연막을 소정의 두께로 덮는 산화막을 형성하는 단계를 포함하고,
    상기 제2 절연 라인을 형성하기 위하여 상기 제2 스페이스 내에 질화막을 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  54. 제53항에 있어서,
    상기 층간절연막은 ALD (atomic layer deposition) 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  55. 제52항에 있어서,
    상기 반도체 기판의 상면으로부터 상기 제1 스페이스의 저면까지의 거리가 상기 반도체 기판의 상면으로부터 상기 제2 절연 라인의 저면까지의 거리보다 더 크게 되도록 상기 제1 스페이스를 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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