KR100924014B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 워드라인과 비트라인콘택이 숏트(short)되는 현상을 방지하기 위한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명의 반도체소자의 제조 방법은 게이트절연막이 형성된 반도체 기판 상에 게이트 도전막을 형성하는 단계; 상기 게이트도전막의 일부를 식각하여 상기 게이트 도전막 표면에 홈을 형성하는 단계; 상기 홈을 매립하면서 표면이 평탄해진 게이트 하드마스크막을 형성하는 단계; 상기 게이트 하드마스크막, 게이트 도전막 및 게이트 절연막을 패터닝하여 복수의 게이트패턴을 형성하는 단계; 상기 게이트패턴 사이의 반도체기판 상에 랜딩플러그콘택을 형성하는 단계; 상기 랜딩 플러그콘택을 포함한 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 랜딩플러그콘택을 오픈시키는 비트라인콘택홀을 형성하는 단계; 및 상기 비트라인콘택홀을 매립하는 비트라인콘택과 비트라인을 동시에 형성하는 단계를 포함하고, 게이트 하드마스크막을 홈내에 매립하여 비트라인콘택 예정 영역에 위치하는 게이트패턴 탑 부분의 게이트 하드마스크막 두께를 증가시키어, 게이트패턴과 비트라인콘택이 오정렬된다 하더라도 비트라인콘택홀 식각시 게이트 도전막이 드러나는 것을 방지하므로 게이트패턴과 비트라인콘택이 숏트되는 현상을 방지할 수 있고, 이에 따라 소자의 수율을 향상시킬 수 있다.
워드라인, 비트라인콘택, 숏트, 게이트 하드마스크막

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래 기술에 따른 반도체 소자를 도시한 평면도.
도 2는 종래 기술에 따른 숏트 발생을 도시한 단면 사진.
도 3a는 본 발명의 실시예에 따른 반도체 소자를 도시한 평면도.
도 3b는 도 3a의 A-A', B-B' 및 C-C'선에 따른 단면도.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 도면.
도 5a는 제1포토레지스트 패턴을 나타낸 평면도.
도 5b는 제2포토레지스트 패턴을 나타낸 평면도.
도 5c은 제3포토레지스트 패턴을 나타낸 평면도.
도 5d은 제4포토레지스트 패턴을 나타낸 평면도.
도 5e는 제5포토레지스트패턴을 도시한 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
20 : 반도체 기판 21 : 소자분리막
22 : 게이트 절연막 23 : 게이트폴리실리콘막
24 : 게이트텅스텐막 25 : 게이트 하드마스크막
26 : 게이트스페이서 27 : 제 1 층간절연막
28 : 콘택홀 29A, 29B : 랜딩 플러그콘택
30 : 제 2 층간절연막 31 : 비트라인콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 워드라인과 비트라인콘택이 숏트(short)되는 현상을 방지하기 위한 반도체 소자의 제조방법에 관한 것이다.
DRAM 공정시 워드라인(또는 게이트라인이라 칭함)은 최상부층에 하드마스크(Hardmask)를 형성하므로써 후속 자기정렬콘택과 같은 공정에서 워드라인의 게이트전극의 손상을 방지함과 동시에 비트라인콘택 및 스토리지노드콘택과의 숏트를 방지하고 있다.
도 1은 종래기술에 따른 반도체소자의 구조를 도시한 도면이다.
도 1을 참조하면, 반도체 기판(11) 상에 게이트 절연막(12), 게이트폴리실리콘막(13), 게이트텅스텐막(14) 및 게이트 하드마스크막(15)의 순서로 적층된 게이트패턴이 형성된다. 그리고, 게이트패턴의 측벽에 게이트스페이서(16)가 형성되고, 전면에 제1층간절연막(18A)이 형성된다.
그리고, 제1층간절연막(18A)이 식각되어 형성된 콘택홀 내부에 랜딩 플러그 콘택(Landing Plug Contact, 17)이 매립된다.
그리고, 랜딩플러그콘택(17)을 포함한 전면에 제2층간절연막(18B)이 형성되고, 제2층간절연막(18B) 내에 형성된 비트라인콘택홀 내부를 채우면서 제2층간절연막(18B) 상에 비트라인콘택(BLC)을 겸하는 비트라인(19)이 형성된다.
그러나, 종래기술은 비트라인콘택홀과 게이트패턴간 오정렬(Misalign)이 발생되면, 비트라인콘택홀 형성을 위한 식각공정시 게이트패턴 상부의 게이트 하드마스크막(15)이 식각되어, 게이트텅스텐막(14)의 일부가 드러나게 되며, 이로 인해 게이트텅스텐막(14)과 비트라인콘택(BLC)이 숏트(Short)되는 문제가 발생한다.
이와 같이, 게이트패턴과 비트라인콘택이 숏트되면, 정상적인 소자 동작이 불가능하게 되므로 수율(yield)이 저하되게 된다.
도 2는 종래 기술에 따른 숏트 발생을 도시한 단면 사진이다. 도 2의 B 부분을 보면, 게이트패턴의 탑 부분의 게이트 하드마스크막(15)이 식각되어, 게이트텅스텐막(14)의 일부와 비트라인콘택(BLC)이 숏트된 것을 확인할 수 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 워드라인과 비트라인콘택간 숏트를 방지하여 수율을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명의 반도체소자의 제조 방법은 게이트절연막이 형성된 반도체 기판 상에 게이트 도전막을 형성하는 단계; 상기 게이트도전막의 일부를 식각하여 상기 게이트 도전막 표면에 홈을 형성하는 단계; 상기 홈을 매립하면서 표면이 평탄해진 게이트 하드마스크막을 형성하는 단계; 상기 게이트 하드마스크막, 게이트 도전막 및 게이트 절연막을 패터닝하여 복수의 게이트패턴을 형성하는 단계; 상기 게이트패턴 사이의 반도체기판 상에 랜딩플러그콘택을 형성하는 단계; 상기 랜딩 플러그콘택을 포함한 전면에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 랜딩플러그콘택을 오픈시키는 비트라인콘택홀을 형성하는 단계; 및 상기 비트라인콘택홀을 매립하는 비트라인콘택과 비트라인을 동시에 형성하는 단계를 포함하고, 상기 홈은 상기 비트라인이 지나가는 부분의 아래에 형성하고, 상기 게이트하드마스크막은 상기 비트라인콘택홀이 형성되는 영역에서 다른 영역에 비해 더 두껍게 형성되는 것을 특징으로 한다.
삭제
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a는 본 발명의 실시예에 따른 반도체소자의 평면도이다. 도 3b는 도 3a의 A-A', B-B' 및 C-C'선에 따른 단면도이다.
도 3a 및 도 3b를 참조하면, 반도체기판(20) 상부에 복수의 게이트패턴(G)이 형성된다. 여기서, 게이트패턴(G)은 게이트절연막(22), 게이트폴리실리콘막(23), 게이트텅스텐막(24) 및 게이트하드마스크막(25)의 순서로 적층된 구조로서 일정한 간격을 갖고 복수개가 배치된다.
그리고, 게이트패턴 사이의 반도체기판(20) 상에 랜딩플러그콘택(29A, 29B)이 형성된다. 이때, 도면부호 '29A'는 비트라인콘택이 연결될 랜딩플러그콘택이고, '29B'는 스토리지노드콘택이 연결될 랜딩플러그콘택이다. 여기서, '29A'은 이웃하는 비트라인이 공통으로 연결되도록 '29B'에 비해 큰 크기를 갖는다.
그리고, 비트라인콘택이 연결될 랜딩플러그콘택(29A) 상부에 게이트패턴의 상부와 랜딩플러그콘택(29A)을 동시에 오픈시키는 비트라인콘택홀(31)이 형성되어 있다. 여기서, 게이트패턴의 상부와 랜딩플러그콘택을 동시에 오픈시키는 것은 비트라인콘택홀(31)이 오정렬(Misalign)된 경우이다.
게이트패턴(G)의 최상부층인 게이트하드마스크막(25)은 비트라인콘택홀(31)이 오픈되는 지역에서 매우 두껍게 형성되어 있고, 이로써 비트라인콘택홀(31) 형성을 위한 식각공정시 게이트전극 물질이 노출되는 것을 방지한다. 한편, C-C'선에 따르면, 게이트하드마스크막(25)은 A-A'선에 따른 게이트하드마스크막(25)보다 더 얕게 형성되어 있다. 후술하겠지만, 이는 별도의 식각공정을 통해 비트라인(BL)이 지나가는 부분의 게이트텅스텐막(24)에 요홈(24A)을 형성하기 때문이다.
도 4a 내지 도 4g는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정단면도로서, 좌측도면은 도 3의 A-A'선에 다른 단면도이고, 우측도면은 도 3의 B-B'선에 따른 단면도이다. 그리고, 도 5a는 제1포토레지스트 패턴을 나타낸 평면도이고, 도 5b는 제2포토레지스트 패턴을 나타낸 평면도이고, 도 5c은 제3포토레지스트 패턴을 나타낸 평면도이고, 도 5d은 제4포토레지스트 패턴을 나타낸 평면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(20)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(21)을 형성한다. 이러한 소자분리막(21)에 의해 활성영역(20A)이 정의된다.
이어서, 반도체 기판(20) 상에 게이트 절연막(22)을 형성한 후 게이트절연막(22) 상에 게이트전극 물질로서 게이트폴리실리콘막(23)과 게이트텅스텐막(24)을 적층한다.
이어서, 후속 비트라인콘택이 형성될 영역 즉, 비트라인콘택 예정 영역의 게이트텅스텐막(24)을 일부 식각하기 위하여 게이트텅스텐막(24) 상에 제1포토레지스트패턴(PR1)을 형성한다. 이때, 제1포토레지스트패턴(PR1)의 평면도는 도 5a을 참조한다. 후술하겠지만, 제1포토레지스트패턴(PR1)은 게이트패턴 형성을 위한 제2포토레지스트패턴과 교차하는 방향으로 형성된 것이며, 또한, 게이트패턴과 교차하도록 배치되는 비트라인이 지나가는 부분을 오픈시키는 패턴이다. 여기서, 비트라인이지나가는 부분은 통상적으로 활성영역 사이의 소자분리막(21) 상부이며, 활성영역(20A) 상부를 가로지르도록 배치되는 게이트패턴과는 수직으로 교차하여 배치된 다.
이어서, 제1포토레지스트 패턴(PR1)을 마스크로 게이트텅스텐막(24)의 일부 를 식각하여 표면에 요철을 형성한다. 즉, 식각된 부분은 홈(24A)이 되고 식각되지 않은 부분은 홈(24A)보다 높은 표면을 가지므로 결국 요철이 된다. 이때, 홈(24A)은 게이트텅스텐막(24)을 관통하는 것이 아니라 홈(24A) 아래에서 게이트텅스텐막(24)이 일부 남도록 식각하여 형성하는데, 홈(24A) 형성후에 잔류하는 게이트텅스텐막(24)의 두께는 500∼1000Å의 두께가 되며, 이러한 두께는 시트저항 감소를 위해 사용되는 게이트텅스텐막(24)이 가져야 하는 두께를 만족한다.
도 4b에 도시된 바와 같이, 제1포토레지스트 패턴(PR1)을 제거하고, 게이트 텅스텐막(24) 상에 게이트 하드마스크막(25)을 형성한 후 홈(24A)에 따른 표면 굴곡을 평탄화하기 위해 표면을 평탄화한다. 따라서, 게이트하드마스크막(25)은 게이트텅스텐막(24)의 홈(24A)을 매립하면서 표면이 평탄해진 형태가 된다. 여기서, 게이트 하드마스크막(25)은 질화막으로 형성할 수 있다.
이어서, 게이트하드마스크막(25) 상에 활성 영역(20A)을 가로지르는 라인 형태의 제2포토레지스트패턴(PR2)을 형성한다. 이때, 제2포토레지스트패턴(PR2)은 게이트패턴을 형성하기 위한 식각공정시 사용될 게이트마스크이다. 제2포토레지스트패턴(PR2)의 평면도는 도 5b를 참조한다.
도 4c에 도시된 바와 같이, 제2포토레지스트패턴(PR2)을 마스크로 게이트하드마스크막(25), 게이트텅스텐막(24), 게이트폴리실리콘막(23) 및 게이트 절연막(22)을 식각하여 복수의 게이트패턴(G)을 형성한다.
이어서, 제2포토레지스트 패턴(PR2)을 제거한 후, 게이트패턴(G)의 측벽에 게이트스페이서(26)를 형성한다. 게이트스페이서(26)는 게이트패턴(G)을 포함한 전면에 절연막을 증착하고 전면 식각 공정으로 절연막을 게이트패턴(G)의 측벽에만 남김으로써 형성할 수 있다. 게이트스페이서(26)를 구성하는 절연막으로는 질화막을 사용할 수 있다.
도 4d에 도시된 바와 같이, 게이트패턴을 포함한 전면에 제1층간절연막(27)을 형성한다. 제1층간절연막(27)은 산화막으로 형성할 수 있다.
이어서, 제1층간절연막(27) 상에 랜딩 플러그 콘택 형성을 위한 제3포토레지스트패턴(PR3)을 형성하고, 제3포토레지스트패턴(PR3)을 마스크로 제1층간절연막(27)을 식각하여 게이트스페이서(26)가 부착된 게이트패턴(G) 사이의 반도체 기판(20)을 노출하는 콘택홀(28)을 형성한다. 제3포토레지스트패턴(PR3)의 평면도는 도 6c를 참조한다.
이때, 질화막으로 된 게이트스페이서(26) 및 게이트 하드마스크막(25)은 식각되지 않고 산화막으로 형성된 제1층간절연막(27)만 선택적으로 식각되게 되므로, 게이트 폴리실리콘막(23)과 게이트텅스텐막(24)은 게이트스페이서(26) 및 게이트 하드마스크막(25)에 의해 보호되어 식각되지 않는다.
도 4e에 도시된 바와 같이, 제3포토레지스트 패턴(PR3)을 제거한다.
이어서, 콘택홀(28) 내부에 랜딩플러그콘택(29A)을 형성한다. 이때, 랜딩플러그콘택(29A)은 콘택홀(28)을 채울때까지 전면에 폴리실리콘막을 증착한 후, 게이트 하드마스크막(25)을 타겟으로 제1층간절연막(27)까지 평탄화 공정을 실시하여 콘택홀(28) 내에 매립시킨다. 이때, 평탄화 공정으로는 CMP(Chemical Mechanical Polishing) 공정 또는 에치백(etch back) 공정을 사용할 수 있다. 한편, A-A'선에 따르면, 제1층간절연막은 '28A'와 같이 잔류하고, 도시하지 않았지만 스토리지노드콘택이 연결될 랜딩플러그콘택(도 3b의 29B 참조)도 동시에 형성된다.
평탄화 공정시 게이트 하드마스크막(25)의 상부도 일부 제거되게 되며, 그에 따라 평탄화 공정 후 비트라인 예정 영역에는 다른 영역에 비하여 게이트 하드마스크막(25)이 두껍게 잔류되게 된다(D1>D2).
즉, 앞선 공정들에서 비트라인콘택 예정 영역의 게이트텅스텐막(24)에 홈(24A)이 형성되고 홈(24A)에 게이트 하드마스크막(25)이 매립된 상태이므로, 평탄화 공정을 통해 게이트 하드마스크막(25)의 표면이 평탄해지게 되면 비트라인콘택 예정 영역에는 다른 영역에 비해 게이트 하드마스크막(25)이 두껍게 잔류한다(D1>D2).
도 4f에 도시된 바와 같이, 랜딩플러그콘택(29A)을 포함한 전면에 제2층간절연막(30)을 형성하고, 제2층간절연막(30) 상에 비트라인콘택을 형성하기 위하여 제4포토레지스트패턴(PR4)을 형성한다. 이때, 제2층간절연막(30)은 산화막으로 형성할 수 있다. 제4포토레지스트패턴(PR4)의 평면도는 도 5d를 참조하기로 한다.
이어서, 제4포토레지스트패턴(PR4)을 마스크로 제2층간절연막(30)을 식각하여 비트라인콘택홀(31)을 형성한다.
위와 같은 비트라인콘택홀(31) 형성을 위한 식각공정시 오정렬, 즉 랜딩플러그콘택(29A)과 게이트패턴의 상부가 동시에 오픈되는 경우, 게이트하드마스크 막(25)이 두껍게 형성되어 있으므로 비록 일부가 식각(31A)된다고 하더라도 게이트텅스텐막(24)이 노출되지는 않는다. 즉, 평면상으로 홈(24A)과 비트라인콘택홀(31)이 일부 중첩되어 비트라인콘택홀(31) 형성시 게이트하드마스크막(25)이 일부 손실되어도 홈(24A)에 매립된 게이트하드마스크막(25)이 두꺼우므로 게이트텅스텐막이 노출되지는 않는다.
도 4g에 도시된 바와 같이, 비트라인콘택홀(31)을 포함한 제2층간절연막(30) 상에 비트라인콘택홀(31)에 매립되는 비트라인콘택과 비트라인(32)을 동시에 형성한다. 여기서, 비트라인(32) 중에서 비트라인콘택홀(31)에 매립되는 부분은 비트라인콘택이 된다.
여기서, 비트라인(32)은 게이트패턴과 교차하는 형태로 형성하며, 도 5e에 도시된 제5포토레지스트패턴(PR5)을 이용한 식각공정에 의해 형성한다. 여기서, 제5포토레지스트패턴(PR5)은 제1포토레지스트패턴(PR1)가 반전된(Reverse) 포토레지스트패턴이다.
한편, 비트라인(32)이 지나가지 않는 부분의 단면도는 도 3b를 참조하기로 한다.
도 5e는 제5포토레지스트패턴을 도시한 평면도이다.
상술한 실시예에 따르면, 비트라인콘택 예정 영역의 게이트패턴 탑 부분에 존재하는 게이트 하드마스크막(25)의 두께가 두꺼우므로, 게이트패턴과 비트라인콘택홀간에 오정렬이 발생되더라도, 비트라인콘택홀(31) 형성시 게이트텅스텐막(24)이 드러나지 않게 된다. 따라서, 게이트패턴과 비트라인콘택(BLC)이 숏트(short)되 는 불량이 방지된다.
한편, 상술한 실시예에서는 게이트도전막으로 게이트폴리실리콘막과 게이트텅스텐막의 적층을 사용하였으나, 폴리실리콘막 또는 텅스텐막을 단독으로 사용하하거나 금속실리사이드막을 단독으로 사용하는 경우에도 적용이 가능하다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 비트라인콘택 예정 영역의 게이트 도전막에 홈을 형성하고 게이트 도전막상에 형성하는 게이트 하드마스크막을 홈내에 매립하여 비트라인콘택 예정 영역에 위치하는 게이트패턴 탑 부분의 게이트 하드마스크막 두께를 증가시키어, 게이트패턴과 비트라인콘택이 오정렬된다 하더라도 비트라인콘택홀 식각시 게이트 도전막이 드러나는 것을 방지하므로 게이트패턴과 비트라인콘택이 숏트되는 현상을 방지할 수 있고, 이에 따라 소자의 수율을 향상시킬 수 있다.

Claims (8)

  1. 게이트절연막이 형성된 반도체 기판 상에 게이트 도전막을 형성하는 단계;
    상기 게이트도전막의 일부를 식각하여 상기 게이트 도전막 표면에 홈을 형성하는 단계;
    상기 홈을 매립하면서 표면이 평탄해진 게이트 하드마스크막을 형성하는 단계;
    상기 게이트 하드마스크막, 게이트 도전막 및 게이트 절연막을 패터닝하여 복수의 게이트패턴을 형성하는 단계;
    상기 게이트패턴 사이의 반도체기판 상에 랜딩플러그콘택을 형성하는 단계;
    상기 랜딩 플러그콘택을 포함한 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 랜딩플러그콘택을 오픈시키는 비트라인콘택홀을 형성하는 단계; 및
    상기 비트라인콘택홀을 매립하는 비트라인콘택과 비트라인을 동시에 형성하는 단계를 포함하고,
    상기 홈은 상기 비트라인이 지나가는 부분의 아래에 형성하고, 상기 게이트하드마스크막은 상기 비트라인콘택홀이 형성되는 영역에서 다른 영역에 비해 더 두껍게 형성되는
    반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 비트라인콘택홀은 상기 홈에 매립된 게이트하드마스크막 상에서 오픈되는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 비트라인과 상기 게이트패턴은 교차하는 형태로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 홈을 형성하는 단계는,
    상기 비트라인이 지나가는 부분을 오픈시키는 포토레지스트패턴을 이용하여 상기 게이트도전막의 일부를 식각하는 반도체소자의 제조 방법.
  5. 제4항에 있어서,
    상기 비트라인은 상기 포토레지스트패턴이 반전된 포토레지스트패턴을 이용한 식각으로 형성하는 반도체소자의 제조 방법.
  6. 제1항에 있어서,
    상기 비트라인이 지나가는 부분의 게이트하드마스크막 두께는 상기 비트라인 이 지나가지 않는 부분에 비해 더 두껍게 형성되는 반도체소자의 제조 방법.
  7. 제1항에 있어서,
    상기 게이트도전막은,
    폴리실리콘막과 텅스텐막의 적층구조로 형성하는 반도체소자의 제조 방법.
  8. 제1항에 있어서,
    상기 게이트하드마스크막은, 질화막인 반도체소자의 제조 방법.
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KR20060004468A (ko) * 2004-07-09 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040055483A (ko) * 2002-12-21 2004-06-26 주식회사 하이닉스반도체 반도체 소자의 비트라인 형성방법
KR20060004468A (ko) * 2004-07-09 2006-01-12 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

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