KR20070094150A - 플래쉬 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 반도체 기판상에 터널 산화막과 부유 게이트와 유전체막과 제어 게이트 및 하드마스크 질화막이 적층된 구조의 게이트를 다수개 형성하는 단계와, 결과물상에 스탑퍼 질화막을 형성하는 단계와, 스탑퍼 질화막상에 제 1 층간절연막을 형성하고 스탑퍼 질화막이 노출되도록 제 1 층간절연막을 평탄 제거하는 단계와, 제 1 층간절연막을 포함한 전면에 제 2 층간절연막을 형성하고 자기 정렬 콘택(Self Aligned Contact) 공정으로 제 2 층간절연막과 제 1 층간절연막에 드레인 콘택홀들을 형성하는 단계와, 드레인 콘택홀들 하부의 상기 스탑퍼 질화막을 제거하고 드레인 콘택홀들을 매립하여 드레인 콘택들을 형성하는 단계와, 전면에 제 3 층간절연막을 형성하고 제 3 층간절연막에 드레인 콘택들 및 이에 인접한 제 2 절연막의 소정 부분을 노출하는 콘택홀들을 형성하고 콘택홀들을 매립하여 플러그들을 형성하는 단계를 포함한다.
드레인 콘택, 자기 정렬 콘택, 브릿지(bridge)
Description
도 1a 내지 도 1j는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도
도 2는 본 발명에 따른 플래쉬 메모리 소자의 평면도
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 11 : 터널 산화막
16 : 게이트 17 : 선택 산화막
18 : 버퍼 산화막 19 : 스페이서 질화막
20 : 스페이서 21 : 스탑퍼 질화막
25 : 드레인 콘택 29 : 31 : 제 1, 제 2 플러그
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 특히 드레인 콘택 공정의 마진(margin)을 향상시키기 위한 플래쉬 메모리 소자의 제조방법에 관한 것이다.
고집적화로 플래쉬 메모리 소자의 피치 사이즈(pitch size)가 감소됨에 따라서, 종래의 딥 콘택 식각(deep contact etch) 방식으로 드레인 콘택을 형성할 경우 포토레지스트 마진(margin) 부족으로 인하여 콘택 탑 브릿지(contact top bridge)가 발생되거나, 콘택 바우잉 프로파일(contact bowing profile)로 인하여 드레인 콘택들 사이의 소자분리막 스페이스(space)가 감소되고 드레인 콘택을 매립하기 전에 실시하는 습식 크리닝(wet cleaning) 공정시 소자분리막이 손실되게 되어 이웃하는 드레인 콘택들간에 브릿지(bridge)가 발생되고 있다.
드레인 콘택들간 브릿지를 방지하기 위해서는 소자분리막의 스페이스(space)를 늘리면 되지만, 소자분리막 스페이스를 증가시키기 위해서는 드레인 콘택의 CD(Critical Dimension)를 감소시켜야 하므로 드레인 콘택의 바텀 스페이스(bottom space) 확보가 어려워져 콘택 낫 오픈(contact not open)의 가능성이 있다.
한편, 고집적화로 드레인 콘택과 게이트 라인간 스페이스가 감소됨에 따라서 드레인 콘택과 게이트 라인이 숏트(short)되는 불량이 발생할 가능성이 매우 크다.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 이웃하는 드레인 콘택들간 브릿지를 방지할 수 있고 드레인 콘택 낫 오픈 현상을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 게이트 라인과 드레인 콘택이 숏트되는 불량을 방지할 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판상에 터널 산화막과 부유 게이트와 유전체막과 제어 게이트 및 하드마스크 질화막이 적층된 구조의 게이트를 다수개 형성하는 단계와, 상기 결과물상에 스탑퍼 질화막을 형성하는 단계와, 상기 스탑퍼 질화막상에 제 1 층간절연막을 형성하고 상기 스탑퍼 질화막이 노출되도록 상기 제 1 층간절연막을 평탄 제거하는 단계와, 상기 제 1 층간절연막을 포함한 전면에 제 2 층간절연막을 형성하고 자기 정렬 콘택 식각 공정으로 상기 제 2 층간절연막과 상기 제 1 층간절연막에 드레인 콘택홀들을 형성하는 단계와, 상기 드레인 콘택홀들 하부의 상기 스탑퍼 질화막을 제거하고 상기 드레인 콘택홀들을 매립하여 드레인 콘택들을 형성하는 단계와, 상기 전면에 제 3 층간절연막을 형성하고 상기 제 3 층간절연막에 상기 드레인 콘택들 및 이에 인접한 상기 제 2 절연막의 소정 부분을 노출하는 콘택홀들을 형성하고 상기 콘택홀들을 매립하여 플러그들을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상 의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정을 각 단계별로 나타낸 단면도이고, 도 2는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 평면도이다.
본 발명에 따른 플래쉬 메모리 소자 제조를 위해서는 먼저, 도 1a에 도시된 바와 같이 반도체 기판(10)상에 터널 산화막(11)과 부유 게이트(12)와 유전체막(13)과 제어 게이트(14)와 하드마스크 질화막(15)이 적층된 구조의 게이트(16)를 다수개 형성한다. 여기서, 부유 게이트(12)는 폴리실리콘막으로 형성함이 바람직하고, 제어 게이트(14)는 폴리실리콘막(14a)과 금속막(14b)의 적층막으로 형성함이 바람직하며, 금속막(14b)은 텅스텐(W)막 또는 텅스텐 실리사이드막(WSix) 중 어느 하나로 형성함이 바람직하다.
도시된 게이트(16)들 중 유전체막(13)에 의해 부유 게이트(12)와 제어 게이트(14)가 분리된 구조를 갖는 게이트들은 메모리 셀의 게이트들이고, 유전체막(13)의 일부가 제거되어 부유 게이트(12)와 제어 게이트(14)가 버팅 콘택(butting contact)을 이루는 게이트들은 드레인 선택 라인(Drain Selective Line)들이다. 그리고, 도시하지는 않았지만 드레인 선택 라인과 동일한 구조를 갖는 소오스 선택 라인이 드레인 선택 라인과 메모리 셀들을 사이에 두고 형성되게 된다.
이어서, 선택적 산화(selective oxidation) 공정으로 부유 게이트(12)와 제 어 게이트(14)의 양측면 및 노출된 반도체 기판(10)에 선택 산화막(17)을 형성하고, 선택 산화막(17)을 포함한 전표면상에 버퍼 산화막(18)을 형성한다.
그런 다음, 도 1b에 도시하는 바와 같이 드레인 선택 라인들과 그들 사이의 반도체 기판(10)을 노출하는 제 1 포토레지스트(PR1)를 형성하고, 제 1 포토레지스트(PR1)를 마스크로 버퍼 산화막(18)을 제거한다. 도면으로 도시하지는 않았지만, 제 1 포토레지스트(PR1)를 소오스 선택 라인들과 그들 사이의 반도체 기판(10)도 노출하도록 형성하여 해당 부분의 버퍼 산화막(18)도 제거될 수 있도록 한다. 버퍼 산화막(18) 제거시 습식 식각 공정을 사용하며, 식각 용액으로는 NH4F와 HF를 사용함이 바람직하다. 이처럼 버퍼 산화막(18)을 제거해 주는 이유는 하드마스크 질화막(15)상에 버퍼 산화막(18)이 남아있을 경우 후속으로 진행되는 자기 정렬 콘택(Self Aligned Contact : SAC) 공정시 식각 선택비로 인해 하드마스크 질화막(15)에 비하여 버퍼 산화막(18)이 빠르게 식각되게 되므로 SAC 공정이 어려울 수 있고, SAC 공정 이후에 실시하는 습식 크리닝 공정시 버퍼 산화막(18) 손실이 증가되어 게이트와 드레인 콘택이 숏트되는 불량이 발생될 수 있기 때문이다.
이어서, 도 1c에 도시하는 바와 같이 제 1 포토레지스트(PR1)를 제거하고 전면에 스페이서 질화막(19)을 증착하고 게이트(16)의 측면에만 남도록 스페이서 질화막(19)과 버퍼 산화막(18)을 전면 식각하여 스페이서(20)를 형성한다.
그런 다음, 도 1d에 도시하는 바와 같이 전표면에 스탑퍼 산화막(미도시)과 스탑퍼 질화막(21)을 순차 형성하고, 스탑퍼 질화막(21)상에 제 1 층간절연막(22) 을 형성한다. 제 1 층간절연막(22)은 산화막으로 형성함이 바람직하다.
이어서, 도 1e에 도시하는 바와 같이 스탑퍼 질화막(21)이 노출되도록 제 1 층간절연막(22)에 대하여 평탄화 공정을 실시한다. 평탄화 공정으로는 전면 식각 공정 또는 CMP(Chemical Mechanical Polishing) 공정을 사용한다. 스탑퍼 질화막(21)과 산화막으로 된 제 1 층간절연막(22)은 상이한 식각 선택비를 가지므로 평탄화 공정은 스탑퍼 질화막(21)상에서 균일하게 멈춰지게 된다.
이어서, 전면에 제 2 층간절연막(23)을 형성하고 제 2 층간절연막(23)상에 제 2 포토레지스트(PR2)를 도포한 후, 노광 및 현상 공정으로 드레인 선택 라인들과 그들 사이의 활성 영역을 홀 타입으로 오픈하도록 제 2 포토레지스트(PR2)를 패터닝한다. 그리고, 도시하지는 않았지만 제 2 포토레지스트(PR2)가 소오스 선택 라인들과 그들 사이의 영역을 소오스 선택 라인에 수직한 라인 형태로 오픈하도록 제 2 포토레지스트(PR2)를 패터닝하도록 한다.
그런 다음, 도 1f에 도시하는 바와 같이 제 2 포토레지스트(PR2)를 마스크로 하고 스탑퍼 질화막(21)을 식각 정지막으로 하는 SAC(Self Aligned Contact) 공정으로 제 2 층간절연막(23)과 제 1 층간 절연막(22)을 식각하여 드레인 콘택홀(24)을 형성하고, 소오스 트렌치(미도시)를 형성한다. SAC 공정시 질화막보다 산화막에 대하여 빠른 식각 속도를 갖도록 하는 식각 가스 예를 들어, C5F8과 Ar과 O2의 혼합 가스, C5F8과 Ar과 O2와 CH2F2의 혼합 가스, C4F6과 O2와 Ar과 CF4의 혼합 가스 중 어느 하나를 사용한다.
SAC 공정은 스탑퍼 질화막(21)상에서 멈춰지게 되며, 드레인 콘택홀(24)이 형성되는 부분의 버퍼 산화막(18)을 제거한 상태이므로 제 2 포토레지스트(PR2)가 정확히 얼라인(align)되지 않고 쉬프트(shift)되었더라도 하드마스크 질화막(15)과 스탑퍼 질화막(21)이 충분히 식각 배리어 역할을 하므로 하부의 제어 게이트(14) 및 부유 게이트(12)가 노출되는 현상은 발생되지 않는다. 또한, SAC 공정은 스탑퍼 질화막(21)에 의해 멈춰지게 되므로 사이즈가 다른 드레인 콘택홀과 소오스 트렌치를 동시에 형성할 때 발생되는 로딩 효과(loading effect)가 방지되게 된다.
이어, 드레인 콘택홀(24) 및 소오스 트렌치(미도시) 하부의 스탑퍼 질화막(21)과 스탑퍼 산화막(미도시)을 제거하여 반도체 기판(10)을 노출시킨다.
이어, 도 1g에 도시하는 바와 같이 제 2 포토레지스트(PR2)를 제거하고 드레인 콘택홀(25) 및 소오스 트렌치(미도시)를 포함한 전면에 도전막을 증착하고 제 2 층간절연막(24)이 노출되도록 도전막을 CMP하여 드레인 콘택(26) 및 소오스 라인(미도시)을 형성한다. 도전막으로는 텅스텐(W), 알루미늄(Al) 및 폴리실리콘 등으로 형성함이 바람직하다.
그런 다음, 도 1h에 도시하는 바와 같이 드레인 콘택(26)을 포함한 전면에 질화막(26)과 제 3 층간절연막(27)을 순차 형성하고, 제 3 층간절연막(27)과 질화막(26)에 드레인 콘택(25)들 및 이에 인접한 제 2 층간절연막(23)을 노출하는 제 1 콘택홀(28)들을 형성한다. 여기서, 제 3 층간절연막(27)은 산화막으로 형성함이 바람직하다.
차후에 제 1 콘택홀(28)들을 매립하여 형성되는 제 1 플러그들간 브릿지를 방지하기 위해서는 이웃하는 제 1 콘택홀(28)들에 의해 노출되는 제 2 층간절연막(23)들은 드레인 콘택(25)을 기준으로 서로 반대 방향에 위치되도록 한다. 예를 들어, 짝수 번째 제 1 콘택홀(28)이 드레인 콘택(25) 좌측의 제 2 층간절연막(23)을 노출한다면, 홀수 번째 제 1 콘택홀(28)은 드레인 콘택(25) 우측의 제 2 층간절연막(23)을 노출하도록 구성한다.
도 1i에 도시하는 바와 같이 제 1 콘택홀(28)들내에 도전막을 매립하여 제 1 플러그(29)들을 형성한다.
이후, 도 1j에 도시하는 바와 전면에 제 4 층간절연막(30)을 형성하고 제 1 플러그(29)들의 일부분을 노출하는 제 2 콘택홀들을 형성하고 제 2 콘택홀들에 도전막을 매립하여 제 2 플러그(31)들을 형성한다.
이상으로, 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.
이상의 본 발명에 의하면, 드레인 콘택 식각 높이를 최소화하고 자기 정렬 콘택 공정을 사용하여 드레인 콘택을 형성하므로 딥 콘택 방식에서 포토레지스트 마진 부족에 의한 드레인 콘택들간 탑 브릿지 현상 및 바우잉 프로파일로 인한 드레인 콘택들간 브릿지 현상을 원천적으로 방지된다. 또한, 자기 정렬 콘택 공정이 스탑퍼 질화막(21)상에서 멈춰지게 되므로 게이트(16)와 드레인 콘택(25)간 숏트가 방지되게 되고, 드레인 콘택(25)의 바텀 스페이스를 최대로 확보되어 콘택 낫 오픈 현상이 방지되게 된다.
그리고, 도 1j 및 도 2에 도시된 바와 같이 제 1 플러그(29)들이 드레인 콘택(25)을 기준으로 서로 반대 방향에 위치되게 형성하므로 마진(margin)이 극대화 되어 브릿지 현상이 방지되게 된다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 드레인 콘택 식각 높이를 최소화하고 자기 정렬 콘택 공정을 사용하여 드레인 콘택을 형성하므로 딥 콘택 방식에서 포토레지스트 마진 부족에 의한 드레인 콘택들간 탑 브릿지 현상 및 바우잉 프로파일로 인한 드레인 콘택들간 브릿지 현상을 원천적으로 방지할 수 있다.
둘째, 자기 정렬 콘택 공정이 스탑퍼 질화막상에서 멈춰지게 되므로 게이트와 드레인 콘택간 숏트를 방지할 수 있고, 드레인 콘택의 바텀 스페이스를 최대로 확보할 수 있어 콘택 낫 오픈 현상을 방지할 수 있다.
셋째, 자기 정렬 콘택 공정은 스탑퍼 질화막에 의해 멈춰지게 되므로 사이즈가 다른 드레인 콘택홀과 소오스 트렌치를 동시에 형성할 때 발생되는 로딩 효과(loading effect)를 방지할 수 있다.
넷째, 제 1 플러그들을 엊갈려서 구성하여 공정 마진을 향상시킬 수 있으므로 탑 브릿지 현상을 방지할 수 있다.
Claims (8)
- 반도체 기판상에 터널 산화막과 부유 게이트와 유전체막과 제어 게이트 및 하드마스크 질화막이 적층된 구조의 게이트를 다수개 형성하는 단계;상기 결과물상에 스탑퍼 질화막을 형성하는 단계;상기 스탑퍼 질화막상에 제 1 층간절연막을 형성하고 상기 스탑퍼 질화막이 노출되도록 상기 제 1 층간절연막을 평탄 제거하는 단계;상기 제 1 층간절연막을 포함한 전면에 제 2 층간절연막을 형성하고 자기 정렬 콘택 식각 공정으로 상기 제 2 층간절연막과 상기 제 1 층간절연막에 드레인 콘택홀들을 형성하는 단계;상기 드레인 콘택홀들 하부의 상기 스탑퍼 질화막을 제거하고 상기 드레인 콘택홀들을 매립하여 드레인 콘택들을 형성하는 단계;상기 전면에 제 3 층간절연막을 형성하고 상기 제 3 층간절연막에 상기 드레인 콘택들 및 이에 인접한 상기 제 2 절연막의 소정 부분을 노출하는 콘택홀들을 형성하고 상기 콘택홀들을 매립하여 플러그들을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 플러그들을 형성한 이후에 상기 플러그들을 포함한 전면에 제 4 층간절 연막을 형성하는 단계;상기 제 4 층간절연막에 상기 플러그들의 소정 부분을 노출하는 콘택홀을 형성하고 상기 콘택홀을 매립하여 상부 플러그들을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 스탑퍼 질화막을 형성하기 전에 상기 게이트들의 양측면에 스페이서를 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법,
- 제 3항에 있어서,상기 스페이서를 형성하는 단계는 선택적 산화 공정으로 상기 부유 게이트와 상기 제어 게이트 및 상기 반도체 기판의 표면에 제 1 산화막을 형성하는 단계;상기 제 1 산화막을 포함한 전표면상에 제 2 산화막을 형성하는 단계;상기 자기 정렬 콘택이 형성될 부위를 노출하는 포토레지스트를 형성하는 단계;상기 포토레지스트를 마스크로 상기 제 2 산화막을 제거하는 단계;상기 포토레지스트를 제거하는 단계;상기 결과물상에 스페이서 질화막을 형성하는 단계;상기 게이트들의 측면에만 남도록 상기 스페이서 질화막과 상기 제 2 산화막과 상기 제 1 산화막을 전면식각하는 단계로 이루어지는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 스탑퍼 질화막을 형성하기 전에 상기 게이트들을 포함한 전면에 스탑퍼 산화막을 더 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 자기 정렬 식각 공정을 질화막보다 산화막에 대하여 빠른 식각 속도를 갖도록 하는 식각 가스 분위기에서 실시하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 식각 가스로 C5F8과 Ar과 O2의 혼합 가스, C5F8과 Ar과 O2와 CH2F2의 혼합 가스, C4F6과 O2와 Ar과 CF4의 혼합 가스 중 어느 하나를 사용하는 플래쉬 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 3 층간절연막을 형성하기 전에 질화막을 더 형성하는 플래쉬 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060024426A KR20070094150A (ko) | 2006-03-16 | 2006-03-16 | 플래쉬 메모리 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060024426A KR20070094150A (ko) | 2006-03-16 | 2006-03-16 | 플래쉬 메모리 소자의 제조방법 |
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|---|---|
| KR20070094150A true KR20070094150A (ko) | 2007-09-20 |
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ID=38688088
Family Applications (1)
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| KR (1) | KR20070094150A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8198669B2 (en) | 2009-01-09 | 2012-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| US9190404B2 (en) | 2012-07-31 | 2015-11-17 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
2006
- 2006-03-16 KR KR1020060024426A patent/KR20070094150A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8198669B2 (en) | 2009-01-09 | 2012-06-12 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
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