JP2008091368A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2008091368A JP2008091368A JP2006267022A JP2006267022A JP2008091368A JP 2008091368 A JP2008091368 A JP 2008091368A JP 2006267022 A JP2006267022 A JP 2006267022A JP 2006267022 A JP2006267022 A JP 2006267022A JP 2008091368 A JP2008091368 A JP 2008091368A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- gate
- memory cell
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000002955 isolation Methods 0.000 claims abstract description 27
- 238000001039 wet etching Methods 0.000 claims abstract description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 27
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 27
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 15
- 238000000576 coating method Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 230000004888 barrier function Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 4
- 238000010030 laminating Methods 0.000 claims description 3
- 238000000638 solvent extraction Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 43
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 24
- 229910052710 silicon Inorganic materials 0.000 description 24
- 239000010703 silicon Substances 0.000 description 24
- 229920001709 polysilazane Polymers 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 230000002950 deficient Effects 0.000 description 6
- 229910021332 silicide Inorganic materials 0.000 description 6
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 6
- 239000005380 borophosphosilicate glass Substances 0.000 description 5
- 101000658644 Homo sapiens Tetratricopeptide repeat protein 21A Proteins 0.000 description 4
- 102100034913 Tetratricopeptide repeat protein 21A Human genes 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 238000004380 ashing Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000011800 void material Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000010306 acid treatment Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
Abstract
【課題】 ＳＯＧを使用する場合でも、加工工程における工程能力を良好に維持する。
【解決手段】 半導体基板と、この半導体基板の溝内に素子分離用絶縁膜を埋め込んだ素子分離領域と、複数のメモリセルトランジスタと、選択ゲートトランジスタとを備え、前記素子分離領域の少なくとも前記選択ゲートトランジスタが隣接する部分に形成される前記素子分離用絶縁膜は、前記半導体基板の溝内の底面から所定の深さまでを覆うように埋め込まれたＳＯＧからなる第１の絶縁膜と、この第１の絶縁膜の上面および前記溝の側壁部を覆うように形成されウェットエッチング処理に耐性を有する第２の絶縁膜とから構成されていることを特徴とする半導体装置。
【選択図】 図１
【解決手段】 半導体基板と、この半導体基板の溝内に素子分離用絶縁膜を埋め込んだ素子分離領域と、複数のメモリセルトランジスタと、選択ゲートトランジスタとを備え、前記素子分離領域の少なくとも前記選択ゲートトランジスタが隣接する部分に形成される前記素子分離用絶縁膜は、前記半導体基板の溝内の底面から所定の深さまでを覆うように埋め込まれたＳＯＧからなる第１の絶縁膜と、この第１の絶縁膜の上面および前記溝の側壁部を覆うように形成されウェットエッチング処理に耐性を有する第２の絶縁膜とから構成されていることを特徴とする半導体装置。
【選択図】 図１
Description
本発明は、メモリセル領域の素子間分離にＳＴＩ構造を用いる構成の半導体装置及びその製造方法に関する。
集積回路を形成する半導体装置においては、その集積度を高めるべく微細化が進められている。その微細化の要素の一つとして素子分離領域の縮小化がある。近年では、ＳＴＩ（shallow trench isolation）技術が導入され、狭い幅での素子分離が可能となってきているが、この場合には半導体基板に形成した溝内への絶縁膜の埋め込み性が悪いと絶縁特性に影響を及ぼすことになる。
そこで、従来では、たとえば特許文献１に示すような塗布型の酸化膜を埋め込みに使用することが考えられている。塗布型の酸化膜としては、例えば過水素化シラザン重合体溶液などの溶液である。これをスピンコートして熱処理を行うことで酸化膜として溝内を埋め込み形成するものである。
不揮発性半導体装置などでは、メモリセル領域および周辺回路領域のそれぞれの素子についてＳＴＩにより素子分離領域の形成をすることが行われている。その形成方法は、溝を形成した後に、ＨＤＰ（high density plasma）法などを用いてシリコン酸化膜を溝内に埋め込むように形成するが、微細化が進行するにしたがって埋め込み領域の狭い部分ではボイドが発生しやすい。
そこで、ボイドが閉じてしまう状態になる前にシリコン酸化膜の成膜を停止し、ボイドの内部に充填するように塗布型酸化膜の一種であるポリシラザン塗布液をスピンコートする。ポリシラザン塗布液は、塗布後に熱処理を行うことでシリコン酸化膜に転換することができる。これにより、ボイドが発生する場合でもこれを充填して優れた品質の絶縁膜を形成することができる。
ところが、このようなポリシラザン塗布液などから形成するシリコン酸化膜は、一般に、その後の加工工程での取り扱いが難しく、工程能力的に使い難い面がある。例えば、ウェット処理がある場合には、熱酸化膜に比べてエッチングレートが大きいことから、その制御性を高くすることが難しい点が挙げられる。
特開２００６−１９６８４３号公報
本発明は、ポリシラザン塗布液などの塗布型酸化膜を使用する構成の場合に、その加工工程における工程能力を良好に維持することができるようにした半導体装置およびその製造方法を提供することを目的とする。
本発明の半導体装置は、半導体基板と、この半導体基板の表面に素子形成領域を区画形成するための溝内に素子分離用絶縁膜を埋め込んで設けられた素子分離領域と、前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極を有する複数のメモリセルトランジスタと、前記メモリセルトランジスタが所定個数並んだ端部に位置するように設けられ前記ゲート絶縁膜を介して形成された選択ゲート電極を有する選択ゲートトランジスタとを備え、前記素子分離領域の少なくとも前記選択ゲートトランジスタが隣接する部分に形成される前記素子分離用絶縁膜は、前記半導体基板の溝内の底面から所定の深さまでを覆うように埋め込まれた塗布型酸化膜からなる第１の絶縁膜と、この第１の絶縁膜の上面および前記溝の側壁部を覆うように形成されウェットエッチング処理に耐性を有する第２の絶縁膜とから構成したところに特徴を有する。
また、本発明の半導体装置の製造方法は、半導体基板にゲート絶縁膜および第１の導体膜を積層形成した後に所定間隔で素子分離領域用の溝を形成する工程と、前記半導体基板の前記溝内にその底面から前記ゲート絶縁膜との境界付近の深さまで充填するように素子分離用絶縁膜の第１の絶縁膜として塗布型酸化膜を形成する工程と、ゲート間絶縁膜、第２の導体膜および加工用マスク材を積層し、メモリセルトランジスタおよび選択ゲートトランジスタのゲート電極構造を形成する工程と、前記選択ゲートトランジスタのゲート電極が隣接する部分を開口して前記塗布型酸化膜を所定深さまでエッチング加工する工程と、ウェットエッチングに耐性のある第２の絶縁膜を全面に形成する工程と、前記メモリセルトランジスタのゲート電極の間を埋め且つ前記選択トランジスタのゲート電極の側壁にスペーサとして設ける第１の層間絶縁膜を形成する工程と、前記スペーサ部分をウェットエッチング処理により除去する工程と、バリア用の第４の絶縁膜を形成する工程とを備えたところに特徴を有する。
本発明によれば、メモリセルトランジスタの形成領域において素子分離領域の溝内に塗布型酸化膜を埋め込むと共にその上面部にウェットエッチングに耐性のある絶縁膜を形成しているので、素子分離領域への絶縁膜の充填性の向上を図ると共に後工程でのウェットエッチング処理などでの塗布型酸化膜の損傷を防止することができるようになる。
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の一実施形態について図面を参照して説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
図２はＮＡＮＤ型フラッシュメモリのメモリセル領域の概略的な平面図である。半導体基板としてのシリコン基板１のメモリセル領域においては、図示のように素子分離領域としてのＳＴＩ２により素子形成領域である活性領域３が帯状に区画形成されている。ＳＴＩ２は、後述するようにシリコン基板１に所定間隔で形成したトレンチ（溝）内部に複数種類の絶縁膜を埋め込んで形成したものである。
メモリセルトランジスタのワード線４ａおよび選択ゲートトランジスタの選択ゲート線４ｂが、シリコン基板１の上面にＳＴＩ２と直交するように配置形成されている。選択ゲート線４ｂ間の間隔は、ワード線４ａ間の間隔より広くなるように配置されている。ワード線４ａと活性領域３が交差する領域のシリコン基板１上にメモリセルトランジスタのゲート電極ＭＧが形成されている。また、選択ゲート線４ｂと活性領域３が交差する領域のシリコン基板１上に選択ゲートトランジスタのゲート電極ＳＧが形成されている。さらに、選択ゲート線４ｂ間の活性領域３上に、ビット線コンタクト１７が形成されている。
図１（ａ）〜（ｄ）は、それぞれ図２中に示した切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した縦断面の模式図を示しており、以下、図３以降の工程図面においても同等の部分の縦断面を示すものである。すなわち、図１（ａ）、（ｂ）はそれぞれメモリセルトランジスタ、選択ゲートトランジスタの活性領域３に沿った断面を示しており、図１（ｃ）はメモリセルトランジスタのワード線４ａに沿ったワード線４ａ間の断面を示しており、図１（ｄ）は選択ゲート線４ｂに沿ったビット線コンタクト１６形成領域の断面を示している。
メモリセルトランジスタのゲート電極ＭＧを示す図１（ａ）において、シリコン基板１には、図２に示すＳＴＩ２により分離形成された活性領域３の表面に、ゲート絶縁膜としてのゲート酸化膜５が形成され、この上にゲート電極ＭＧが所定間隔で形成されている。ゲート電極ＭＧは、下から第１の導体膜としての多結晶シリコン膜６、ゲート間絶縁膜としてのＯＮＯ（oxide-nitride-oxide）膜７、第２の導体膜としての多結晶シリコン膜８およびこの上部をシリサイド化して形成したコバルトシリサイド（ＣｏＳｉ）膜９から構成されている。多結晶シリコン膜６、８はそれぞれフローティングゲート電極、コントロール電極として機能するものである。
ゲート電極ＭＧの側壁部にはＬＰＣＶＤ（low pressure chemical vapor deposition）法により形成された５〜１０ｎｍの膜厚のＨＴＯ（high temperature oxide）膜１０が第２の絶縁膜として形成され、その内側部分のゲート電極ＭＧ間には第１の層間絶縁膜としてのＴＥＯＳ酸化膜１１が埋め込まれている。このゲート電極ＭＧに埋め込まれたＴＥＯＳ膜１１は、その上面の高さがゲート電極ＭＧのシリコン基板１上面からの高さとほぼ等しい位置まで埋め込まれている。ゲート電極ＭＧの上面およびＴＥＯＳ膜１１の上面にバリア膜として機能するシリコン窒化膜１２が形成され、その上部に第３の層間絶縁膜としてのｄ−ＴＥＯＳ膜１３が形成されている。ゲート電極ＭＧ間にはＴＥＯＳ膜１１がゲート電極ＭＧの上端付近まで埋め込まれているので、シリコン窒化膜１２はゲート電極ＭＧの下部に入り込むことなく形成されている。
次に、図１（ｂ）において、選択ゲートトランジスタのゲート電極ＳＧは、シリコン基板１の活性領域３に、同様にしてゲート酸化膜５を介して形成されている。ゲート電極ＳＧは、メモリセルトランジスタＭのゲート電極ＭＧと同じ積層構造とされている。また、ゲート電極ＳＧにおいては、ＯＮＯ膜７の一部が開口された状態で多結晶シリコン膜８が積層されており、これによって多結晶シリコン膜６と８とが電気的に短絡された状態となっている。
ゲート電極４ｂの側壁にはＨＴＯ膜１０が形成されると共に、第４の絶縁膜としてのシリコン窒化膜１４が形成されている。この内側には第２の層間絶縁膜としてのＢＰＳＧ（boro phospho silicate glass）膜１５が埋め込まれている。ＨＴＯ膜１０、シリコン窒化膜１４およびＢＰＳＧ膜１５の上端部はゲート電極４ｂの上面よりも下がった高さに形成されており、バリア膜としてのシリコン窒化膜１２は下がった位置に形成され、これを充填するようにｄ−ＴＥＯＳ膜１３が形成されている。
また、選択ゲートトランジスタのゲート電極ＳＧ間には、コンタクトホールが形成され、その内面にバリアメタルとしてのＴｉＮ膜１６が形成され、このＴｉＮ膜１６の内側にタングステン（Ｗ）膜を埋め込み不要な部分を除去することでコンタクトプラグ１７が形成されている。
また、選択ゲートトランジスタのゲート電極ＳＧ間には、コンタクトホールが形成され、その内面にバリアメタルとしてのＴｉＮ膜１６が形成され、このＴｉＮ膜１６の内側にタングステン（Ｗ）膜を埋め込み不要な部分を除去することでコンタクトプラグ１７が形成されている。
次に、図１（ｃ）において、メモリセルトランジスタの形成領域におけるＳＴＩ２は、シリコン基板１に形成された溝内の内面にＬＰＣＶＤ法によりシリコン酸化膜１８が膜厚１０ｎｍ程度で形成されており、このシリコン酸化膜１８の内側に素子分離用絶縁膜の第１の絶縁膜としてＳＯＧ（spin on glass）膜１９が充填されている。ＳＯＧ膜１９は、具体的には後述するが、ポリシラザン（ＰＳＺ；polysilazane）を塗布することで形成している。ＳＯＧ膜１９の上面には第３の絶縁膜としてのＨＤＰ膜２０が形成されており、シリコン基板１の表面部分にはゲート酸化膜５が形成されている。ゲート酸化膜５およびＨＤＰ膜２０の上に、ＨＴＯ膜１０が形成され、その上にＴＥＯＳ酸化膜１１、シリコン窒化膜１２、ｄ−ＴＥＯＳ膜１３が順次形成されている。
また、図１（ｄ）において、選択ゲートトランジスタの形成領域におけるＳＴＩ２は、シリコン基板１に形成された溝内の内面にシリコン酸化膜１８が形成されると共に、溝の底部側にＳＯＧ膜１９が形成されている。このＳＯＧ膜１９の上面の位置は、メモリセルトランジスタ側のＳＯＧ膜１９の上面の位置に比べて３０ｎｍ程度低く形成されている。ＳＯＧ膜１９の上面には、ＨＴＯ膜１０が形成され、さらにこの上面および溝の側壁部とシリコン基板１の活性領域３の上面を覆うようにシリコン窒化膜１４が形成されている。シリコン窒化膜１４上にはＢＰＳＧ膜１５、シリコン窒化膜１２、ｄ−ＴＥＯＳ膜１３が順次形成されている。前述したコンタクトプラグ１７は、活性領域３の表面を開口するように形成されたコンタクトホール内に形成されており、活性領域３と電気的に接触するように構成されている。
上記構成を採用したことで、製造工程上で発生する不具合を回避することができるようになる。すなわち、選択ゲートトランジスタ側のＳＴＩ２において、内部に充填している絶縁膜を、溝の内面にＬＰＣＶＤ法によるシリコン酸化膜１８を形成し、この内底部にＳＯＧ膜１９を形成し、その上面にＨＴＯ膜１０を形成しているので、ＴＥＯＳ膜１１のウェットエッチング処理では、ＳＯＧ膜１９をＨＴＯ膜１０により保護することができ、ＳＯＧ膜１９に損傷を与えることなく処理工程を実施することができる。
次に、上記構成の製造工程について図３〜図２４も参照して説明する。なお、図３〜図２２は、製造工程の各段階における各部の断面を示しており、各図の（ａ）〜（ｄ）は、図１の（ａ）〜（ｄ）の部位に対応している。
まず、図３に示すように、半導体基板であるシリコン基板１に、熱酸化技術を用いて膜厚が１０ｎｍのゲート酸化膜５を形成する。次にＬＰＣＶＤ法にて膜厚が８０ｎｍのＰ（リン）−doped多結晶シリコン膜６を堆積し、その後ＬＰＣＶＤ法にて膜厚が１００ｎｍのシリコン窒化膜２１を堆積する。
まず、図３に示すように、半導体基板であるシリコン基板１に、熱酸化技術を用いて膜厚が１０ｎｍのゲート酸化膜５を形成する。次にＬＰＣＶＤ法にて膜厚が８０ｎｍのＰ（リン）−doped多結晶シリコン膜６を堆積し、その後ＬＰＣＶＤ法にて膜厚が１００ｎｍのシリコン窒化膜２１を堆積する。
次に、図４に示すように、リソグラフィ技術にて、フォトレジスト２２を所定のパターンに加工する。ここでは、ＳＴＩ２のトレンチ２３を形成するためのパターンとして開口２２ａを形成している。
続いて、図５に示すように、フォトレジスト２２の開口部２２ａをマスクとして、ＲＩＥ法（reactive ion etching）で、シリコン窒化膜２１、多結晶シリコン膜６、シリコン酸化膜５、シリコン基板１を順次エッチングし、これによってシリコン基板１にトレンチ（溝）２３を形成する。この後、アッシング技術を用いてフォトレジスト２２を除去する。
続いて、図５に示すように、フォトレジスト２２の開口部２２ａをマスクとして、ＲＩＥ法（reactive ion etching）で、シリコン窒化膜２１、多結晶シリコン膜６、シリコン酸化膜５、シリコン基板１を順次エッチングし、これによってシリコン基板１にトレンチ（溝）２３を形成する。この後、アッシング技術を用いてフォトレジスト２２を除去する。
次に、図６に示すように、ＬＰＣＶＤ法を用いて１０ｎｍのシリコン酸化膜１８をトレンチ２３の内面に成膜する。この後、ＳＯＧ（spin on glass）として例えばポリシラザンを６００ｎｍ塗布することで、トレンチ２３内をポリシラザン塗布液で充填する。この後、４００〜５００℃程度の酸化性雰囲気中にて熱処理を行いポリシラザンのシリコン酸化膜への転換を行うことでＳＯＧ膜１９を形成する。続いて、ＣＭＰ（chemical mechanical polishing）法により、シリコン窒化膜２１をストッパ膜としてＳＯＧ膜１９を研磨することで平坦化処理を行い、トレンチ２３内部にＳＯＧ膜１９が埋め込まれた状態とする。
次に、図７に示すように、希沸酸（ＤＨＦ）処理により、ＳＯＧ膜１９をエッチングし、ポリシラザン表面位置をゲート酸化膜５とシリコン基板１の界面付近まで落としこむ。続いて、図８に示すように、ＨＤＰ法を用いてＨＤＰ膜２０を５００ｎｍ成膜し、ＣＭＰ法にてＨＤＰ膜２０をシリコン窒化膜２１が露出するまで削って平坦化することで、トレンチ２３内部にＨＤＰ膜２０が埋め込まれた状態に形成する。
次に、図９に示すように、ゲート電極を形成するための層構造を形成する。すなわち、まず、図８の状態から、ＲＩＥ法にて、ＨＤＰ膜２０を５０ｎｍエッチングして落とし込み、この後、Ｈｏｔ燐酸処理によりシリコン窒化膜２１を剥離する。続いて、ゲート間絶縁膜としてのＯＮＯ膜（ＳｉＯ2−ＳｉＮ−ＳｉＯ2積層からなる interpoly 絶縁膜）７を１５ｎｍの膜厚で形成し、コントロールゲート電極用の１５０ｎｍのＰ−doped多結晶シリコン膜８を成膜する。
次に、図１０に示すように、図９に示した状態から続けて１５０ｎｍシリコン窒化膜２４を成膜する。この後、リソグラフィ技術により、フォトレジスト２５をゲート電極系静養のパターンに加工して開口部２５ａ、２６ｂを形成する。ここで、メモリセルトランジスタのゲート電極の間隔は狭くなるように開口部２５ａを形成し、選択ゲートトランジスタのゲート電極の間隔はそれよりも広くなるように開口部２５ｂを形成する。
次に、図１１に示すように、ゲート電極を形成する。まず、フォトレジスト２５をマスクとして、ＲＩＥ法によりシリコン窒化膜２４をエッチングする。続いて、フォトレジスト２５を剥離し、シリコン窒化膜２４をマスクとして、Ｐ−doped多結晶シリコン膜８、ＯＮＯ膜７、Ｐ−doped多結晶シリコン膜６をＲＩＥ法によりエッチングし、ゲート電極構造を得る。このとき、ゲート電極間の部分は、図１１（ｃ）、（ｄ）に示すように、ゲート酸化膜５が露出した状態となる。
続いて、図１２に示すように、リソグラフィ技術により、フォトレジスト２６を塗布し、選択ゲートトランジスタＳＧのゲート電極４ｂ間のみに開口部２６ａを形成するようにパターンニング加工する。そして、ＲＩＥ法を用いてシリコン基板１とゲート酸化膜５の界面から３０ｎｍ程度の深さまで落としこむようにＨＤＰ膜２０およびＳＯＧ膜１９をエッチバックする。
次に、図１３に示すように、アッシング技術によりフォトレジスト２６を剥離する。その後ＬＰＣＶＤ法により１０ｎｍのＳｉＯ2をＨＴＯ膜１０として形成し、更にスペーサ形成用の膜としてＬＰＣＶＤ法にてＴＥＯＳ膜１１を形成する。このとき、ＨＴＯ膜１０は、メモリセルトランジスタおよび選択ゲートトランジスタの各ゲート電極の側壁に形成され、ＴＥＯＳ膜１１は、メモリセルトランジスタのゲート電極間を埋め込むように形成される。また、選択ゲートトランジスタＳＧのＳＴＩ２の部分では、内底部に落とし込むように残存されたＳＯＧ膜１９の上面およびトレンチ２３の側壁を覆うようにＨＴＯ膜１０が形成され、その上部をＴＥＯＳ膜１１が覆うように形成されている。
続いて、図１４に示すように、ＲＩＥ法によりＴＥＯＳ膜１１をエッチングし、選択ゲートトランジスタＳＧのゲート電極の側壁にスペーサ１１ａを形成する。なお、このエッチングでは、メモリセルトランジスタの領域では、ゲート電極間にはＴＥＯＳ膜１１およびＨＴＯ膜１０は残存した状態となっている。また、図１４（ｄ）に示すように、選択ゲートトランジスタのＳＴＩ２の部分では、ＴＥＯＳ膜１１はトレンチ２３の底部にわずかに残存する程度にエッチングされた状態となり、ＨＴＯ膜１０はトレンチ２３内面の部分が残存した状態となる。
上記の状態で、イオン注入法によりスペーサ１１ａを利用して拡散層（図示せず）を形成した後、図１５に示すように、リソグラフィ技術によりフォトレジスト２７を塗布し、選択ゲートトランジスタのゲート電極間のみ開口部２７ａを形成する。続いて、希弗化アンモニウム液処理により、選択ゲート側壁にスペーサ１１ａとして形成されていたＴＥＯＳ膜１１をすべてウェットエッチング処理により除去する。この場合、選択ゲートトランジスタのゲート電極間では図１５（ｂ）のようにシリコン基板１が露出する状態となり、また、ＳＴＩ２の部分では、図１５（ｄ）に示すようにＨＴＯ膜１０がウェットエッチングに対して耐性を有する膜としてＳＯＧ膜１９上に残存している。
次に、図１６に示すように、フォトレジスト２７をアッシングにより剥離してから、上面にシリコン窒化膜１４を成膜する。この状態では、図１６（ａ）に示すように、シリコン窒化膜１４がメモリセルトランジスタのゲート電極の上面部を覆うように形成され、ゲート電極間には形成されていない。また、選択ゲートトランジスタのゲート電極間では、図１６（ｂ）に示すように、そのゲート電極の側壁のＨＴＯ膜１０を覆うと共にシリコン基板１が露出した部分も覆うように形成される。
次に、図１７に示すように、上面にＢＰＳＧ膜１５を形成して選択ゲートトランジスタのゲート電極間を埋め込み、この後、ＣＭＰ法により平坦化処理をすることで図示の形状を得る。
この後、図１８に示すように、シリコン窒化膜１４および２４をエッチバック処理することで、多結晶シリコン膜８の上面部を露出させる。この処理では、ＴＥＯＳ膜１１やＨＴＯ膜１０もエッチバックされるので、図示のような状態となる。
この後、図１８に示すように、シリコン窒化膜１４および２４をエッチバック処理することで、多結晶シリコン膜８の上面部を露出させる。この処理では、ＴＥＯＳ膜１１やＨＴＯ膜１０もエッチバックされるので、図示のような状態となる。
次に、図１９に示すように、多結晶シリコン膜８の上面部にコバルトシリサイド膜９を形成する。ここでは、まず上面にシリサイド膜形成用の金属膜としてコバルト膜を成膜し、熱処理を行なうことでコバルト膜と接触している多結晶シリコン膜８を合金化させてコバルトシリサイド膜９を形成する。コバルト膜は多結晶シリコン膜８と接する部分以外は絶縁膜と接するように形成されているので、それらの部分ではシリサイド反応は起こらない。この後不要なコバルト膜をエッチングにより除去し、図示の状態を得る。
次に、図２０に示すように、上面にバリア用のシリコン窒化膜１２を成膜する。このシリコン窒化膜１２は、後工程でのエッチングのストッパとして用いたり、あるいは水分の浸入を遮断するための膜として機能させるものである。また、ここでもメモリセルトランジスタの形成領域では、シリコン窒化膜１２はゲート電極ＭＧの上面部分を連結するように形成されており、ゲート電極ＭＧ間には入り込まない状態とされている。
次に、図２１に示すように、第２の層間絶縁膜としてのｄ−ＴＥＯＳ膜１３を形成し、この後、図２２に示すように、フォトリソグラフィ処理によりコンタクトホール形成用のパターンニングをおこない、ＲＩＥ法によりエッチングを行なって選択ゲートトランジスタのゲート電極ＳＧ間にコンタクトホール２８を形成する。
この後、コンタクトホール２８内にバリアメタルとしてのＴｉＮ（チタンナイトライド）膜１６を形成し、続いてコンタクト用の金属としてタングステン（Ｗ）膜を成膜し、この後、ＣＭＰ処理行って図１に示すようなビットラインコンタクトのコンタクトプラグ１７を形成する。
この後、コンタクトホール２８内にバリアメタルとしてのＴｉＮ（チタンナイトライド）膜１６を形成し、続いてコンタクト用の金属としてタングステン（Ｗ）膜を成膜し、この後、ＣＭＰ処理行って図１に示すようなビットラインコンタクトのコンタクトプラグ１７を形成する。
以上のような製造工程を採用しているので、次のような効果を得ることができる。
すなわち、本実施形態においては、図１２に示したように、選択ゲートトランジスタのゲート電極ＳＧ間のみを開口してシリコン基板１とゲート酸化膜５の界面から３０ｎｍ程度の深さまでエッチバックにより落としこむ処理をしている。これにより、次の工程では、ＨＴＯ膜１０およびＴＥＯＳ膜１１をＳＴＩ２のトレンチ２３内に十分深く埋め込むことができ、スペーサ材であるＴＥＯＳ膜１１の剥離プロセスでもＳＯＧ膜１９の表面が露出するのを防止できる。
すなわち、本実施形態においては、図１２に示したように、選択ゲートトランジスタのゲート電極ＳＧ間のみを開口してシリコン基板１とゲート酸化膜５の界面から３０ｎｍ程度の深さまでエッチバックにより落としこむ処理をしている。これにより、次の工程では、ＨＴＯ膜１０およびＴＥＯＳ膜１１をＳＴＩ２のトレンチ２３内に十分深く埋め込むことができ、スペーサ材であるＴＥＯＳ膜１１の剥離プロセスでもＳＯＧ膜１９の表面が露出するのを防止できる。
このことは、次の不具合を回避することができる。上記の工程に先立って、ポリシラザン膜からなるＳＯＧ膜１９の表面位置を、希沸酸処理によりゲート酸化膜５とシリコン基板１の界面付近まで落とし込む処理（図７参照）では、ウェットエッチングの工程ばらつきに起因して落とし込み量が不足すると、後工程での選択ゲートトランジスタＳＧのゲート電極４ｂの側壁のスペーサ１１ａの剥離のウェット処理（図１２参照）において、ＳＯＧ膜１９が露出してＳＯＧであるポリシラザンがエッチングされてしまう不具合がある。
一方、この不具合を回避する一つの策として、ＳＯＧ膜１９のウェット処理による落とし込み量を大きくして、スペーサ１１ａの剥離の処理時のＳＯＧ膜１９の露出を避けようとすると、この場合には、続くＨＤＰ膜１０成膜時の埋め込みアスペクトが高くなり、埋め込み不良が生じる。図２３は、上記の不具合について、ＳＯＧ膜の落とし込み量つまりゲート酸化膜５とシリコン基板１との界面位置を基準としたＳＯＧ膜の表面位置を横軸に取り、その場合のスペーサ１１ａ剥離時のＳＯＧ膜露出による不具合発生の関係（Ａ特性）とＨＤＰ膜１０の埋め込み不良の発生度合い（Ｂ特性）を良品率（％）として測定したデータを示している。
この図２３から、本実施形態のような対策を講じていない場合では、Ａ特性およびＢ特性の両者の良品率をいずれも高くする条件はほとんど得られず、互いにトレードオフの関係にあることがわかる。つまり、落とし込み深さを最適にするための共通マージンが非常に狭いことがわかる。
この点、本実施形態においては、上記したような工程を採用しているので、トレンチ２３内にＨＤＰ膜１０およびＴＥＯＳ膜１１が十分に深く埋め込まれた構成（図１３）とすることができ、これによってスペーサ１１ａの剥離プロセスでもＳＯＧ膜１９の表面まで露出することがなくなる（図１４）。
ここで、前述した図１２に示すＲＩＥ処理による落とし込み量については、図２４に示すように、ＳＯＧ膜１９の落とし込み量に応じて得られる良品率が、シリコン基板１の表面から３０ｎｍ以下の落とし込み量では良好であるので、この条件を満たすようにＲＩＥ落とし込み量を設定すれば、ポリシラザンやられ（損傷）は発生しない。図２３で示されるグラフより、ＳＯＧ膜のポリシラザン上面の位置をシリコン基板１より−１０ｎｍ以上の高さに設定すればＨＤＰ膜２０の埋め込みとの共通マージンが取れる。ただし、２０ｎｍ以上に上げるとＯＮＯ膜７の前処理(ふっ酸系処理)でポリシラザンやられが発生することが確認されており、プロセスとしては不適である。
また、本実施形態においては、選択ゲートトランジスタのゲート電極間にのみ、ポリシラザンを用いたＳＯＧ膜１９の落とし込みＲＩＥ処理を行うため、メモリセルトランジスタの形成領域のゲート電極間のＳＯＧ膜１９の表面位置と明らかに差があることも特徴的である。
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態においては、ＳＯＧ膜１９としてポリシラザンを用いたが、ＳＯＧ膜として使用可能な材料であれば何でも良い。
選択ゲートトランジスタＳＧのゲート電極４ｂの側壁部には、ＨＴＯ膜１０を形成する構成としているが、これに代えて熱酸化膜を用いることもできるし、また、熱酸化膜とＨＴＯ膜とを積層した構成とすることもできる。
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態においては、ＳＯＧ膜１９としてポリシラザンを用いたが、ＳＯＧ膜として使用可能な材料であれば何でも良い。
選択ゲートトランジスタＳＧのゲート電極４ｂの側壁部には、ＨＴＯ膜１０を形成する構成としているが、これに代えて熱酸化膜を用いることもできるし、また、熱酸化膜とＨＴＯ膜とを積層した構成とすることもできる。
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、５はゲート酸化膜（ゲート絶縁膜）、６は多結晶シリコン膜（第１の導体膜）、７はＯＮＯ膜（ゲート間絶縁膜）、８は多結晶シリコン膜（第２の導体膜）、９はコバルトシリサイド、１０はＨＴＯ膜（素子分離用絶縁膜の第２の絶縁膜）、１１はＴＥＯＳ膜（第１の層間絶縁膜）、１２はバリアシリコン窒化膜、１４はライナーシリコン窒化膜（第４の絶縁膜）、１８はシリコン酸化膜、１９はＳＯＧ膜（素子分離用絶縁膜の第１の絶縁膜）、２０はＨＤＰ膜（第３の絶縁膜）、２３はトレンチ（溝）、２８はコンタクトホール、ＭＧ、ＳＧはゲート電極である。
Claims (5)
- 半導体基板と、
この半導体基板の表面に素子形成領域を区画形成するための溝内に素子分離用絶縁膜を埋め込んで設けられた素子分離領域と、
前記素子形成領域にゲート絶縁膜を介して形成されたゲート電極を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタが所定個数並んだ端部に位置するように設けられ前記ゲート絶縁膜を介して形成された選択ゲート電極を有する選択ゲートトランジスタとを備え、
前記素子分離領域の少なくとも前記選択ゲートトランジスタが隣接する部分に形成される前記素子分離用絶縁膜は、前記半導体基板の溝内の底面から所定の深さまでを覆うように埋め込まれた塗布型酸化膜からなる第１の絶縁膜と、この第１の絶縁膜の上面および前記溝の側壁部を覆うように形成されウェットエッチング処理に耐性を有する第２の絶縁膜とから構成されていることを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記第２の絶縁膜はＨＴＯ（high temperature oxide）膜であることを特徴とする半導体装置。 - 請求項１または２のいずれかに記載の半導体装置において、
前記メモリセルトランジスタのゲート電極間には、第１の層間絶縁膜としてＴＥＯＳ（tetraethyl orthosilicate）酸化膜が前記メモリセルトランジスタの上端まで埋め込むように形成され、このＴＥＯＳ酸化膜上にシリコン窒化膜が形成されていることを特徴とする半導体装置。 - 半導体基板にゲート絶縁膜および第１の導体膜を積層形成した後に所定間隔で素子分離領域用の溝を形成する工程と、
前記半導体基板の前記溝内にその底面から前記ゲート絶縁膜との境界付近の深さまで充填するように素子分離用絶縁膜の第１の絶縁膜として塗布型酸化膜を形成する工程と、
ゲート間絶縁膜、第２の導体膜および加工用マスク材を積層し、メモリセルトランジスタおよび選択ゲートトランジスタのゲート電極構造を形成する工程と、
前記選択ゲートトランジスタのゲート電極が隣接する部分を開口して前記塗布型酸化膜を所定深さまでエッチング加工する工程と、
ウェットエッチングに耐性のある第２の絶縁膜を全面に形成する工程と、
前記メモリセルトランジスタのゲート電極の間を埋め且つ前記選択トランジスタのゲート電極の側壁にスペーサとして設ける第１の層間絶縁膜を形成する工程と、
前記スペーサ部分をウェットエッチング処理により除去する工程と、
バリア用の第４の絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項４に記載の半導体装置の製造方法において、
前記第４の絶縁膜は、シリコン窒化膜であることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006267022A JP2008091368A (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
| US11/772,446 US7795668B2 (en) | 2006-09-29 | 2007-07-02 | Semiconductor memory device with selective gate transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006267022A JP2008091368A (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008091368A true JP2008091368A (ja) | 2008-04-17 |
Family
ID=39302354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006267022A Pending JP2008091368A (ja) | 2006-09-29 | 2006-09-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7795668B2 (ja) |
| JP (1) | JP2008091368A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101062849B1 (ko) | 2009-10-30 | 2011-09-07 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101034407B1 (ko) * | 2009-02-23 | 2011-05-12 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자 및 그 제조방법 |
| JP5667961B2 (ja) * | 2011-11-04 | 2015-02-12 | 株式会社東芝 | 半導体装置の製造方法 |
| KR20130050160A (ko) * | 2011-11-07 | 2013-05-15 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| TWI675456B (zh) * | 2018-05-11 | 2019-10-21 | 華邦電子股份有限公司 | 記憶體裝置的形成方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114362A (ja) * | 1998-10-02 | 2000-04-21 | Nec Corp | 半導体装置の製造方法 |
| JP2000183150A (ja) * | 1998-12-11 | 2000-06-30 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| JP2003060075A (ja) * | 2001-08-10 | 2003-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005085996A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005123524A (ja) * | 2003-10-20 | 2005-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005286155A (ja) * | 2004-03-30 | 2005-10-13 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2006060138A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2006196843A (ja) * | 2005-01-17 | 2006-07-27 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512976B2 (ja) | 1997-03-21 | 2004-03-31 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2003031650A (ja) | 2001-07-13 | 2003-01-31 | Toshiba Corp | 半導体装置の製造方法 |
| KR100600681B1 (ko) * | 2001-08-10 | 2006-07-13 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
| JP2006156471A (ja) | 2004-11-25 | 2006-06-15 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US7682927B2 (en) | 2005-03-25 | 2010-03-23 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
| JP4886219B2 (ja) | 2005-06-02 | 2012-02-29 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2006
- 2006-09-29 JP JP2006267022A patent/JP2008091368A/ja active Pending
-
2007
- 2007-07-02 US US11/772,446 patent/US7795668B2/en not_active Expired - Fee Related
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000114362A (ja) * | 1998-10-02 | 2000-04-21 | Nec Corp | 半導体装置の製造方法 |
| JP2000183150A (ja) * | 1998-12-11 | 2000-06-30 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| JP2003060075A (ja) * | 2001-08-10 | 2003-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005085996A (ja) * | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005123524A (ja) * | 2003-10-20 | 2005-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2005286155A (ja) * | 2004-03-30 | 2005-10-13 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP2006060138A (ja) * | 2004-08-23 | 2006-03-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2006196843A (ja) * | 2005-01-17 | 2006-07-27 | Toshiba Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101062849B1 (ko) | 2009-10-30 | 2011-09-07 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조 방법 |
| US8198171B2 (en) | 2009-10-30 | 2012-06-12 | Hynix Semiconductor Inc. | Semiconductor device and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US7795668B2 (en) | 2010-09-14 |
| US20080087935A1 (en) | 2008-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4886219B2 (ja) | 半導体装置およびその製造方法 | |
| US6620681B1 (en) | Semiconductor device having desired gate profile and method of making the same | |
| JP2008078298A (ja) | 半導体装置及びその製造方法 | |
| JP2006196843A (ja) | 半導体装置およびその製造方法 | |
| US7888804B2 (en) | Method for forming self-aligned contacts and local interconnects simultaneously | |
| JP2002016154A (ja) | 半導体装置及びその製造方法 | |
| US20100009513A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2002208629A (ja) | 半導体装置、及び、半導体装置の製造方法 | |
| JP2005005669A (ja) | 半導体素子の製造方法 | |
| JP2008098239A (ja) | 半導体装置の製造方法 | |
| US7855409B2 (en) | Flash memory device and method of fabricating the same | |
| JP2008091614A (ja) | 半導体装置およびその製造方法 | |
| JP2008091368A (ja) | 半導体装置及びその製造方法 | |
| JP2007103652A (ja) | 半導体装置およびその製造方法 | |
| US7851290B2 (en) | Method of fabricating semiconductor device | |
| JP4759944B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2010118439A (ja) | 半導体記憶装置及びその製造方法 | |
| KR20100008942A (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100830591B1 (ko) | 개구부들을 포함하는 반도체 소자의 형성 방법 | |
| JP2006191056A (ja) | リセスされたストレージノードコンタクトプラグを有する半導体メモリ装置の製造方法 | |
| KR100597646B1 (ko) | 플래쉬 메모리의 플로팅 게이트 제조 방법 | |
| JP2008098503A (ja) | 半導体装置およびその製造方法 | |
| KR101034407B1 (ko) | 불휘발성 메모리 소자 및 그 제조방법 | |
| JP2010129740A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7674711B2 (en) | Method of fabricating flash memory device by forming a drain contact plug within a contact hole below and ILD interface |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090205 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120327 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120717 |