KR20100008942A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 게이트들 사이의 접합 영역을 노출시키는 콘택홀의 표면을 따라 스페이서용 절연막을 형성한 후 게이트의 텅스텐막을 노출시키는 콘택홀을 형성한 다음 선택적으로 게이트 상부에 대응되는 콘택홀의 측벽 상부를 식각하여 게이트 상부에만 트렌치를 형성함으로써, 콘택홀과 이웃한 트렌치 간 간격을 확보하여 후속 콘택 플러그 형성을 위한 CMP 공정 후 금속성 잔류물(Residue)에 의한 콘택 플러그 간의 쇼트(Short)성 페일을 방지하고, 트렌치 형성 후 게이트 사이의 접합 영역을 노출시키는 콘택홀의 측벽에 스페이서용 절연막을 잔류시킨 스페이서를 형성하여 SAC 질화막의 어택(Attack)에 따른 SAC(Self Align Contact) 페일을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
콘택홀, 콘택 플러그, SAC 페일, 쇼트(Short)성 페일, 스페이서

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 콘택 플러그 형성 시 SAC(Self Align Contact) 페일(Fail) 및 쇼트(Short)성 페일을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
종래에는 메탈 콘택 플러그 형성 시 게이트 간 간격이 넓어서 메탈 콘택 플러그 간 쇼트(Short)성 페일(Fail)에 대한 우려가 없었다. 최근에는, 플래시 소자의 디자인 룰(Design Rule) 감소에 따라 주변회로 영역의 트랜지스터 간 간격도 좁아지고 있다. 이에 따라, 게이트들 사이의 접합 영역과 게이트의 텅스텐막을 각각 노출시키는 듀얼 다마신 패턴(Dual Damascene Pattern)을 형성한 후 텅스텐을 매립한 다음 이를 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법으로 연마하여 콘택 플러그를 형성할 경우, 콘택 매립 물질인 텅스텐을 CMP로 연마하는 과정에서 텅스텐 잔류물(Residue) 등의 디펙(Defect)들에 의해 메탈 콘택 플러그 간 쇼트성 페일이 발생하고 있다.
또한, 콘택 플러그 형성을 위한 듀얼 다마신 패턴의 콘택홀을 형성할 경우, 좁아진 게이트 간 간격으로 인한 미스 얼라인(Misalign)으로 인해 게이트 상부 및 측벽의 SAC 질화막이 어택(Attack)을 받는다. 이처럼, SAC 질화막이 어택을 받을 경우 콘택 플러그 형성을 위한 텅스텐막 증착 전 세정(Pre Cleaning) 공정 시 SAC 페일이 발생한다. 그러나, 오픈되는 콘택홀의 사이즈까지 같이 줄이면 공통 소스를 사용하는 낸드 플래시 소자의 경우 소스 저항 값이 증가하여 소자 동작 시 언더 프로그램 에러(Under Program Error)를 야기하기 때문에 오픈되는 콘택홀의 사이즈를 줄이는 데는 한계가 있다.
본 발명은 게이트들 사이의 접합 영역과 연결되는 콘택 플러그 및 게이트의 도전층과 연결되는 콘택 플러그를 형성함에 있어서, 층간 절연막과의 식각 선택비가 다른 스페이서용 절연막을 이용하여 SAC(Self Align Contact) 페일 및 쇼트(Short)성 페일을 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은, SAC(Self-Align Contact) 질화막 및 층간 절연막의 적층막을 관통하여 게이트들 사이의 접합 영역을 노출시키는 제1 콘택홀이 형성된 반도체 기판이 제공되는 단계와, 제1 콘택홀의 일부가 채워지도록 제1 콘택홀을 포함한 층간 절연막 상에 스페이서용 절연막을 형성하는 단계와, 제1 콘택홀이 채워지도록 스페이서용 절연막 상에 하드 마스크막을 형성하는 단계와, 하드 마스크막, 스페이서용 절연막, 층간 절연막 및 SAC 질화막을 차례로 식각하여 게이트의 도전층 일부를 노출시키는 제2 콘택홀을 형성하면서 하드 마스크막 및 스페이서용 절연막을 차례로 식각하여 제1 콘택홀 하부의 접합 영역을 노출시키는 단계와, 제2 콘택홀 측벽 상부의 층간 절연막을 식각하여 제2 콘택홀 상부에 제2 콘택홀보다 폭이 넓고 깊이가 얕은 트렌치를 형성하는 단계와, 층간 절연막이 노출되도록 스페이서용 절연막을 식각하여 제1 콘택홀의 측벽에 스 페이서를 형성하는 단계 및 제1 콘택홀 내부와 제2 콘택홀 및 트렌치 내부에 장벽 금속층 및 콘택 플러그를 형성하는 단계를 포함한다.
상기에서, 스페이서용 절연막은 층간 절연막과 식각 선택비가 다른 물질로 형성된다.
트렌치는 바이어스(Bias)를 측면 방향으로 가해주는 건식 식각 공정으로 형성된다.
제2 콘택홀 상부에 트렌치 형성 후, 스페이서용 절연막에 의해 제1 콘택홀의 측벽이 보호된다.
콘택 플러그는 텅스텐(W)으로 형성된다.
장벽 금속층 및 콘택 플러그를 형성하는 단계는, 제1 및 제2 콘택홀 및 트렌치의 일부를 채우는 장벽 금속층을 형성하는 단계, 제1 및 제2 콘택홀 및 트렌치가 채워지도록 장벽 금속층 상에 금속층을 형성하는 단계 및 층간 절연막이 노출되도록 금속층 및 장벽 금속층을 식각하는 단계를 더 포함한다.
금속층은 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 식각된다.
하드 마스크막은 아모퍼스 카본막(Amorphous Carbon Layer) 또는 실리콘 산화질화막(SiON)으로 형성된다.
SAC 질화막을 형성하기 전에, 게이트의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 반도체 기판 상에 형성된 다수 의 게이트, 게이트들 사이의 반도체 기판에 형성된 접합 영역, 층간 절연막 및 SAC 질화막을 관통하여 게이트들 사이의 접합 영역을 노출시키는 제1 콘택홀, 층간 절연막의 일부 및 SAC 질화막을 관통하여 게이트의 도전층 일부를 노출시키는 제2 콘택홀, 층간 절연막의 일부를 관통하여 제2 콘택홀 상에 형성되며, 제2 콘택홀보다 폭이 넓고 깊이가 얕은 트렌치, 제1 콘택홀의 측벽에 형성된 스페이서, 제1 및 제2 콘택홀 및 트렌치의 측벽 및 저면을 따라 형성된 장벽 금속층 및 장벽 금속층 상에 형성되며, 제1 콘택홀의 내부와 제2 콘택홀 및 트렌치의 내부를 채우는 콘택 플러그를 포함한다.
상기에서, 스페이서는 층간 절연막과 식각 선택비가 다른 물질로 형성된다.
콘택 플러그는 텅스텐(W)으로 형성된다.
본 발명은 다음과 같은 효과가 있다.
첫째, 게이트들 사이의 접합 영역을 노출시키는 콘택홀의 표면을 따라 스페이서용 절연막을 형성한 후 게이트의 텅스텐막을 노출시키는 콘택홀을 형성한 다음 선택적으로 게이트 상부에 대응되는 콘택홀의 측벽 상부를 식각하여 게이트 상부에만 트렌치를 형성함으로써, 콘택홀과 이웃한 트렌치 간 간격을 확보하여 후속 콘택 플러그 형성을 위한 CMP 공정 후 금속성 잔류물(Residue)에 의한 콘택 플러그 간의 쇼트(Short)성 페일을 방지할 수 있다.
둘째, 트렌치 형성 후 게이트 사이의 접합 영역을 노출시키는 콘택홀의 측벽 에 스페이서용 절연막을 잔류시킨 스페이서를 형성하여 SAC 질화막의 어택(Attack)에 따른 SAC(Self Align Contact) 페일을 방지할 수 있다.
셋째, 상기한 바에 의해 소자의 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시 예를 보다 상세히 설명한다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
도 1a를 참조하면, 공지된 방법에 의해 다수의 게이트 및 접합 영역(102)이 형성된 반도체 기판(100)이 제공된다. 구체적으로 플래시 메모리 소자의 경우, 셀 영역에는 소스 셀렉트 라인들(SSL), 드레인 셀렉트 라인들(미도시) 및 이들 사이에 다수의 워드 라인들(WL0 내지 WLn)이 형성되고, 주변회로 영역에는 트랜지스터의 게이트 라인(GL)들이 형성된다. 소스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들을 포함하는 게이트 패턴은 터널 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제1 하드 마스크막이 적층된 구조로 형성될 수 있다. 게이트 라인(GL)을 포함하는 게이트 패턴은 게이트 절연막, 제1 도전막, 유전체막, 제2 도전막 및 제1 하드 마스크막이 적층된 구조로 형성될 수 있다. 소스 셀렉트 라인들(SSL), 드레인 셀렉트 라인들 및 게이트 라인(GL)을 포함하는 게이트 패턴은 유전체막에 형성된 콘택홀을 통해 제1 도전막과 제2 도전막이 전기적으로 연결된다. 워드 라인들(WL0 내지 WLn) 은 터널 절연막, 플로팅 게이트, 유전체막, 컨트롤 게이트 및 제1 하드 마스크막이 적층된 구조로 형성될 수 있다. 이들 라인들(SSL, WL, GL) 및 드레인 셀렉트 라인들의 제2 도전막과 컨트롤 게이트는 폴리실리콘막과 텅스텐막의 적층 구조로 형성될 수 있다. 후속한 콘택 플러그 형성을 위해 소스 셀렉트 라인들(SSL) 사이, 드레인 셀렉트 라인들 사이 및 소스 셀렉트 라인(SSL)과 게이트 라인(GL) 사이 및 게이트 라인(GL)들 사이의 간격은 워드 라인들(WL0 내지 WLn) 사이의 간격보다 넓게 형성된다.
이들 라인들(SSL, WL, GL) 및 드레인 셀렉트 라인들 사이의 반도체 기판(100)에는 접합 영역(102)이 형성되며, 이 중 소스 셀렉트 라인들(SSL) 사이의 접합 영역(102)은 소스(102a)가 되고, 드레인 셀렉트 라인들 사이의 접합 영역은 드레인이 된다. 접합 영역(102)은 통상의 불순물을 주입하기 위한 이온 주입 공정으로 형성될 수 있다. 도시하지 않았으나, 이들 라인들(SSL, WL, GL) 및 드레인 셀렉트 라인들의 측벽 및 상부에는 식각 손상을 보상하기 위한 측벽 산화막이 더 형성될 수 있다.
또한, 이들 라인들(SSL, WL, GL) 및 드레인 셀렉트 라인들의 측벽에는 통상적인 플래시 메모리 소자의 제조 방법으로 제1 스페이서(104)가, 즉 게이트 스페이서가 형성되고, 제1 스페이서(104)가 형성된 이들 라인들(SSL, WL, GL) 및 드레인 셀렉트 라인들을 포함한 전체 구조 상부에는 SAC(Self-Align Contact) 질화막(106) 및 층간 절연막(108)이 순차적으로 형성된다. 제1 스페이서(104)는 산화막으로 형성될 수 있다. 제1 스페이서(104)는 워드 라인들(WL0 내지 WLn) 사이, 워드 라인과 소스 셀렉트 라인(WL0와 SSL) 사이 및 워드 라인(WLn)과 드레인 셀렉트 라인 사이에서는 게이트 패턴 간 간격이 소스 셀렉트 라인들(SSL) 및 드레인 셀렉트 라인들 간 간격보다 좁기 때문에 절연 물질로 채워진다. SAC 질화막(106)은 후속한 공정에서 식각 정지막 역할을 하기 위한 것으로, 실리콘 질화막(Si3N4) 또는 실리콘 산화질화막(SiON) 등으로 형성할 수 있다. 층간 절연막(108)은 산화막 계열의 물질이면 모두 적용 가능하다.
소스 셀렉트 라인들(SSL) 사이, 소스 셀렉트 라인(SSL)과 게이트 라인(GL) 사이 및 게이트 라인(GL)들 사이에는 층간 절연막(108)과 SAC 질화막(106)이 식각되어 접합 영역(102)을 노출시키는 제1 콘택홀(110)이 형성된다.
이후, 제1 콘택홀(110)의 일부가 채워지도록 제1 콘택홀(110)을 포함한 층간 절연막(108)의 표면을 따라 스페이서용 절연막(112)을 형성한다. 스페이서용 절연막(112)은 SAC 질화막(106)을 후속한 콘택 플러그 형성 공정이 완료될 때까지 잔류시키고, 후속한 콘택 플러그 형성을 위한 도전막 증착 전 세정(Pre Cleaning) 공정 시 SAC 질화막(106)의 손실로 인해 소스 셀렉트 라인(SSL) 및 게이트 라인(GL) 양측벽에 형성된 제1 스페이서(104)가 손실되는 것을 방지하기 위하여 형성한다. 또한, 스페이서용 절연막(112)은 소스 셀렉트 라인(SSL) 및 게이트 라인(GL) 상부에 트렌치 형성 시 접합 영역(102)을 노출시키는 제1 콘택홀(110)의 상부 폭이 그대로 유지될 수 있도록 하기 위하여 형성한다. 따라서, 스페이서용 절연막(112)은 층간 절연막(108)과 식각 선택비가 다른 물질로 형성하며, 바람직하게 실리콘 질화 막(Si3N4) 또는 실리콘 산화질화막(SiON) 등의 질화막으로 형성할 수 있다.
도 1b를 참조하면, 제1 콘택홀(110)이 채워지도록 제1 콘택홀(110)을 포함한 층간 절연막(108) 상에 제2 하드 마스크막(114)을 형성한다. 제2 하드 마스크막(114)은 아모퍼스 카본막(Amorphous Carbon Layer) 또는 실리콘 산화질화막(SiON) 등으로 형성할 수 있으며, 이 경우 아모퍼스 카본막 또는 실리콘 산화질화막(SiON) 등을 증착한 후 평탄화하여 형성한다. 평탄화는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다.
이어서, 제2 하드 마스크막(114) 상에 소스 셀렉트 라인(SSL) 및 게이트 라인(GL)의 일부에 대응되는 제2 하드 마스크막(114)과 제1 콘택홀(110) 상부에 대응되는 제2 하드 마스크막(114)을 노출시키는 마스크 패턴(116)을 형성한다. 마스크 패턴(116)은 감광막 패턴이 이용될 수 있으며, 이 경우 하드 마스크막(114) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
도 1c를 참조하면, 마스크 패턴(도 1b의 116)을 이용한 식각 공정으로 소스 셀렉트 라인(SSL) 및 게이트 라인(GL)들 상부의 노출된 제2 하드 마스크막(도 1b의 114), 스페이서용 절연막(112), 층간 절연막(108), SAC 질화막(106), 제1 스페이서(104) 및 제1 하드 마스크막을 순차적으로 식각한다.
이로써, 소스 셀렉트 라인(SSL)의 텅스텐막 및 게이트 라인(GL)의 텅스텐막을 노출시키는 제2 콘택홀(118)이 형성된다. 이와 동시에, 제1 콘택홀(110) 상부의 노출된 제2 하드 마스크막(116) 및 스페이서용 절연막(112)이 식각되어 제1 콘택 홀(110) 하부의 접합 영역(102)이 노출된다. 이후, 마스크 패턴(도 1b의 116) 및 잔류된 제2 하드 마스크막(미도시)을 제거한다.
도 1d를 참조하면, 후속한 금속 배선 형성 시의 얼라인 마진(Align Margin)을 확보하기 위해 제2 콘택홀(118) 측벽 상부의 층간 절연막(108)을 선택적으로 식각하여 제2 콘택홀(118) 상부에 제2 콘택홀(118)보다 폭이 넓고 깊이가 얕은 트렌치(120)를 형성한다. 식각 공정은 건식 식각(Dry Etch) 공정으로 실시한다. 상세하게, 건식 식각 공정은 스페이서용 절연막(112)보다 층간 절연막(108)에 대한 식각 비가 높은 식각 레시피를 이용하되, 바이어스(Bias)를 측면 방향으로 가해준다.
그 결과, 식각 공정에 의해 제2 콘택홀(118) 상부 측벽의 층간 절연막(108)만이 선택적으로 측면 방향으로 식각되기 때문에 제2 콘택홀(118)의 상부에는 제2 콘택홀(118)보다 폭이 넓고 깊이가 얕은 트렌치(120)가 형성되게 된다. 이때, 층간 절연막(108) 내부에는 제2 콘택홀(118)과 트렌치(120)를 포함하는 듀얼 다마신 패턴(Dual Damascene Pattern, 122)이 형성된다.
한편, 제1 콘택홀(110)의 측벽에는 스페이서용 절연막(112)이 형성되어 있어 제2 콘택홀(118) 상부에 트렌치(120)를 형성하는 과정에서 제1 콘택홀(110)의 측벽은 식각되지 않고 보호된다. 따라서, 제1 콘택홀(110)의 상부 폭이 그대로 유지되므로, 제1 콘택홀(110)과 듀얼 다마신 패턴(122)의 제2 트렌치(120) 간 일정 간격을 확보하여 후속의 콘택 플러그 형성을 위한 CMP 공정 후 금속성 잔류물(Residue)에 의한 콘택 플러그의 쇼트(Short)성 페일을 방지할 수 있다.
도 1e를 참조하면, 층간 절연막(108) 상부의 스페이서용 절연막(도 1d의 112)을 제거하기 위한 식각 공정을 실시한다. 식각 공정은 전면 식각(etch back)으로 실시할 수 있다. 이로써, 층간 절연막(108) 상부에 형성된 스페이서용 절연막(도 1d의 112)의 수평부가 제거되고, 수평부에 비해 두껍게 형성된 수직부가 잔류되어 제1 콘택홀(110)의 측벽에 제2 스페이서(112a)가 형성된다.
도 1f를 참조하면, 제1 콘택홀(110)과 듀얼 다마신 패턴(122)을 포함한 층간 절연막(108)의 표면을 따라 장벽 금속층(124)을 형성한다. 장벽 금속층(124)은 Ti/TiN의 적층막 또는 TiCl4의 단일막으로 형성할 수 있다.
이어서, 후속 콘택 플러그 형성을 위한 금속층을 증착하기 전에 전 세정(Pre Cleaning) 공정을 실시한다. 전 세정 공정은 희석된 불산(Diluted HF; DHF) 용액 또는 BOE(Buffered Oxide Etchant)를 이용하여 실시할 수 있다.
제1 콘택홀(110) 형성 시 미스 얼라인으로 인해 소스 셀렉트 라인(SSL) 및 게이트 라인(GL) 상부 및 측벽의 SAC 질화막(106)이 어택(Attack)을 받을 수 있다. 하지만, 본 발명에서와 같이 제1 콘택홀(110) 측벽의 SAC 질화막(106) 상에 제2 스페이서(112a)가 형성될 경우에는 SAC 질화막(106)이 어택을 받았다 할지라도 콘택 플러그 형성을 위한 금속층 증착 전 세정 공정 시 제2 스페이서(112a)에 의해 제1 스페이서(104)의 손실(Loss)이 억제되어 SAC 페일이 발생하는 것이 방지되므로 소자의 신뢰성을 확보할 수 있다.
그런 다음, 제1 콘택홀(110)과 제2 콘택홀(118) 및 트렌치(120)의 듀얼 다마신 패턴(122)이 채워지도록 장벽 금속층(124) 상에 금속층(126)을 형성한다. 금속 층(126)은 텅스텐(W)으로 형성할 수 있다.
도 1g를 참조하면, 층간 절연막(108)이 노출되도록 금속층(도 1f의 126) 및 장벽 금속층(124)을 평탄화한다. 평탄화는 CMP 공정으로 실시함이 바람직하다. 이로써, 접합 영역(102) 상에 제1 콘택홀(110)을 채우는 제1 콘택 플러그(126a)가 형성되고, 소스 셀렉트 라인(SSL) 및 게이트 라인(GL)의 텅스텐막 상에 듀얼 다마신 패턴(122)을 채우는 제2 콘택 플러그(126b)가 형성된다.
종래에는 후속한 금속 배선 형성 공정의 얼라인 마진을 확보하기 위해 접합 영역 상에 형성되는 콘택홀의 상부와 게이트 상부에 형성되는 콘택홀의 상부를 모두 확장하여 이들 콘택홀의 폭보다 큰 폭을 가지는 트렌치를 형성하여 듀얼 다마신 패턴을 형성한 후 듀얼 다마신 패턴 내부에 콘택 플러그를 형성했기 때문에, 듀얼 다마신 패턴 상부에서 듀얼 다마신 패턴 간 절연막의 간격이 좁아져 콘택 플러그 형성 시 CMP 공정에 따른 잔류물(Residue)에 의한 쇼트성 페일이 유발되었다. 하지만, 본 발명에서는 스페이서용 절연막(112)을 이용하여 제1 콘택홀(110)의 상부 폭은 그대로 유지한 채 제2 콘택홀(118)의 상부에만 선택적으로 트렌치(120)를 형성한 후 제1 및 제2 콘택 플러그(126a, 126b)를 각각 형성한다. 따라서, 후속한 금속 배선 형성 공정의 얼라인 마진을 확보하면서도 제1 및 제2 콘택 플러그(126a, 126b) 간 층간 절연막(108)과 제2 스페이서(112a)의 폭을 합한 폭으로 절연막의 간격을 증가시켜 CMP 공정에 따른 잔류물에 의한 제1 및 제2 콘택 플러그(126a, 126b) 간 쇼트성 페일을 방지할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양 한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 접합 영역
102a : 소스 104 : 제1 스페이서
106 : SAC 질화막 108 : 층간 절연막
110 : 제1 콘택홀 112 : 스페이서용 절연막
112a : 제2 스페이서 114 : 제2 하드 마스크막
116 : 마스크 패턴 118 : 제2 콘택홀
120 : 트렌치 122 : 듀얼 다마신 패턴
124 : 장벽 금속층 126 : 금속층
126a : 제1 콘택 플러그 126b : 제2 콘택 플러그

Claims (12)

  1. SAC 질화막 및 층간 절연막의 적층막을 관통하여 게이트들 사이의 접합 영역을 노출시키는 제1 콘택홀이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 콘택홀의 일부가 채워지도록 상기 제1 콘택홀을 포함한 상기 층간 절연막 상에 스페이서용 절연막을 형성하는 단계;
    상기 제1 콘택홀이 채워지도록 상기 스페이서용 절연막 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막, 상기 스페이서용 절연막, 상기 층간 절연막 및 상기 SAC 질화막을 차례로 식각하여 상기 게이트의 도전층 일부를 노출시키는 제2 콘택홀을 형성하면서 상기 하드 마스크막 및 상기 스페이서용 절연막을 차례로 식각하여 상기 제1 콘택홀 하부의 상기 접합 영역을 노출시키는 단계;
    상기 제2 콘택홀 측벽 상부의 상기 층간 절연막을 식각하여 상기 제2 콘택홀 상부에 상기 제2 콘택홀보다 폭이 넓고 깊이가 얕은 트렌치를 형성하는 단계;
    상기 층간 절연막이 노출되도록 상기 스페이서용 절연막을 식각하여 상기 제1 콘택홀의 측벽에 스페이서를 형성하는 단계; 및
    상기 제1 콘택홀 내부와 상기 제2 콘택홀 및 상기 트렌치 내부에 장벽 금속층 및 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스페이서용 절연막은 상기 층간 절연막과 식각 선택비가 다른 물질로 형성되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 트렌치는 바이어스를 측면 방향으로 가해주는 건식 식각 공정으로 형성되는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 콘택홀 상부에 상기 트렌치 형성 후, 상기 스페이서용 절연막에 의해 상기 제1 콘택홀의 측벽이 보호되는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 콘택 플러그는 텅스텐(W)으로 형성되는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서, 상기 장벽 금속층 및 상기 콘택 플러그를 형성하는 단계는,
    상기 제1 및 제2 콘택홀 및 상기 트렌치의 일부를 채우는 장벽 금속층을 형성하는 단계;
    상기 제1 및 제2 콘택홀 및 상기 트렌치가 채워지도록 상기 장벽 금속층 상에 금속층을 형성하는 단계; 및
    상기 층간 절연막이 노출되도록 상기 금속층 및 상기 장벽 금속층을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 금속층은 화학적 기계적 연마 공정으로 식각되는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하드 마스크막은 아모퍼스 카본막 또는 실리콘 산화질화막(SiON)으로 형성되는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 SAC 질화막을 형성하기 전에, 상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  10. 반도체 기판 상에 형성된 다수의 게이트;
    상기 게이트들 사이의 상기 반도체 기판에 형성된 접합 영역;
    층간 절연막 및 SAC 질화막을 관통하여 상기 게이트들 사이의 접합 영역을 노출시키는 제1 콘택홀;
    상기 층간 절연막의 일부 및 상기 SAC 질화막을 관통하여 상기 게이트의 도 전층 일부를 노출시키는 제2 콘택홀;
    상기 층간 절연막의 일부를 관통하여 상기 제2 콘택홀 상에 형성되며, 상기 제2 콘택홀보다 폭이 넓고 깊이가 얕은 트렌치;
    상기 제1 콘택홀의 측벽에 형성된 스페이서;
    상기 제1 및 제2 콘택홀 및 상기 트렌치의 측벽 및 저면을 따라 형성된 장벽 금속층; 및
    상기 장벽 금속층 상에 형성되며, 상기 제1 콘택홀의 내부와 상기 제2 콘택홀 및 상기 트렌치의 내부를 채우는 콘택 플러그를 포함하는 반도체 소자.
  11. 제 10 항에 있어서,
    상기 스페이서는 상기 층간 절연막과 식각 선택비가 다른 물질로 형성되는 반도체 소자.
  12. 제 10 항에 있어서,
    상기 콘택 플러그는 텅스텐(W)으로 형성되는 반도체 소자.
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