KR20140145374A - 비휘발성 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 추가공정 없이 예정된 로직공정으로 구현이 가능하고, 동작 특성 및 집적도를 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공하기 위한 것으로, 기판상에 형성된 컨트롤플러그; 상기 기판상에 형성되어 상기 컨트롤플러그와 갭을 갖고 이웃하며 상기 컨트롤플러그를 감싸는 플로팅게이트; 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 전하차단막을 포함하는 비휘발성 메모리 장치를 제공한다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.
최근 등장하고 있는 디지털 미디어 기기들로 인해 언제, 어디서든 원하는 정보를 간편하게 이용할 수 있는 생활환경으로 변해가고 있다. 아날로그에서 디지털로 전환되면서 급속하게 확산되고 있는 디지털 방식의 각종 기기들은 촬영한 영상, 녹음한 음악, 그리고 각종 데이터를 간편하게 보관할 수 있는 저장매체를 필요로 하게 되었다. 이에 발맞추어 비메모리 반도체에도 고집적화 경향에 따라 시스템 온 칩(System on Chip, SoC) 분야에 관심을 쏟고 있으며, 세계 반도체 업계가 시스템 온 칩 기반 기술 강화를 위해 투자 경쟁을 벌이고 있다. 시스템 온 칩은 하나의 반도체에 모든 시스템 기술을 집적하는 것으로, 시스템 설계 기술을 확보하지 못하면 이제 비메모리 반도체 개발은 어려워지게 될 것이다.
최근 들어, 이처럼 복잡한 기술이 집약되어 있는 시스템 온 칩 분야에서 디지털회로(digital circuit)와 아날로그회로(analog circuit)가 혼합된 복합기능을 갖는 칩이 주류로 떠오르면서 아날로그장치(analog device)를 트리밍(trimming)하거나, 내부 연산 알고리즘(algorithm)을 저장할 임베디드 메모리(embedded memory)에 대한 필요성이 점점 증가하고 있다.
임베디드 메모리는 로직회로(logic circuit)를 형성하기 위한 CMOS공정(CMOS process) 또는 로직공정(logic process)을 기반으로 제작되기 때문에 임베디드 메모리의 동작 특성 및 집적도를 향상시키기 어렵다는 문제점이 있다. 이를 해결하기 위해서 즉, 임베디드 메모리의 동작 특성 및 집적도를 향상시키기 위해서는 예정된 로직공정 이외의 다른 공정들이 필연적으로 추가될 수 밖에 없다. 예정된 로직공정 이외의 추가된 공정들에서 발생하는 공정변수는 임베디드 메모리뿐만 아니라 임베디드 메모리를 포함한 장치의 특성 열화를 유발하는 문제점이 있다.
본 발명의 실시예는 로직공정에 부합하여 별도의 추가공정 없이 제조할 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
또한, 본 발명의 실시예는 동작 특성 및 집적도를 향상시킬 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판상에 형성된 컨트롤플러그; 상기 기판상에 형성되어 상기 컨트롤플러그와 갭을 갖고 이웃하며 상기 컨트롤플러그를 감싸는 플로팅게이트; 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 제1전하차단막을 포함할 수 있다. 또한, 상기 컨트롤플러그 측벽에 형성된 제2전하차단막을 더 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 활성영역을 정의하는 소자분리막; 상기 소자분리막 상에 형성된 컨트롤플러그; 상기 소자분리막 상에서 상기 컨트롤플러그와 갭을 갖고 이웃하여 상기 컨트롤플러그를 감싸며 일부가 상기 활성영역 상으로 확장된 플로팅게이트; 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 제1전하차단막을 포함할 수 있다. 또한, 상기 플로팅게이트 양측 상기 활성영역에 형성된 접합영역; 상기 접합영역 상에 형성된 콘택플러그; 및 상기 컨트롤플러그 측벽에 형성된 제2전하차단막을 더 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 기판에 형성되어 복수의 활성영역을 정의하는 소자분리막; 상기 활성영역을 기준으로 서로 대칭되고 상기 소자분리막 상에 형성된 복수의 컨트롤게이트; 상기 활성영역을 기준으로 서로 비대칭되고 상기 소자분리막 상에서 각각의 상기 컨트롤플러그와 갭을 갖고 이웃하여 상기 컨트롤플러그를 감싸며 일부가 상기 활성영역 상으로 확장된 플로팅게이트; 및 상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 제1전하차단막을 포함할 수 있다. 또한, 복수의 상기 플로팅게이트 사이 활성영역에 형성된 접합영역; 상기 접합영역 상에 형성된 콘택플러그; 및 상기 컨트롤플러그 측벽에 형성된 제2전하차단막을 더 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치 제조방법은 로직영역과 메모리영역을 갖는 기판에 소자분리막을 형성하는 단계; 상기 로직영역에 로직게이트를 형성함과 동시에 상기 메모리영역에 플로팅게이트를 형성하는 단계; 상기 로직게이트 및 상기 플로팅게이트 측벽에 스페이서를 형성하는 단계; 상기 기판상에 층간절연막을 형성하는 단계; 및 상기 소자분리막 상의 층간절연막을 관통하여 상기 플로팅게이트 측벽 스페이서와 접하는 컨트롤플러그를 형성함과 동시에 상기 활성영역 상의 층간절연막을 관통하는 콘택플러그를 형성하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 플로팅게이트를 커플링시키는 컨트롤플러그를 구비함으로써, 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 플로팅게이트가 컨트롤플러그를 감싸는 형태를 가짐으로써, 이들 사이의 커플링비를 효과적으로 증가시킬 수 있다. 아울러, 플로팅게이트와 컨트롤플러그 사이 갭의 선폭이 감소할수록 이들 사이의 커플링비가 증가하기 때문에 비휘발성 메모리 장치의 집적도가 증가할수록 동작 특성을 향상시킬 수 있다.
또한, 컨트롤플러그가 소자분리막 상에 위치함에 따라 컨트롤플러그에 인가되는 바이어스의 극성으로부터 자유롭다. 이를 통해, 메모리 셀에 바이어스를 공급하는 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 상술한 구조를 갖는 비휘발성 메모리 장치는 별도의 추가공정 없이 예정된 로직공정으로 구현이 가능하다.
도 1a는 내지 도 1d는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 변형예를 도시한 평면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 변형예를 도시한 평면도.
도 6은 본 발명의 실시예에 따른 마이크로프로세서의 구성도.
도 7은 본 발명의 실시예에 따른 프로세서의 구성도.
도 2a 내지 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 변형예를 도시한 평면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도.
도 5a 및 도 5b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 변형예를 도시한 평면도.
도 6은 본 발명의 실시예에 따른 마이크로프로세서의 구성도.
도 7은 본 발명의 실시예에 따른 프로세서의 구성도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 복잡한 기술이 집약되어 있는 시스템 온 칩(System on Chip, SoC) 분야에서 각광받고 있는 임베디드 메모리(embedded memory)에 적용이 용이한 비휘발성 메모리 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명의 실시예들은 임베디드 메모리에서도 각광받는 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory)에서 싱글 게이트 EEPROM(single gate EEPROM)과 같이 로직공정(logic process)에 부합하여 별도의 추가공정 없이 제조할 수 있으며, 싱글 게이트 EEPROM보다 향상된 집적도를 갖는 비휘발성 메모리 장치 및 그 제조방법을 제공한다.
참고로, 임베디드 메모리로서 각광받는 플래시 EEPROM은 롬(ROM, Read-only memory)처럼 전원이 없는 상태에서도 데이터를 저장할 수 있고, 전기적으로 데이터의 소거와 프로그램이 가능한 고집적 비휘발성 메모리 장치이다. EEPROM에는 하나의 게이트(예컨대, 플로팅게이트)를 구비한 싱글 게이트(single gate) EEPROM, 두 개의 게이트(예컨대, 플로팅게이트 및 컨트롤게이트)가 수직으로 적층된 적층 게이트(stack gate, ETOX) EEPROM, 싱글 게이트 EEPROM과 적층 게이트 EEPROM의 중간에 해당하는 듀얼 게이트(dual gate) EEPROM, 분리 게이트(split gate) EEPROM등이 있다. 공지된 싱글 게이트 EEPROM은 플로팅게이트를 커플링(coupling)시키기 위하여 기판에 형성된 웰(well)과 같은 불순물영역을 사용하기 때문에 제조공정이 로직공정에 부합하여 별도의 추가공정이 필요하지 않지만, 동작 특성 및 집적도를 향상시키는데 한계가 있다. 이에 반해, 플로팅게이트와 컨트롤게이트가 수직으로 적층된 적층 게이트 EEPROM, 컨트롤게이트와 플로팅게이트가 나란히 배치된 듀얼 게이트 EEPROM 및 컨트롤게이트가 플로팅게이트의 일측면을 덮는 분리 게이트 EEPROM은 모두 플로팅게이트를 커플링시키기 위한 컨트롤게이트를 구비하기 때문에 동작 특성 및 집적도를 향상시킬 수 있으나, 예정된 로직공정으로는 플로팅게이트와 컨트롤게이트를 동시에 형성할 수 없기 때문에 로직공정 이외에 별도의 추가공정이 반드시 필요하다는 단점이 있다.
따라서, 후술하는 본 발명의 실시예들은 플로팅게이트 및 플로팅게이트를 커플링시키는 컨트롤게이트로 작용함과 동시에 예정된 로직공정으로 형성할 수 있는 컨트롤플러그(Control plug)를 구비하여 동작 특성 및 집적도를 향상시킴과 동시에 예정된 로직공정 이외의 추가 공정을 필요로하지 않는 비휘발성 메모리 장치 및 그 제조방법을 제공하기로 한다.
한편, 이하의 설명에서 제1도전형과 제2도전형은 서로 상보적인 도전형을 의미한다. 즉, 제1도전형이 P형인 경우에 제2도전형은 N형이고, 제1도전형이 N형인 경우에 제2도전형은 P형이다. 이는 본 발명의 실시예에 따른 비휘발성 메모리 장치는 N-채널타입(N-channel type) 또는 P-채널타입(P-channel type)이 모두 가능하다는 것을 의미한다. 설명의 편의를 위하여 이하에서 제1도전형은 P형으로, 제2도전형은 N형으로 한다. 즉, N-채널타입의 비휘발성 메모리 장치를 예시하여 설명하기로 한다.
도 1a는 내지 도 1d는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위셀을 도시한 도면으로, 도 1a는 사시도, 도 1b는 평면도, 도 1c 및 도 1d는 도 1b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도이다. 그리고, 도 2a 내지 도 2b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 변형예를 도시한 평면도이다.
도 1a 내지 도 1d에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성되어 활성영역(103)을 정의하는 소자분리막(102), 소자분리막(102) 상에 형성된 컨트롤플러그(120), 소자분리막(102) 상에서 컨트롤플러그(120)와 갭(110)을 갖고 이웃하여 컨트롤플러그(120)를 감싸며 일부가 활성영역(103) 상으로 확장된 플로팅게이트(FG) 및 플로팅게이트(FG) 측벽에 형성되어 갭(110)을 갭필하는 제1전하차단막(111)을 포함할 수 있다. 또한, 플로팅게이트(FG) 양측 활성영역(103)에 형성된 제2도전형의 접합영역(108), 접합영역(108) 상에 형성된 콘택플러그(130), 컨트롤플러그(120) 측벽에 형성된 제2전하차단막(112) 및 기판(101) 전면에 형성된 층간절연막(109)을 더 포함할 수 있다.
또한, 실시예에 따른 비휘발성 메모리 장치는 기판(101)에 형성된 제1도전형의 분리웰(Isolated well, 104) 및 제2도전형의 딥웰(Deep well, 105)을 포함할 수 있다. 기판(101)은 반도체 기판일 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(101)은 벌크 실리콘기판이거나, 또는 지지기판, 매몰절연층 및 단결정 실리콘층이 순차적으로 적층된 SOI(Silicon On Insulator)기판일 수 있다. 분리웰(104) 및 딥웰(105)은 메모리 장치가 동작할 수 있는 베이스(baes)를 제공하기 위한 것으로, 이온주입공정을 통해 형성된 것일 수 있다. 딥웰(105)은 실시예에 따른 비휘발성 메모리 장치의 동작방법(예컨대, 소거방법)에 따라 선택적으로 형성할 수 있으며, 딥웰(105) 내에 복수의 분리웰(104)이 형성될 수 있다. 참고로, 딥웰(105)을 구비한 비휘발성 메모리 장치는 소거동작시 FN터널링(FN tunneling) 방식을 사용할 수 있다.
실시예에 따른 비휘발성 메모리 장치에서 소자분리막(102)은 STI(Shallow Trench Isolaton) 공정으로 형성된 것일 수 있으며, 절연물질을 포함할 수 있다. 소자분리막(102)에 의하여 정의된 활성영역(103)은 장축과 단축을 갖는 바타입(Bar type) 또는 라인타입(Line type)일 수 있다. 플로팅게이트(FG) 양측 활성영역(103)에 접합영역(108)이 형성될 수 있고, 접합영역(108)과 콘택플러그(130)(또는 도전라인) 사이의 원활한 콘택 형성을 위해 활성영역(103)은 단축방향으로 연장된 돌출부(미도시)를 더 포함할 수 있다.
실시예에 따른 비휘발성 메모리 장치에서 소자분리막(102) 상에 형성된 컨트롤플러그(120)는 프로그램동작(program operation), 소거동작(erase operation) 및 리드동작(read operation)시 플로팅게이트(FG)를 커플링시키는 컨트롤게이트의 기능을 수행한다. 즉, 컨트롤플러그(120)에 인가되는 바이어스에 응답하여 플로팅게이트(FG)가 커플링될 수 있다. 여기서, 컨트롤플러그(120)가 소자분리막(102) 상에 위치하는 것은 플로팅게이트(FG)를 커플링시기기 위해 컨트롤플러그(120)에 인가되는 바이어스에 대한 자유도를 증가시키기 위함이다. 즉, 컨트롤플러그(120)가 소자분리막(102) 상에 위치하기 때문에 컨트롤플러그(120)에 인가되는 바이어스의 극성(예컨대, 포지티브 또는 네거티브)으로부터 자유롭다.
컨트롤플러그(120)는 콘택플러그(130) 형성공정시 콘택플러그(130)와 함께 형성된 것일 수 있으며, 층간절연막(109)을 관통하는 형태를 가질 수 있다. 컨트롤플러그(120)는 플로팅게이트(FG)의 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함할 수 있다. 예컨대, 컨트롤플러그(120)는 플로팅게이트(FG)의 측벽과 하나 이상의 마주보는 측벽을 갖는 단일 플러그를 포함하거나(도 1b, 도 2b 및 도 2c 참조), 또는 플로팅게이트(FG)의 측벽과 하나 이상의 마주보는 측벽을 갖는 복수개의 플러그를 포함할 수 있다(도 2a, 도 2d 및 도 2e 참조). 그리고, 컨트롤플러그(120)는 플로팅게이트(FG)와 컨트롤플러그(120) 사이의 커플링비를 향상시키기 위해 다양한 기하학적 형태를 가질 수 있다. 여기서, 컨트롤플러그(120)와 플로팅게이트(FG)가 서로 마주보는 측벽의 면적이 증가할수록 컨트롤플러그(120)와 플로팅게이트(FG) 사이의 커플링비를 증가시키수 있으며, 이들 사이의 커플링비가 증가할수록 보다 용이하게 비휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
실시예에 따른 비휘발성 메모리 장치에서 플로팅게이트(FG)는 논리정보를 저장하는 역할을 수행한다. 플로팅게이트(FG)는 기판(101)상에 형성되어 활성영역(103)과 소자분리막(102)을 동시에 가로지르는 형태로, 소자분리막(102) 상에 형성되어 일부가 활성영역(103) 상으로 연장된 형태를 가질 수 있다. 활성영역(103) 상의 플로팅게이트(FG)는 바타입(bar type)의 형태를 가질 수 있으며, 소자분리막(102) 상에 형성된 플로팅게이트(FG)는 컨트롤플러그(120)와 서로 마주보는 측벽 면적을 증가시키기 위해 다양한 기하학적 형태를 가질 수 있다. 아울러, 플로팅게이트(FG)와 컨트롤플러그(120) 사이의 간격 즉 갭(110)의 선폭이 감소할수록 컨트롤플러그(120)와 플로팅게이트(FG) 사이의 커플링비를 증가시키수 있다. 따라서, 비휘발성 메모리 장치의 집적도가 증가할수록 갭(110)의 선폭이 감소하기 때문에 플로팅게이트(FG)와 컨트롤플러그(120) 사이의 커플링비를 용이하게 증가시킬 수 있다.
플로팅게이트(FG)는 터널절연막(106, 또는 게이트절연막)과 게이트도전막(107)이 적층된 적층구조물일 수 있다. 터널절연막(106)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막일 수 있다. 게이트도전막(107)은 실리콘함유 재료를 포함할 수 있다. 구체적으로, 게이트도전막(107)은 폴리실리콘막으로 이루어진 단일막 또는 폴리실리콘막과 실리사이드막이 적층된 적층막일 수 있으며, 폴리실리콘막은 불순물이 도핑된 도프드(Doped) 폴리실리콘막 또는 불순물이 도핑되지 않은 언도프드(Undoped) 폴리실리콘막일 수 있다. 한편, 실시예에서는 플로팅게이트(FG)가 플라나게이트 구조인 경우를 예시하였으나, 플로팅게이트(FG)는 3차원 게이트 구조 예컨대, 핀게이트(Fin Gate) 구조일 수도 있다.
실시예에 따른 비휘발성 메모리 장치에서 플로팅게이트(FG)의 측벽에 형성된 제1전하차단막(111) 및 컨트롤플러그(120) 측벽에 형성된 제2전하차단막(112)은 플로팅게이트(FG)와 컨트롤플러그(120) 사이를 절연시키는 유전막(예컨대, IPD)으로 작용한다. 따라서, 제1전하차단막(111) 및 제2전하차단막(112)은 절연막을 포함할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막일 수 있다. 일례로, 제1전하차단막(111) 및 제2전하차단막(112)은 ONO막(Oxide-Nitride-Oxide layer)일 수 있다. 제1전하차단막(111)은 플로팅게이트(FG)와 컨트롤플러그(120) 사이의 간격 즉, 갭(110)을 갭필하는 형태를 가질 수 있으며, 플로팅게이트(FG) 측벽에 형성된 스페이서일 수 있다. 예컨대, 제1전하차단막(111)은 플로팅게이트(FG) 측벽을 보호하기 위하여 예정된 로직공정인 스페이서 형성공정을 통해 형성된 것일 수 있다. 제2전하차단막(112)은 제1전하차단막(111)의 기능을 보완함과 동시에 공정변수에 의하여 제1전하차단막(111)이 그 기능을 상실할 경우에 제1전하차단막(111)을 대체하는 역할을 수행하는 것으로, 컨트롤플러그(120) 측벽에 형성된 스페이서일 수 있다. 제2전하차단막(112)은 선택적으로 형성될 수 있다.
실시예에 따른 비휘발성 메모리 장치에서 제2도전형의 접합영역(108) 즉, 소스영역 및 드레인영역은 이온주입공정에 의해 형성된 것일 수 있다. 접합영역(108)과 콘택플러그(130) 사이에는 실리사이드막(미도시)이 개재될 수도 있다. 접합영역(108) 상에 형성된 콘택플러그(130) 예컨대, 소스콘택플러그(130A) 및 드레인콘택플러그(130B)는 층간절연막(109)을 관통하는 형태를 가질 수 있고, 컨트롤플러그(120) 형성공정시 함께 형성된 것일 수 있다. 따라서, 제2전하차단막(112)은 소스콘택플러그(130A) 및 드레인콘택플러그(130B) 측벽에도 형성될 수 있다. 소스콘택플러그(130A) 및 드레인콘택플러그(130B) 측벽에 형성된 제2전하차단막(112)은 배리어막(Barrier layer)으로 작용할 수 있다.
실시예에 따른 비휘발성 메모리 장치에서 컨트롤플러그(120)와 플로팅게이트(FG) 사이의 간격 즉, 갭(110)의 선폭은 플로팅게이트(FG)와 콘택플러그(130) 사이의 간격과 동일하거나, 또는 더 작을 수 있다. 예컨대, 컨트롤플러그(120)는 플로팅게이트(FG) 측벽의 제1전하차단막(111)에 접하는 형태를 가질 수 있고, 콘택플러그(130)는 제1전하차단막(111)에 접하거나, 또는 소정 간격 이격된 형태를 가질 수 있다. 또한, 컨트롤플러그(120)와 플로팅게이트(FG)가 서로 마주보는 측벽의 면적보다 플로팅게이트(FG)와 콘택플러그(130)가 서로 마주보는 면적이 더 작을 수 있다. 이처럼, 플로팅게이트와 콘택플러그(130) 및 컨트롤플러그(120) 사이의 간격 및 마주보는 측벽 면적을 서로 상이하게 가져가는 것은 콘택플러그(130)를 통해 인가되는 바이어스에 의하여 플로팅게이트(FG)가 커플링되거나, 플로팅게이트(FG)에 간섭이 발생하는 것을 방지하기 위함이다.
상술한 구조를 갖는 비휘발성 메모리 장치는 플로팅게이트(FG)를 커플링시키는 컨트롤플러그(120)를 구비함으로써, 비휘발성 메모리 장치의 동작 특성 및 집적도를 향상시킬 수 있다.
또한, 플로팅게이트(FG)가 컨트롤플러그(120)를 감싸는 형태 또는 컨트롤플러그(120)가 플로팅게이트(FG)를 감싸는 형태를 가짐으로써, 이들 사이의 커플링비를 효과적으로 증가시킬 수 있다. 아울러, 플로팅게이트(FG)와 컨트롤플러그(120) 사이 갭(110)의 선폭이 감소할수록 이들 사이의 커플링비가 증가하기 때문에 비휘발성 메모리 장치의 집적도가 증가할수록 동작 특성을 향상시킬 수 있다.
또한, 컨트롤플러그(120)가 소자분리막(102) 상에 위치함에 따라 컨트롤플러그(120)에 인가되는 바이어스의 극성으로부터 자유롭다. 이를 통해, 메모리 셀에 바이어스를 공급하는 주변회로의 사이즈를 감소시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 적용할 수 있다.
또한, 상술한 구조를 갖는 비휘발성 메모리 장치는 별도의 추가공정 없이 예정된 로직공정으로 구현이 가능하다. 이는, 후술하는 비휘발성 메모리 장치의 제조방법을 통해 보다 구체적으로 설명하기로 한다(도 3a 내지 도 3e 참조).
이하에서는, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작방법을 도 1a 내지 도 1d 및 표 1을 참조하여 설명하기로 한다. 아래 표 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 조건에 대한 일례를 나타낸 것이다. 참고로, 표 1의 '채널' 항목에서 'N타입'은 제1도전형이 P형, 제2도전형이 N형인 N-채널타입의 비휘발성 메모리 장치를 의미한다. 그리고, 'P타입'은 제1도전형이 N형, 제2도전형이 P형인 P-채널타입의 비휘발성 메모리 장치를 의미한다.
먼저, 표 1을 참조하여 실시예에 따른 비휘발성 메모리 장치의 프로그램동작을 살펴보면 다음과 같다.
실시예에 따른 N-채널타입의 비휘발성 메모리 장치에서의 프로그램동작은 HCI(Hot Carrier Injection) 방식을 이용할 수 있다. 예컨대, 컨트롤플러그(120)에 펌핑전압(VPP)을 인가하여 플로팅게이트(FG)를 커플링시키면, 플로팅게이트(FG) 아래 활성영역(103) 표면에 채널이 형성된다. 플로팅게이트(FG) 아래 채널이 형성된 상태에서 소스콘택플러그(130A) 및 드레인콘택플러그(130B)에 각각 접지전압(GND) 및 펌핑전압(VPP)을 인가시키면, 소스콘택플러그(130A)와 드레인콘택플러그(130B) 사이의 전위차이에 의해 채널이 핀치오프(Pinch off)된다. 핀치오프된 채널에서는 열전자(Hot electron)가 생성되고, 생성된 열전자가 플로팅게이트(FG)에 주입되는 일련의 과정을 통해 프로그램할 수 있다. 참고로, 펌핑전압(VPP)은 외부에서 공급되는 전원전압(VCC)을 승압시킨 전압을 의미한다. 상술한 프로그램 방법은 FN터널링(Fowler-Nordheim tunneling) 방식보다 플로팅게이트(FG)와 컨트롤플러그(120) 사이의 커플링비가 작아도 프로그램이 용이하다는 장점이 있다.
한편, 실시예에 따른 P-채널타입의 비휘발성 메모리 장치에서의 프로그램동작은 BTBT(Band To Band Tuneling) 방식을 이용할 수 있다.
다음으로, 표 1을 참조하여 실시예에 따른 비휘발성 메모리 장치의 소거동작을 살펴보면 다음과 같다.
실시예에 따른 N-채널타입의 비휘발성 메모리 장치에서의 소거동작은 BTBT 방식 또는 FN터널링 방식을 이용할 수 있다. 예컨대, BTBT 방식을 이용하는 경우에는 컨트롤플러그(120)에 네거티브 펌핑전압(-VPP)을 인가하여 플로팅게이트(FG)를 네거티브전압으로 커플링시킨 상태에서 드레인콘택플러그(130B)에 펌핑전압(VPP)을 인가하면, 플로팅게이트(FG)와 드레인콘택플러그(130B)가 연결된 접합영역(108) 사이에 BTBT가 발생하여 큰 에너지를 갖는 정공이 네거티브전압으로 커플링된 플로팅게이트(FG)에 주입되는 일련의 과정을 통해 소거할 수 있다. 특히, 프로그램동작에 의하여 플로팅게이트(FG) 내에 전자가 주입된 경우에는 플로팅게이트(FG) 자체가 이미 네거티브전위를 갖기 때문에 플로팅게이트(FG)로 더 많은 정공이 주입되어 소거특성을 향상시킬 수 있다.
그리고, FN터널링 방식을 이용하는 경우에는 컨트롤플러그(120)에 네거티브 펌핑전압(-VPP)을 인가하여 플로팅게이트(FG)를 네거티브전압으로 커플링시킨 상태에서 기판(101), 분리웰(104) 또는 딥웰(105) 중 어느 하나에 펌핑전압(VPP)을 인가하여 이들 사이의 전위차를 이용하여 플로팅게이트(FG) 내 전자를 빼주는 일련의 과정을 통해 소거할 수 있다.
한편, 실시예에 따른 P-채널타입의 비휘발성 메모리 장치에서의 소거동작은 FN터널링 방식을 이용할 수 있다.
다음으로, 표 1을 참조하여 실시예에 따른 비휘발성 메모리 장치의 리드동작을 살펴보면 다음과 같다.
실시예에 따른 N-채널타입의 비휘발성 메모리 장치 및 P-채널타입의 비휘발성 메모리 장치에서의 리드동작은 컨트롤플러그(120)에 전원전압을 인가하여 플로팅게이트(FG)를 커플링시키고 드레인콘택플러그(130B) 및 소스콘택플러그(130A)에 각각 전원전압보다 작은 리드전압(Vread) 및 접지전압(GND)을 인가하는 방법으로 실시할 수 있다. 리드전압(Vread)은 ~1V일 수 있다.
이하에서는, 상술한 구조를 갖는 비휘발성 메모리 장치의 제조방법에 대한 일례를 통해 본 발명의 실시예에 따른 비휘발성 메모리 장치가 로직공정에 부합하여 별도의 추가 공정없이 형성할 수 있음에 대하여 도 3a 내지 도 3e를 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 제조방법을 도시한 공정단면도이다. 여기서, 비휘발성 메모리 장치는 도 1b에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 것이다.
도 3a에 도시된 바와 같이, 로직영역(Logic region) 및 메모리영역(Memory region)을 구비한 기판(11)을 준비한다. 로직영역은 CMOS영역 즉, NMOS영역 및 PMOS영역을 포함할 수 있다. 실시예에서는 로직영역에 NMOS를 형성하는 경우 즉, 로직영역인 NMOS영역인 경우를 예시하기로 한다. 기판(11)은 반도체기판을 사용할 수 있다. 반도체기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘함유 재료를 포함할 수 있다. 즉, 반도체기판은 단결정의 실리콘함유 재료를 포함할 수 있다. 일례로, 기판(11)으로는 벌크 실리콘기판 또는 SOI(Silicon On Insulator)기판을 사용할 수 있다.
다음으로, 메모리영역의 기판(11)에 제2도전형의 딥웰(12) 및 제1도전형의 분리웰(13)을 형성하고, 로직영역의 기판(11)에 제1도전형의 로직웰(14)을 형성한다. 로직웰(14), 분리웰(13) 및 딥웰(12)은 기판(11)상에 마스크패턴(미도시)을 형성하고, 마스크패턴을 이온주입장벽으로 기판(11)에 불순물을 이온주입한 후, 주입된 불순물을 활성화시키기 위한 어닐공정을 진행하는 일련의 과정을 통해 형성할 수 있다.
다음으로, 기판(11)에 소자분리막(15)을 형성한다. 소자분리막(15)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다. STI 공정은 기판(11)에 소자분리를 위한 트렌치를 형성하고, 트렌치 내부를 절연물질로 매립하는 일련의 공정과정을 의미한다.
도 3b에 도시된 바와 같이, 기판(11) 전면에 게이트절연막(16)을 형성한다. 게이트절연막(16)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 게이트절연막(16) 상에 게이트도전막(17)을 형성한다. 게이트도전막(17)은 실리콘함유 재료로 형성할 수 있으며, 실리콘함유 재료로는 실리콘막을 사용할 수 있다. 일례로, 게이트도전막(17)은 폴리실리콘막으로 형성할 수 있다.
다음으로, 게이트도전막(17) 상에 마스크패턴(미도시)을 형성한 후에 마스크패턴을 식각장벽(etch barrier)으로 게이트도전막(17) 및 게이트절연막(16)을 순차적으로 식각하여 복수의 게이트(LG, FG)를 형성한다. 구체적으로, 로직영역에 로직게이트(LG)를 형성함과 동시에 메모리영역에 플로팅게이트(FG)를 형성한다. 플로팅게이트(FG)는 다양한 기하학적 형태를 가질 수 있다.(도 1b, 도 2a 내지 도 2e 참조).
한편, 복수의 게이트(LG, FG)를 형성하기 이전에 각 영역에서 요구되는 게이트도전막(17)의 특성(예컨대, 일함수)을 제어하기 위해 로직영역 및 메모리영역에 대응하는 게이트도전막(17)에 각각 소정의 불순물을 이온주입할 수 있다.
도 3c에 도시된 바와 같이, 복수의 게이트(LG, FG) 양측벽에 제1스페이서(18)를 형성한다. 이때, 플로팅게이트(FG) 측벽에 형성되는 제1스페이서(18)는 플로팅게이트(FG)와 후속 공정을 통해 형성된 컨트롤플러그 사이를 절연시키는 유전막 즉, 전하차단막으로 작용한다. 제1스페이서(18)는 절연막으로 형성할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다. 일례로, 제1스페이서(18)는 ONO막으로 형성할 수 있다.
다음으로, 복수의 게이트(LG, FG) 양측 기판(11)에 접합영역(19)을 형성한다. 접합영역(19) 즉, 소스영역 및 드레인영역은 분리웰(13) 및 로직웰(14)의 도전형과 상보적인 도전형을 갖는 불순물을 이온주입하여 형성할 수 있다. 접합영역(19)은 LDD 구조로 형성할 수 있다.
한편, 접합영역(19)을 형성한 이후에 복수의 게이트(LG, FG) 표면 및 접합영역(19) 표면에 실리사이드막(미도시)을 형성하거나, 또는 접합영역(19)의 표면에만 실리사이드막(미도시)을 형성할 수 있다.
도 3d에 도시된 바와 같이, 기판(11) 전면에 층간절연막(20)을 형성한다. 층간절연막(20)은 복수의 게이트(LG, FG)를 덮도록 형성할 수 있다. 층간절연막(20)을 형성한 이후에 복수의 게이트(LG, FG)에 의하여 발생된 단차를 제거하기 위한 소정의 공정 예컨대, 화학적기계적연마를 진행할 수 있다.
다음으로, 층간절연막(20) 상에 마스크패턴(미도시)을 형성한 이후에 마스크패턴을 식각장벽으로 접합영역(19)을 노출시키는 콘택홀(22)을 형성함과 동시에 소자분리막(15) 상의 플로팅게이트(FG) 측벽 제1스페이서(18)를 노출시키는 오픈부(21)를 형성한다. 오픈부(21)는 기형성된 플로팅게이트(FG)의 형태에 따라 다양한 기하학적 형태를 가질 수 있다(도 1b 및 도 2a 내지 도 2e 참조).
도 3e에 도시된 바와 같이, 콘택홀(22) 및 오픈부(21) 측벽에 제2스페이서(23)를 형성한다. 콘택홀(22) 및 오픈부(21) 측벽에 형성되는 제2스페이서(23)는 배리어막으로 작용한다. 또한, 오픈부(21) 측벽에 형성되는 제2스페이서(23)는 플로팅게이트(FG)와 후속 공정을 통해 형성될 컨트롤플러그 사이를 절연시키는 전하차단막으로 작용할 수 있다. 제2스페이서(23)는 절연막으로 형성할 수 있으며, 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상이 적층된 적층막으로 형성할 수 있다.
다음으로, 콘택홀(22) 및 오픈부(21)를 갭필하도록 전면에 도전막을 형성한 후에 층간절연막(20)이 노출될때까지 평탄화공정을 진행하여 콘택홀(22)을 갭필하는 콘택플러그(24B)를 형성함과 동시에 오픈부(21)를 갭필하는 컨트롤플러그(24A)를 형성한다. 평탄화공정은 화학적기계적연마법을 사용하여 진행할 수 있다.
이후, 도면에 도시하지는 않았지만 공지된 반도체 제조 기술을 이용하여 실시예에 따른 비휘발성 메모리 장치를 완성할 수 있다.
상술한 바와 같이, 실시예에 따른 비휘발성 메모리 장치는 별도의 추가공정 없이 예정된 로직공정만으로 플로팅게이트(FG), 전하차단막 및 컨트롤플러그(24A)를 구비한 비휘발성 메모리 장치를 구현할 수 있다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이를 도시한 평면도이다. 이하, 설명의 편의를 위하여 비휘발성 메모리 장치의 셀 어레이를 구성하는 단위셀은 도 1a 내지 도 1d에 도시된 도면부호를 사용하였으며, 동일한 도면부호를 갖는 구성에 대한 자세한 설명은 생략하기로 한다.
도 4에 도시된 바와 같이, 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 제2방향으로 연장된 라인타입의 활성영역(103)이 제1방향으로 소정 간격 이격되어 복수개가 평행하게 배치될 수 있다. 소자분리막 상에 활성영역(103)을 기준으로 좌우(즉, 제1방향) 대칭되도록 컨트롤플러그(120)가 배치될 수 있다. 각각의 컨트롤플러그(120) 주변에는 소자분리막 상에서 컨트롤플러그(120)와 갭을 갖고 이웃하여 컨트롤플러그(120)를 감싸며 일부가 활성영역(103) 상으로 연장된 플로팅게이트(FG)가 배치될 수 있다. 이때, 활성영역(103)을 기준으로 플로팅게이트(FG)는 좌우 비대칭되도록 배치될 수 있다. 플로팅게이트(FG) 사이의 활성영역(103) 상에는 콘택플러그(130)가 배치될 수 있으며, 콘택플러그(130) 아래 활성영역(103)에는 접합영역이 형성되어 있다.
활성영역(103)과 교차하는 제1방향으로 연장된 워드라인(201)이 제2방향으로 소정 간격 이격되어 복수개가 평행하게 배치될 수 있다. 워드라인(201)은 다층 금속배선 구조를 갖는 반도체 장치에서 최하층 금속배선(예컨대, M1)일 수 있다. 각각의 활성영역(103)을 기준으로 일측에 위치하는 복수의 컨트롤플러그(120)가 동일한 N번째(N은 자연수) 워드라인(201)에 연결될 수 있고, 각각의 활성영역(103)을 기준으로 타측에 위치하는 복수의 컨트롤플러그(120)가 동일한 N+1번째(N은 자연수) 워드라인(201)이 연결될 수 있다.
활성영역(103)과 교차하는 제1방향으로 연장된 소스라인(202)이 제2방향으로 소정간격 이격되어 복수개가 평행하게 배치될 수 있다. 소스라인(202)은 워드라인(201)과 마찬가지로 다층 금속배선 구조를 갖는 반도체 장치에서 최하층 금속배선(예컨대, M1)일 수 있으며, 두 개의 워드라인(201)으로 이루어진 그룹 사이에 하나씩 배치될 수 있다.
활성영역(103)과 동일한 방향으로 연장된 라인타입의 비트라인(203)은 제1방향으로 소정 간격 이격되어 복수개가 평행하게 배치될 수 있다. 비트라인(203)은 다층 금속배선 구조를 갖는 반도체 장치에서 최하층 금속배선보다 상층에 위치하는 금속배선(예컨대, M2)일 수 있다. 비트라인(203)은 좌우 대칭되는 컨트롤플러그(120) 사이에 위치하는 콘택플러그(130)에 연결될 수 있다.
상술한 비휘발성 메모리 장치의 어레이는 컨트롤플러그(120)를 감싸는 플로팅게이트(FG)가 활성영역(103)을 기준으로 비대칭 형태를 갖기 때문에 보다 효과적으로 집적도를 향상시킬 수 있다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 셀 어레이 변형예를 도시한 평면도이다. 도 4에 도시된 도면부호를 사용하였으며, 동일한 도면부호를 갖는 구성에 대하여 자세한 설명은 생략하기로 한다.
도 5a 및 도 5b는 각각 도 1b 및 도 2b에 도시된 단위셀이 매트릭스 형태로 배치된 셀 어레이를 나타낸 것으로, 워드라인(201), 소스라인(202) 및 비트라인(203)의 배치관계가 서로 상이하다.
도 5a에 도시된 바와 같이, 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 소스라인(202) 및 비트라인(203)이 동일한 방향으로 연장되고, 워드라인(201)은 소스라인(202) 및 비트라인(203)과 교차하는 형태를 가질 수 있다. 워드라인(201)이 연장된 방향으로 소스라인(202) 및 비트라인(203)은 서로 교번 배치될 수 있다. 여기서, 다층 금속배선을 갖는 반도체 장치에서 소스라인(202) 및 비트라인(203)은 서로 동일한 층에 위치할 수 있고, 워드라인(201)은 소스라인(202) 및 비트라인(203)과 서로 다른 층에 위치할 수 있다.
도 5b에 도시된 바와 같이, 또 다른 실시예에 따른 비휘발성 메모리 장치의 셀 어레이는 소스라인(202) 및 워드라인(201)이 동일한 방향으로 연장되고, 비트라인(203)은 소스라인(202) 및 워드라인(201)과 교차하는 형태를 가질 수 있다. 비트라인(203)이 연장된 방향으로 두 개의 워드라인(201)과 하나의 소스라인(202)이 서로 교번 배치될 수 있다. 여기서, 다층 금속배선을 갖는 반도체 장치에서 소스라인(202) 및 워드라인(201)은 서로 동일한 층에 위치할 수 있고, 비트라인(203)은 소스라인(202) 및 워드라인(201)과 서로 다른 층에 위치할 수 있다.
이처럼, 실시예에 따른 비휘발성 메모리 장치는 다양한 셀 어레이 구현이 가능한 바, 제한된 면적내에서 용이하게 구현이 가능하다.
이하에서는, 본 발명의 실시예에 따른 비휘발성 메모리 장치의 활용분야에 대한 일례를 도 6 및 도 7을 참조하여 간략히 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 마이크로프로세서의 구성도이다.
도 6에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit, CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 어플리케이션 프로세서(Application Processor, AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 상술한 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 기판상에 형성된 컨트롤플러그, 기판상에 형성되어 상기 컨트롤플러그와 갭을 갖고 이웃하며 컨트롤플러그를 감싸는 플로팅게이트 및 플로팅게이트 측벽에 형성되어 갭을 갭필하는 전하차단막을 포함할 수 있다. 상술한 기억부(1010)는 별도의 추가공정 없이 예정된 로직공정으로만으로 구현이 가능하고, 플로팅게이트를 용이하게 커플링시키는 컨트롤플러그를 구비함으로써, 동작 특성 및 집적도를 향상시킴과 동시에 로직호환성을 증대시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 을 적용할 수 있어 그 활용도가 매우 크다. 따라서, 기억부(1010) 및 기억부(1010)를 포함한 마이크로프로세서(1000)의 소형화, 고성능화가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 실시예에 따른 프로세서의 구성도이다.
도 7에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1130)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit, GPU), 어플리케이션 프로세서(Application Processor, AP) 등 각종 시스템 온 칩(System on Chip, SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit, ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1130)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory, PRAM), 저항 메모리(Resistive Random Access Memory,RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory, STTRAM), 자기메모리(Magnetic Random Access Memory, MRAM) 등을 포함할 수 있다. 특히, 비휘발성 메모리로서 상술한 실시예에 따른 비휘발성 메모리 장치를 포함할 수 있다. 상술한 실시예에 따른 반도체 장치를 포함한 임베디드 메모리부(1140)는 기판상에 형성된 컨트롤플러그, 기판상에 형성되어 상기 컨트롤플러그와 갭을 갖고 이웃하며 컨트롤플러그를 감싸는 플로팅게이트 및 플로팅게이트 측벽에 형성되어 갭을 갭필하는 전하차단막을 포함할 수 있다. 상술한 기억부(1010)는 별도의 추가공정 없이 예정된 로직공정으로만으로 구현이 가능하고, 플로팅게이트를 용이하게 커플링시키는 컨트롤플러그를 구비함으로써, 동작 특성 및 집적도를 향상시킴과 동시에 로직호환성을 증대시킬 수 있으며, 공지된 다양한 동작 방식을 손쉽게 을 적용할 수 있어 그 활용도가 매우 크다. 따라서, 임베디드 메모리부(1140) 및 임베디드 메모리부(1140)를 포함한 프로세서(1100)의 소형화, 고성능화가 가능하다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network, LAN), 유에스비(Universal Serial Bus, USB), 이더넷(Ethernet), 전력선통신(Power Line Communication, PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association, IrDA), 코드 분할 다중 접속(Code Division Multiple Access, CDMA), 시분할 다중 접속(Time Division Multiple Access, TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access, FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network, USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution, LTE), 근거리 무선통신(Near Field Communication, NFC), 광대역 무선 인터넷(Wireless Broadband Internet, Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access, HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA, WCDMA), 초광대역 통신(Ultra WideBand, UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital, SD), 미니 씨큐어 디지털 카드(mini Secure Digital card, mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity, SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card, SM), 멀티 미디어 카드(Multi Media Card, MMC), 내장 멀티 미디어 카드(Embedded MMC, eMMC), 컴팩트 플래시 카드(Compact Flash, CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit, GPU), 디지털 신호 처리 장치(Digital Signal Processor, DSP), 고선명 오디오(High Definition Audio, HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface, HDMI) 컨트롤러 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 102 : 소자분리막
103 : 활성영역 104 : 분리웰
105 : 딥웰 106 : 터널절연막
107 : 게이트도전막 108 : 접합영역
109 : 층간절연막 110 : 갭
111 : 제1전하차단막 112 : 제2전하차단막
120 : 컨트롤플러그 130 : 콘택플러그
103 : 활성영역 104 : 분리웰
105 : 딥웰 106 : 터널절연막
107 : 게이트도전막 108 : 접합영역
109 : 층간절연막 110 : 갭
111 : 제1전하차단막 112 : 제2전하차단막
120 : 컨트롤플러그 130 : 콘택플러그
Claims (24)
- 기판상에 형성된 컨트롤플러그;
상기 기판상에 형성되어 상기 컨트롤플러그와 갭을 갖고 이웃하며 상기 컨트롤플러그를 감싸는 플로팅게이트; 및
상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 제1전하차단막
을 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 컨트롤플러그 측벽에 형성된 제2전하차단막을 더 포함하는 비휘발성 메모리 장치.
- 제2항에 있어서,
상기 제1전하차단막 및 상기 제2전하차단막은 스페이서 형태를 갖는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 플로팅게이트는 상기 컨트롤플러그의 측벽 일부 또는 측벽 전부와 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 컨트롤플러그는 상기 플로팅게이트의 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치.
- 제1항에 있어서,
상기 컨트롤플러그에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 기판에 형성되어 활성영역을 정의하는 소자분리막;
상기 소자분리막 상에 형성된 컨트롤플러그;
상기 소자분리막 상에서 상기 컨트롤플러그와 갭을 갖고 이웃하여 상기 컨트롤플러그를 감싸며 일부가 상기 활성영역 상으로 확장된 플로팅게이트; 및
상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 제1전하차단막
을 포함하는 비휘발성 메모리 장치. - 제7항에 있어서,
상기 플로팅게이트 양측 상기 활성영역에 형성된 접합영역;
상기 접합영역 상에 형성된 콘택플러그; 및
상기 컨트롤플러그 측벽에 형성된 제2전하차단막
를 더 포함하는 비휘발성 메모리 장치.
- 제8항에 있어서,
상기 플로팅게이트와 상기 콘택플러그 사이의 간격은 상기 플로팅게이트와 상기 컨트롤플러그 사이의 간격과 동일하거나, 또는 더 큰 비휘발성 메모리 장치.
- 제8항에 있어서,
상기 플로팅게이트와 상기 콘택플러그가 서로 마주보는 측벽의 면적보다 상기 플로팅게이트와 상기 컨트롤플러그가 서로 마주보는 측벽의 면적이 더 큰 비휘발성 메모리 장치.
- 제7항에 있어서,
상기 플로팅게이트는 상기 컨트롤플러그의 측벽 일부 또는 측벽 전부와 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- 제7항에 있어서,
상기 컨트롤플러그는 상기 플로팅게이트의 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치.
- 제7항에 있어서,
상기 컨트롤플러그에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 기판에 형성되어 복수의 활성영역을 정의하는 소자분리막;
상기 활성영역을 기준으로 서로 대칭되고 상기 소자분리막 상에 형성된 복수의 컨트롤게이트;
상기 활성영역을 기준으로 서로 비대칭되고 상기 소자분리막 상에서 각각의 상기 컨트롤플러그와 갭을 갖고 이웃하여 상기 컨트롤플러그를 감싸며 일부가 상기 활성영역 상으로 확장된 플로팅게이트; 및
상기 플로팅게이트 측벽에 형성되어 상기 갭을 갭필하는 제1전하차단막
을 포함하는 비휘발성 메모리 장치.
- 제14항에 있어서,
복수의 상기 플로팅게이트 사이 활성영역에 형성된 접합영역;
상기 접합영역 상에 형성된 콘택플러그; 및
상기 컨트롤플러그 측벽에 형성된 제2전하차단막
을 더 포함하는 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 플로팅게이트와 상기 콘택플러그 사이의 간격은 상기 플로팅게이트와 상기 컨트롤플러그 사이의 간격과 동일하거나, 또는 더 큰 비휘발성 메모리 장치.
- 제15항에 있어서,
상기 플로팅게이트와 상기 콘택플러그가 서로 마주보는 측벽의 면적보다 상기 플로팅게이트와 상기 컨트롤플러그가 서로 마주보는 측벽의 면적이 더 큰 비휘발성 메모리 장치. - 제14항에 있어서,
상기 플로팅게이트는 상기 컨트롤플러그의 측벽 일부 또는 측벽 전부와 마주보는 측벽을 갖는 비휘발성 메모리 장치.
- 제14항에 있어서,
상기 컨트롤플러그는 상기 플로팅게이트의 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치.
- 제14항에 있어서,
상기 컨트롤플러그에 인가되는 바이어스에 응답하여 상기 플로팅게이트가 커플링되는 비휘발성 메모리 장치.
- 로직영역과 메모리영역을 갖는 기판에 소자분리막을 형성하는 단계;
상기 로직영역에 로직게이트를 형성함과 동시에 상기 메모리영역에 플로팅게이트를 형성하는 단계;
상기 로직게이트 및 상기 플로팅게이트 측벽에 스페이서를 형성하는 단계;
상기 기판상에 층간절연막을 형성하는 단계; 및
상기 소자분리막 상의 층간절연막을 관통하여 상기 플로팅게이트 측벽 스페이서와 접하는 컨트롤플러그를 형성함과 동시에 상기 활성영역 상의 층간절연막을 관통하는 콘택플러그를 형성하는 단계
를 포함하는 비휘발성 메모리 장치 제조방법.
- 제21항에 있어서,
상기 플로팅게이트는 상기 컨트롤플러그는 감싸는 형태를 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
- 제21항에 있어서,
상기 플로팅게이트는 상기 컨트롤플러그의 측벽 일부 또는 측벽 전부와 마주보는 측벽을 갖도록 형성하는 비휘발성 메모리 장치 제조방법.
- 제21항에 있어서,
상기 컨트롤플러그는 상기 플로팅게이트의 측벽과 마주보는 측벽을 갖는 적어도 하나 이상의 플러그를 포함하는 비휘발성 메모리 장치 제조방법.
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