JP2008010868A - 垂直チャンネルを有する不揮発性メモリ装置およびその製造方法 - Google Patents

Abstract

【課題】垂直チャンネルを持つ半導体フラッシュメモリセルペアが提供される。
【解決手段】半導体フラッシュメモリセルペアは半導体基板、前記半導体基板内に形成された第１および第２ソースライン、前記第１および第２ソースライン間の前記半導体基板から延長された半導体ピラー、前記半導体ピラーの向かい合う面に形成され、第１および第２ソースラインと共に動作する第１および第２電荷保存構造、前記半導体ピラーに隣接して形成され、前記第１および第２電荷保存構造を電気的に分離する第１および第２トレンチ構造、前記第１電荷保存構造に隣接して形成された第１ワードラインと、前記第２電荷保存構造に隣接して形成された第２ワードライン、および前記半導体ピラーの上面に形成されたコモンドレインコンタクトを含む。
【選択図】図５

Description

本発明は特別な構造的特徴を有する不揮発性メモリセルと、そのような不揮発性メモリセルを含む半導体装置に係り、また、その製造方法に関する。

不揮発性メモリ、または不揮発性記憶装置は電源なしで長期間情報を保存することができるコンピュータメモリである。不揮発性メモリは例えば、リードオンリー（ｒｅａｄ−ｏｎｌｙ）メモリ、フラッシュメモリ、大抵の磁気タイプのコンピュータ記憶装置（例えば、ハードディスク、ＦＤＤおよびマグネチックテープ）および光学記憶装置（例えば、ＣＤ、ＤＶＤ、ブルーレイディスク）を含む。不揮発性メモリは２次記憶装置として使用可能であり、例えば、持ち運び可能なバッテリー駆動式の装置等で必要とされるエネルギーを減らしつつデータを保持するために、動的な１次記憶と共に使用される。

最近、最も広く使われている形態の１次記憶装置は、ランダムアクセスメモリ（ＲＡＭ）装置（特に、ＤＲＡＭ装置）に分類される揮発性メモリ装置である。このような揮発性メモリ装置を対応する不揮発性メモリ装置と比較すると、処理速度、サイズにおける長所もあるが、高い電力消費というような根本的な短所もある。

フラッシュメモリは「メモリセル」と呼ばれるフローティングゲートトランジスタのアレイ（ａｒｒａｙ）に情報を保存する。メモリセル各々は例えば、導電率、電荷またはゲートしきい電圧のような双安定な（ｂｉｓｔａｂｌｅ）パラメータに対応して、１ビットのデータを保存する。マルチレベルセル装置と呼ばれるいくつかのさらに新しいフラッシュメモリ装置は、２個以上の分離されたレベルを示すパラメータを利用して、一つのセル当たり１ビット以上のデータを保存する。

ＮＯＲメモリ装置で、それぞれのメモリセルは典型的なＭＯＳトランジスタのようなコントロールゲート（ＣＧ）とフローティングゲート（ＦＧ）を含む構造を有する。ところで、フローティングゲート（ＦＧ）は基板とＣＧ間に位置し、誘電体（主にインターポリ誘電体（ＩｎｔｅｒＰｏｌｙ Ｄｉｅｌｅｃｔｒｉｃ，ＩＰＤ）とも称される）によって囲まれており周辺の導電体から絶縁される。ＩＰＤはフローティングゲートを絶縁させ、適切な誘電体、例えば、シリコン酸化物または酸化物−窒化物−酸化物（ＯＮＯ）のように組合せから成る。

ＦＧは絶縁されているため、ＦＧに入った電子はＦＧに残るようになり、このような電子はＣＧによって生成される電場に影響を与えることがある。図１Ａおよび図１Ｂに図示されたようなトランジスタセルのしきい電圧（Ｖ_ｔ）を変更する。したがって、ＣＧに特定電圧を印加する時、ＦＧが十分に放電された状態ならば、トランジスタを介する電流が流れ、ＦＧが「プログラム」された状態ならば、電流がほとんど流れない。このように電流が存在するのかの可否が１または０でセンシングされる。すなわち、メモリセルに保存されたデータが「読み出し」される。しかし、マルチレベルセル装置では、ＦＧに保存された電子の個数によって、流れる電流の大きさがセンシングされ分析される。このような方式で、２値（１または０）以上のメモリ状態をセンシングすることができる。

ソースとドレイン間の初期電流を流れるようにした後ＣＧに十分に大きい電圧を印加し、電気場を形成して、この電気場によって電子がＦＧを囲む絶縁物質を貫通するようにし、ＮＯＲフラッシュメモリセルはプログラムされ得る。このようなプロセスはＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）と呼ばれる。ＮＯＲフラッシュセルを消去（ｅｒａｓｅ）するために（例えば、プログラムのための準備段階ですべてのメモリセルを１にリセットするため）、ＣＧとソース間の電圧差を発生させＦＧからソースでの電子の動きを誘導する。

このようなプロセスは量子トンネリング（ｑｕａｎｔｕｍ ｔｕｎｎｅｌｉｎｇ）またはＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングと呼ばれる。当業者に自明なように、このようなトンネリング現象による性能は、物性と素子の構成（例えば、さらに高い電界放出電流（ｆｉｅｌｄ ｅｍｉｓｓｉｏｎ ｃｕｒｒｅｎｔ）を作るように高い縦横比を有する両極素子の構成）等に左右される。電気場によって形成された電流密度はＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍの式により決定される。単一電圧装置で、量子トンネリングに必要な高い電圧はオンチップチャージポンプ（ｏｎ−ｃｈｉｐ ｃｈａｒｇｅ ｐｕｍｐ）を利用して形成される。

ＮＯＲフラッシュメモリ装置は典型的に消去セグメント（ｓｅｇｍｅｎｔ）、またはブロック、セクターと呼ばれるグループのメモリセルが同時に消去されなければならない。反面、消去セグメント内のメモリセルはバイトまたはワード単位でプログラムする。ＮＯＲフラッシュメモリ装置と対照的に、ＮＡＮＤフラッシュメモリ装置は典型的にプログラム（ライト）と消去（リセット）動作すべてを、量子トンネリングを利用して遂行する。

ＮＯＲフラッシュメモリ装置およびＮＡＮＤフラッシュメモリ装置は多少異なるアプリケーションに使用される。ＮＯＲフラッシュメモリ装置はランダムアクセスが容易であるため、ＢＩＯＳ／ネットワーキング（例えば、ＰＣ、ルータ、ハブの応用）、テレコミュニケーション（例えば、スイッチャー）、携帯電話、ＰＯＳ（ｐｏｉｎｔ ｏｆ ｓａｌｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）とＰＣＡ（Ｐｒｏｇｒａｍ Ｃａｌｉｂｒａｔｉｏｎ Ａｒｒａｙ）（例えば、コード、コール、コンタクトデータ）のようなアプリケーション内でコード、データメモリ装置として広く使用される。一方、ＮＡＮＤフラッシュメモリ装置は単価が低く高集積が可能なため、メモリカード（例えば、モバイルコンピュータ、ＵＳＢフラッシュドライブ）、ソリッドステートディスク、デジタルカメラ（静止画および動画を含む）、ボイスおよび／またはオーディオレコーダ（例えば、ＣＤ並みの品質の録音）のような応用内で大容量記憶装置として広く使用される。

フラッシュメモリ装置の密度が増加するのにともない、各メモリセルを形成するために必要な広さが減り、フローティングゲートにローディングされ得る電子の個数が減る。メモリセル間の間隔が減ることによって隣接したフローティングゲート間にはカップリングが起き、このようなカップリングはセル書き込み特性に影響を与える。したがって、さらに高い集積度で、隣接したメモリセル間の電気的隔離を高めるための多様なデザインが提案されている。

前述した通り、ＮＡＮＤフラッシュメモリ装置と比較して、ＮＯＲフラッシュメモリ装置は消去および書き込み時間がさらに長くかかるが、メモリセルアレイ内のどんな位置にもランダムアクセスすることができるアドレス／データ（メモリ）インターフェースを具備している。このような特徴によって、ＮＯＲフラッシュメモリ装置がプログラムコードを保存するのに適するようになり、例えば、コンピュータＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）またはテレビ信号と関連したケーブルのファームウェアおよび衛星の「ボックス」をたびたびアップデートしないでいいようにできる。反対に、ＮＯＲフラッシュメモリ装置と比較して、ＮＡＮＤフラッシュメモリ装置は短い消去および書き込み時間、高集積度、ビット当たりの低費用および増加した維持力を有している。しかし、ＮＡＮＤフラッシュメモリ装置は保存されたデータに順次的にしかアクセスできないＩ／Ｏインターフェースを具備しており、保存されたデータのリカバリー（ｒｅｃｏｖｅｒｙ）が遅い。したがって、ＮＡＮＤフラッシュメモリ装置は大容量記憶装置に適切であり、コンピュータメモリにはそれほど有用ではない。

ハードディスクドライブに比べると、ＮＯＲおよびＮＡＮＤフラッシュメモリ装置の消去−書き込みサイクルには限界がある（多くの商業的フラッシュメモリ商品が百万回のプログラムサイクルを耐え抜くように設計されているため、このような限界は多くの応用においてさしさわりはない）。このような限界を克服するためのアドレッシング技術は、チップファームウェアおよび／またはファイルシステムドライバを利用して各セクターに対する書き込み回数を数え、ブロックを動的に再マッピング（ｒｅｍａｐｐｉｎｇ）するものである。このようにする理由は書き込み動作をセクター間でより等しく遂行するためである。
特開２００２−０５７２３１号公報（請求項１、ｐ５、８、１８、図１） 欧州特許出願公開第１２４６２４７号明細書

本発明が解決しようとする課題は、垂直チャンネルを有する不揮発性メモリセルと、そのような不揮発性メモリセルを含む半導体装置を提供することである。

本発明が解決しようとする他の課題は、垂直チャンネルを有する不揮発性メモリセルの製造方法を提供することである。

本発明の課題は以上で言及した技術的課題に制限されず、言及されていないまた他の技術的課題は次の記載から当業者には明確に理解される。

前記課題を達成するための本発明の実施形態による半導体フラッシュメモリセルペアは、半導体基板と、前記半導体基板内に形成された第１および第２ソースラインと、前記第１および第２ソースライン間の前記半導体基板から延長された半導体ピラー（ｐｉｌｌａｒ）と、前記半導体ピラーの向かい合う面に形成され第１および第２ソースラインと共に動作する第１および第２電荷保存構造と、前記半導体ピラーに隣接して形成され前記第１および第２電荷保存構造を電気的に分離する第１および第２トレンチ構造と、前記第１電荷保存構造に隣接して形成された第１ワードラインと、前記第２電荷保存構造に隣接して形成された第２ワードラインと、前記半導体ピラーの上面に形成されたコモンドレインコンタクトとを含む。

このようなフラッシュメモリセルの他の実施形態によれば、電荷保存構造の各々は、前記半導体ピラーの側面に形成されたトンネリング層パターンと、前記トンネリング層パターン上に形成された電荷保存層パターンと、前記電荷保存層パターン上に形成されたブロッキング層パターンとを含む。前記トンネリング層パターンはシリコン酸化層、シリコン窒化層、シリコン酸窒化層およびその組合せから成るグループから選択された絶縁物であり、前記電荷保存層パターンはＳｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された物質であり、前記ブロッキング層パターンはＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された絶縁物であり得る。

フラッシュメモリセルの他の実施形態によれば、電荷保存層パターンは層、ナノドット、球形、半球形およびナノ結晶から成るグループから選択された構造を示し得る。第１および第２ワードラインはＴａＮ、ＮｉＴａ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、Ｈｆ、Ｎｂ、Ｍｏ、Ｒｕ_２Ｏ、Ｍｏ_２Ｎ、Ｉｒ、Ｐｔ、Ｃｏ、Ｃｒおよびその合金、ドーピングされたポリシリコンおよびその組合せから成るグループから選択された導電物質であり得る。前記トンネリング層パターンは、シリコン酸化層、シリコン窒化層、シリコン酸窒化層およびその組合せから成るグループから選択された絶縁物であり、前記電荷保存層パターンはポリシリコンであり、前記ブロッキング層パターンはＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された絶縁物であり得る。

フラッシュメモリセルの他の実施形態によれば、前記第１および第２ソースラインは前記半導体基板の主表面（ｐｒｉｍａｒｙ ｓｕｒｆａｃｅ）の下でジャンクション深さがＤ_ｓになるよう延長され、前記第１および第２トレンチ分離構造は前記半導体基板の周辺下でトレンチ深さがＤ_ｔになるよう延長されているとき、Ｄ_ｔ≧Ｄ_ｓであり得る。半導体ピラーは半導体基板の主面からピラー高さ（Ｄ２）まで垂直に延長され、前記半導体ピラーの水平方向の寸法の平均値をＷｐとするとき、前記半導体ピラーの縦横比（Ｄ２／Ｗｐ）は１以上である。前記半導体ピラーはおおよそシリンダー形、切頭円錐形（ｆｒｕｓｔｏｃｏｎｉｃａｌ）、樽型（ｂａｒｒｅｌ−ｓｈａｐｅｄ）であり得る。

フラッシュメモリ装置の実施形態では、半導体基板上に形成されたフラッシュメモリセルペアのアレイを備えた半導体メモリ装置において、前記フラッシュメモリセルペアの各々は、第１および第２ソースライン間の前記半導体基板から延長された半導体ピラー（ｐｉｌｌａｒ）と、前記半導体ピラーの向かい合う面に形成され第１および第２ソースラインと共に動作する第１および第２電荷保存構造と、前記半導体ピラーに隣接して形成され前記第１および第２電荷保存構造を電気的に分離する第１および第２トレンチ構造と、前記第１電荷保存構造に隣接して形成された第１ワードラインと、前記第２電荷保存構造に隣接して形成された第２ワードラインと、前記半導体ピラーの上面に形成されたドレインコンタクトとを含む。このアレイ状のフラッシュメモリセルペアは、第１グループのフラッシュメモリセルペアと第２グループのフラッシュメモリセルペアに分類される。前記第１グループのフラッシュメモリセルペアは第１軸（ＤＲ１）にそって配置され、前記第１グループのフラッシュメモリセルペアの各々は隣接する前記フラッシュメモリセルペアから第１ピッチ（Ｐ１）ほど離隔されている。前記第２グループのフラッシュメモリセルペアは前記第１軸（ＤＲ１）と角度θを成す第２軸（ＤＲ２）にそって配置され、前記第２グループのフラッシュメモリセルペアの各々は第１メモリセルと第２メモリセルを含み、前記第１メモリセルの各々は第１コモンソースライン及び第１ワードラインと共に動作し、前記第２メモリセルの各々は第２コモンソースライン及び第２ワードラインと共に動作して、前記第２グループのフラッシュメモリセルペアの各々は隣接する前記半導体メモリセルペアから前記第１ピッチ（Ｐ１）より大きい第２ピッチ（Ｐ２）ほど離隔されている。前記各メモリセルは一つの前記第１グループと一つの前記第２グループのみに共有されている。

フラッシュメモリ装置の他の実施形態によれば、前記第１および第２ワードラインは側面のベースの厚さがＴ_Ｌであり、Ｐ２＜２Ｔ_Ｌを満たす。隣接する前記分離構造から測ったワードラインの垂直方向の最小の厚さは、ソースラインドーピングが前記第１グループのフラッシュメモリセルペアの隣接するペア間の半導体基板に入らないようにするのに十分な厚さである。

フラッシュメモリセルペアの製造方法の実施形態は、半導体基板上に半導体ピラーを形成し、前記半導体ピラー上に電荷保存構造を形成して、前記電荷保存構造上に導電パターンを形成し、前記半導体ピラーの向かい合う面の半導体基板内に、第１および第２ソースラインを形成して、第１および第２分離トレンチ構造を形成することによって、前記導電パターンを第１および第２ワードラインで分離し、前記電荷保存構造を第１および第２メモリセルに区分して、前記半導体ピラーの上面にコモンビットラインコンタクトを形成することを含む。前記半導体ピラーを形成するのは前記半導体基板上にハードマスク層を形成し、前記ハードマスク層上にソフトマスクパターンを形成し、前記ハードマスク層の一部を露出して、前記ハードマスク層の露出した部分をエッチングし、前記半導体基板の一部を露出するハードマスクパターンを形成し、前記半導体基板の露出した部分をエッチングして半導体ピラーを形成することを含む。

半導体メモリセルペアの製造方法の他の実施形態によれば、前記半導体ピラーを形成することは、前記半導体基板上にマスク層を形成し、前記マスク層をエッチングとパターニングして、前記半導体基板の一部を露出する開口部を有するマスクパターンを形成し、前記開口部をエピタキシャル半導体物質で満たし、前記マスクパターンを除去することを含む。半導体ピラーを形成することは、前記エピタキシャル半導体物質の上部を除去し、前記マスクパターンの上面が露出するようにして、エピタキシャル半導体物質の上面が平坦になるようにすることを更に含んでもよい。前記半導体ピラーを形成することは、前記開口部内に非晶質エピタキシャル物質層を塗布し、前記非晶質エピタキシャル物質層を処理して、前記半導体基板の構造に対応される結晶配列を有する単結晶構造に変更することを含んでもよい。

半導体メモリセルペアの製造方法の他の実施形態によれば、前記半導体ピラー上に電荷保存構造を形成することは、前記半導体ピラーの側面にトンネリング層パターンを形成し、前記トンネリング層パターン上に電荷保存層パターンを形成して、前記電荷保存層パターン上にブロッキング層パターンを形成することを含む。前記トンネリング層パターンはシリコン酸化層、シリコン窒化層、シリコン酸窒化層およびその組合せから成るグループから選択された絶縁物で形成され、前記電荷保存層パターンはＳｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された物質で形成され、前記ブロッキング層パターンはＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された絶縁物で形成される。

半導体メモリセルペアの製造方法の他の実施形態によれば、前記電荷保存構造上に前記導電パターンを形成することは、ＴａＮ、ＮｉＴａ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、Ｈｆ、Ｎｂ、Ｍｏ、Ｒｕ_２Ｏ、Ｍｏ_２Ｎ、Ｉｒ、Ｐｔ、Ｃｏ、Ｃｒおよびその合金、ドーピングされたポリシリコンおよびその組合せから成るグループから選択された導電物質層を塗布し、ブランケットエッチを利用して前記導電物質層の一部を除去し、前記電荷保存構造の外部面上に導電側壁構造を形成することを含む。前記半導体ピラー上に電荷保存構造を形成することは、ポリシリコンで前記電荷保存層パターンを形成することを含む。前記導電パターンを形成することは、ドーピングされていないポリシリコンから得られた仕事関数と比較して、０．２ｅＶ以上仕事関数を変化させるのに十分なドーパントの量を有するドーピングされたポリシリコン層を形成することを含む。

半導体メモリセルペアの製造方法の他の実施形態は、半導体基板上に半導体ピラーのアレイを形成し、前記半導体ピラーの各々の上に電荷保存構造を形成して、導電素子の導電パターンとスペース（ｓｐａｃｅ）を形成し、前記電荷保存構造の第１グループを定義するが、第１グループの各々は第１軸（ＤＲ１）と平行な軸に従ってアラインされ、各第１グループの構成要素の各々は単一の導電素子を共有し、隣接した導電素子間の前記半導体基板内に第１および第２ソースラインを形成し、半導体ピラーの上面にコモンビットラインコンタクトを形成して、第２軸（ＤＲ２）と平行な軸に従ってアラインされた第２グループを電気的に連結するコモンビットラインを形成することを含み、各メモリセルは一つの第１グループおよび一つの第２グループのみに共有される。

半導体メモリセルペアの製造方法の他の実施形態によれば、単一の軸にともないアラインされた各第１グループは、前記単一の軸と平行な軸にともないアラインされた隣接する第１グループらとピッチ（Ｐ１）ほど離隔されており、第１グループ内の各ピラーは、前記第１グループ内の隣接したピラーとピッチ（Ｐ２）ほど離隔されていて、Ｐ１＞Ｐ２である。

半導体メモリセルペアの製造方法の他の実施形態によれば、前記導電パターンを形成するのは厚さＴ_０のコンフォーマルな導電層を形成し、異方性エッチを利用して前記導電層をエッチングし、側面のベースの厚さがＴ_Ｌである側壁構造を形成することを含み、Ｐ２＜２Ｔ_Ｌである。隣接する半導体ピラー間で測った導電パターンの最小の厚さは、Ｔ_０の５０％より小さい。

その他実施形態の具体的な事項は詳細な説明および図に含まれている。

前述したような本発明による垂直チャンネルを有する不揮発性メモリセルと、そのような不揮発性メモリセルを含む半導体装置と、その製造方法を提供することができる。

本発明の利点および特徴、そしてそれらを達成する方法は添付図面と共に詳細に後述されている実施形態を参照すれば明確になる。しかし本発明は以下で開示される実施形態に限定されるものではなく、多種多様な形態で具現されるものであり、単に本実施形態は本発明の開示が完全なようにし、当業者に発明の範疇を完全に知らしめるために提供されるもので、本発明は特許請求の範囲の記載によってのみ定義される。明細書全体にかけて、同一参照符号は同一構成要素を指称する。

図１Ａおよび図１Ｂを参照すれば、基本的なフラッシュメモリセルはトランジスタ、例えば、ｎチャンネルトランジスタを含む。ｎチャンネルトランジスタはフローティングゲート（ＦＧ）により基板チャンネル領域から離隔されたコントロールゲート（ＣＧ）を含む。初期状態またはプログラムされていない状態で、フローティングゲート（ＦＧ）はコントロールゲート（ＣＧ）と基板に比べて、相対的に充電されていない。したがって、フローティングゲート（ＦＧ）は、コントロールゲート（ＣＧ）に電圧を印加することによってチャンネル領域に誘導される電場に与える影響が少ない。フラッシュメモリセルは電子が基板から絶縁物質を通過して、フローティングゲート（ＦＧ）に充電され得るように電圧を印加しプログラムされる。ＮＯＲフラッシュメモリ装置はＨＣＩ（Ｈｏｔ Ｃａｒｒｉｅｒ Ｉｎｊｅｃｔｉｏｎ）方式を利用してプログラムされ、ＮＡＮＤフラッシュメモリ装置はＦＮトンネリング方式を利用してプログラムされる。

図１Ｃを参照すれば、電圧（Ｖ_ｃｇ）がコントロールゲートに印加され、Ｖ_ｄが印加されるドレインからＶ_ｓ（０Ｖ）が印加されるソースに流れる電流（Ｉ_ｄ）をモニターする。図１Ｄを参照すれば、プログラム動作中にフローティングゲート（ＦＧ）に入る電子は、しきい電圧（Ｖ_ｔ）を増加させる。このようなしきい電圧（Ｖ_ｔ）の増加の可否をセンシングしてメモリセルのデータを読み出し、メモリセルが「１」または「０」データを有しているのかを決定するようになる。ＮＯＲおよびＮＡＮＤフラッシュメモリ装置はＦＮトンネリングを誘導するに十分な電場を形成することによってフローティングゲート（ＦＧ）から電子を除去し消去することができる。

持ち運び可能な電子装置の数と、このような装置を使用するユーザの数が継続的に増加するのにともない、向上された性能、増加された密度および／または低い製造原価を有するフラッシュメモリ装置に対する需要も継続的に増加している。低い製造原価（特に、１ビット当たり原価）を得ることができる方法の一つは、メモリセルサイズを減らすものである。メモリセルサイズを減らす方法は多様な方法が使われてきたが、このような方法の例としてはセルフアラインされたフローティングゲート、セルフアラインされたＳＴＩ構造、スケーリングされて高い性能を有する絶縁物など多様な技術がある。しかし、このような方式でメモリセルサイズをさらに減らすのは限界に至っている。他の研究、例えば、３次元構造を利用する方式が台頭してきている。その例としては、図２Ａ−２Ｃに図示されたように、ＮＡＮＤフラッシュ装置において升岡（Ｍａｓｕｏｋａ）等によって、開発されたスタック−サラウディングゲートトランジスタがある。

図３の回路図を参照すれば、ＮＯＲフラッシュメモリ装置の実施形態は、多数のメモリセル（１０ａ−１０ｇ）を含む。第１グループ（１０ａ、１０ｅ、１０ｆ、１０ｇ）の各メモリセルのコントロールゲートは第１方向にアラインされ、対応する多数のワードライン（ＷＬ０−ＷＬ３）に連結され、第２グループ（１０ａ、１０ｂ、１０ｃ、１０ｄ）の各メモリセルのドレインノードは第２方向にアラインされ対応される多数のビットライン（ＢＬ０−ＢＬ３）に連結される。第１方向と第２方向は約９０°のオフセットを有し得る。第１グループのメモリセルのソースノードはまた、第１方向にアラインされ対応されるコモンソースライン（ＣＳＬ０−ＣＳＬ２）に連結される。

図４は図３に対応するフラッシュメモリアレイを形成する素子のレイアウト図である。図４を参照すれば、実施形態は多数の半導体ピラー（１２０ａ〜１２０ｅ（まとめて１２０））と、第１方向にアラインされた半導体ピラー間に形成された分離トレンチ構造１７０と、半導体ピラーそれぞれの上面に形成されたコンタクト１８６と、コンタクト上に第２方向に延長され形成された第３導電ライン１９０を含む。第１方向にアラインされた半導体ピラー（１２０ａ、１２０ｃ、１２０ｄ、１２０ｅ）間のピッチをＰ１、第２方向にアラインされた半導体ピラー１２０ａ、１２０ｂ間のピッチをＰ２とすると、Ｐ２≧Ｐ１を満たす。

図５を参照すれば、本発明のいくつかの実施形態によるメモリセルアレイ（１）は半導体ピラー１２０と、（第１および第２ワードラインに該当する）第１および第２導電ライン１５０、１６０と、（コモンソースラインに該当する）第１ジャンクション領域１１２と、（ドレイン領域と連結するため）半導体ピラー１２０の上面に形成された第２ジャンクション領域１２２と、（フローティングゲート構造に該当する）第１および第２電荷保存素子１３０、１４０と、半導体ピラー１２０の向かい合う面に形成された第１および第２電荷保存素子１３０、１４０を分離する分離トレンチ構造１７０と、各半導体ピラー１２０上に形成されたコンタクト１８６と、対応するコンタクト１８６上に形成された第３導電ライン１９０とを含む。また、図５には、いくつかの実施形態による構造体の色々な面を示すためのＢ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’平面が指示されている。

図６は図５のＢ−Ｂ’により指示される平面に従う、第２方向にアラインされた２個の半導体ピラー１２０ａ、１２０ｂに関連したメモリセルの断面図である。

図６を参照すれば、本発明の実施形態は、半導体基板１１０と、半導体基板１１０から突出して高さがＤ２の第１および第２半導体ピラー１２０ａ、１２０ｂと、第１ジャンクション領域１１２と、第１および第２導電ライン１５０、１６０と、第１および第２電荷保存素子１３０、１４０と、半導体ピラー１２０ａ、１２０ｂの上面に形成された第２ジャンクション領域１２２と、基板１１０と第３導電ライン１９０を分離する層間絶縁層１８８と、第３導電ライン１９０と、コンタクトホール１８５と、第３導電ライン１９０と第２ジャンクション領域１２２間を電気的に接触させるためにコンタクトホール１８５を満たす導電物質１８６とを含む。電荷保存素子１３０、１４０各々はトンネリング層パターン１３２、１４２、電荷保存層パターン１３４、１４４、ブロッキング層パターン１３６、１４６を含む。

トンネリング層パターン１３２、１４２は約３０ないし１００Åの厚さを有し得て、ＳｉＯ_２、ＳｉＯＮから成るグループから選択された物質、またはこれらの組合せまたは混合物からなされ得る。電荷保存層パターン１３４、１４４は約３０ないし１００Åの厚さを有し得て、ナノドット構造、球形構造、半球形構造またはナノ結晶構造の絶縁領域を有する導電物質と電荷トラップ層を含む導電物質で形成され得る。電荷トラップ層はＳｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよび彼らの組合せおよび混合物から成るグループから選択される。ブロッキング層パターン１３６、１４６は約５０ないし１５０Åの厚さ有し得て、ＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ（ＯＮＯ）、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびこれらの組合せおよび混合物から成るグループから選択される。

図７は図５のＣ−Ｃ’により指示される平面従う、第１方向にアラインされた２個の半導体ピラー１２０ａ、１２０ｃに関連したメモリセルの断面図である。図７を参照すれば、実施形態は、半導体基板１１０、半導体基板１１０から突出した第１および第２半導体ピラー１２０ａ、１２０ｃを含み、半導体ピラー１２０ａ、１２０ｃは深さＤ１を有する分離トレンチ１７０によって分離される。

図７を参照すれば、実施形態はまた半導体ピラー１２０ａ、１２０ｃの上部に形成された第２ジャンクション領域１２２と、基板１１０と第３導電ライン１９０を分離する層間絶縁層１８８と、コンタクトホール１８５と、第３導電ライン１９０と第２ジャンクション領域１２２間を電気的に接触させるためにコンタクトホール１８５を満たす導電物質１８６を含む。第１および第２導電ラインと第１および第２電荷保存素子（図示せず）は半導体ピラー１２０ａ、１２０ｃに向かい合う面に形成され、分離トレンチ１７０によって分離される。当業者にとっては自明であるが、基板１１０は半導体物質であるとして説明したが、これに限定されるものではない。例えば、シリコン、ＳＯＩ、ＧａＡｓ、ＳｉＧｅ、石英およびガラスから成るグループから選択された一つ以上の物質であり得る。

図８は図５のＤ−Ｄ’により指示される平面に従う、第１方向にアラインされた２個の半導体ピラー１２０ａ、１２０ｃに関連したメモリセルの断面図である。図８に図示されたように、実施形態は、半導体基板１１０、深さＤ１を有する分離トレンチ１７０を含む。説明の便宜上、四角形の形態で表現したが、当業者にとっては自明であるように、分離トレンチ１７０のプロファイルはこれに限定されるものではない。すなわち、丸いプロファイル、楕円プロファイル、６角形プロファイル、および複合プロファイルのような他の幾何学的形態を有し得る。図８に図示されたように、実施形態は分離トレンチ１７０によって分離された第１および第２導電ライン１５０、１６０、第１ジャンクション領域１１２および層間絶縁層１８８を含む。分離トレンチ１７０の深さ（Ｄ１）は半導体ピラー１２０の高さ（Ｄ２）より高い。図８に図示されるように、長さ（Ｌ）は、第１方向にアラインされた半導体ピラー１２０ａ、１２０ｃの向かい合う面に設けられた第１ジャンクション領域１１２間の間隔に対応する。

第１および第２導電ライン１５０、１６０はポリシリコン、ドープされたポリシリコン、メタルおよびメタル化合物のような多様な導電物質で形成され得る。メタルおよびメタル化合物はＴａＮ、ＮｉＴａ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、Ｈｆ、Ｎｂ、Ｍｏ、Ｒｕ_２Ｏ、Ｍｏ_２Ｎ、Ｉｒ、Ｐｔ、Ｃｏ、Ｃｒおよびこれらの合金、混合物および組合せを含む。前記導電物質は必要な導電性を提供し、以後の露出される工程に耐えられなければならない。このような導電ラインの厚さは８００Åないし２０００Åであり得る。

図９は４×２半導体ピラー（１２０ａ−１２０ｅ）を含むメモリ回路アレイ（１）の斜視図である。ここで、層間絶縁層は明確性のために省略した。図９を参照すれば、実施形態は、基板１１０と、複数の半導体ピラー（１２０ａ−１２０ｅ）と、各半導体ピラー（１２０ａ−１２０ｅ）上に向かい合うように形成された第１および第２電荷保存素子１３０、１４０と、第１方向にアラインされた第１グループの半導体ピラー１２０ａ、１２０ｃ、１２０ｄ、１２０ｅに従い形成された第１および第２導電ライン１５０、１６０と、第２方向にアラインされた第３導電体１９０と、第２方向にアラインされた第２グループの半導体ピラー１２０ａ、１２０ｂを電気的に連結するコンタクト１８６とを含む。

図１０は半導体ピラー（１２０ａ−１２０ｃ）を含む図９のメモリセルアレイの２×２セクションの平面図である。図１０に図示されたように、メモリセルアレイは隣接した構造体間での多様な間隔及び寸法により特徴づけられ得る。このような間隔及び寸法は、第１方向にアラインされた隣接した半導体ピラー１２０ａ、１２０ｂの向かい合う面に形成された電荷保存素子１２０ａ、１２０ｂ間の最小距離である第１ピッチ（Ｐ１）と、第２方向にアラインされた隣接した半導体ピラー１２０ａ、１２０ｃの向かい合う面に形成された第１および第２電荷保存素子１３０、１４０間の最小距離である第２ピッチと（Ｐ２）を含む。

このような間隔及び寸法は第１および第２導電ライン１５０、１６０の厚さに対応するディメンションＴを含み、Ｐ１＞２Ｔを満たす。すなわち、第１方向にアラインされて隣接した半導体ピラー１２０ａ、１２０ｂでの第１および第２導電ライン１５０、１６０は絶縁物質によって分離され、互いに接触しない。一方、２Ｔ＞Ｐ２を満たす。すなわち、第２方向にアラインされ隣接した半導体ピラー１２０ａ、１２０ｃ上に形成された第１および第２導電ラインは互いに連続して、半導体ピラー１２０ａ、１２０ｃを互いに接触させる。

当業者によく知られているように、フラッシュメモリアレイのサイズ（ｓｉｚｅ）、寸法、ドーピングレベルおよび物質などは、安定的な動作を保証するために、選択、プログラミング、消去、読み出し動作をする時、メモリセルの多様なロードに印加されなければならない電圧を決定する。前述のフラッシュメモリセルアレイの実施形態は下の表１によってうまく動作され得る。表１では図３のメモリセル１０ａを動作させる場合を例にあげ、基板には接地（０Ｖ）されている。

選択されていないビットライン（すなわち、ＢＬ１−ＢＬ３）に印加される電圧は、フローティングされ得る。

図１１は図６に対応する他の実施形態による断面図である。図１１による実施形態は、半導体基板１１０と、半導体基板１１０から突出された第１および第２半導体ピラー１２０ａ、１２０ｂと、第１ジャンクション領域１１２と、第１および第２導電ライン１５０、１６０と、第１および第２電荷保存素子１３０、１４０と、半導体ピラー１２０ａ、１２０ｂの上面に形成された第２ジャンクション領域１２２と、基板１１０と第３導電ライン１９０を分離する層間絶縁層１８８と、コンタクトホール１８５と、第３導電ライン１９０と第２ジャンクション領域１２２間を電気的に接触させるためにコンタクトホール１８５を満たす導電物質１８６とを含む。電荷保存素子１３０、１４０各々はフローティングゲート１３５、１４５、トンネリング層パターン１３２、１４２、ブロッキング層パターン１３６、１４６を含む。フローティングゲート１３５、１４５はポリシリコンまたはドーピングされたポリシリコンから成り得る。電荷トラップ層はフローティングゲート構造で代替され得る。

トンネリング層パターン１３２、１４２は約３０ないし１００Åの厚さを有し得て、ＳｉＯ_２、ＳｉＯＮから成るグループから選択された物質またはこれらの組合せまたは混合物から成され得る。ブロッキング層パターン１３６、１４６は約５０ないし１５０Åの厚さを有し得て、ＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ（ＯＮＯ）、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびこれらの組合せおよび混合物から成るグループから選択される。

図３−１１に図示された実施形態によるフラッシュメモリ装置の製造方法を、図１２Ａ−１２Ｎに図示する。図１２Ａおよび図１２Ｂに図示されたように、多数の半導体ピラー１２０が第１方向に（例えば、軸Ｂ−Ｂ’に従い）間隔（Ｐ１’）ほど離隔され、前記第１方向と垂直の第２方向に間隔（Ｐ２’）ほど離隔され基板１１０に形成される。半導体ピラー１２０はハードマスク層を塗布して、ハードマスク層の一部を露出する適切なフォトレジストパターンを形成し、フォトレジストパターンをエッチマスクとして利用して、ハードマスク層の露出した部分を除去し、ハードマスクパターン（１２１）を形成する。このようなハードマスクパターン１２１は半導体基板１１０を深さ（Ｄ２）ほど、例えば、５００−５０００Åほど、エッチングして、基板１１０から突出した半導体ピラーを形成するのに使用される。

図１２Ｃを参照すれば、エッチングされた基板１１０上にバッファ絶縁層１１１を形成する。バッファ絶縁層１１１は露出された半導体表面上に例えば、ＳｉＯ_２で２０−３０Åの厚さで形成し得る。基板１１０は一つ以上のｐ型ドーパント１１５の十分な量のイオンインプラントおよび／または熱処理に露出され、基板１１０の上面にｐ型ウェル（図示せず）が形成される。ｐ型ウェルの表面部にはしきい電圧を調節するための目的で低エネルギーのイオンインプラントプロセスをさらに行い得る。その後、バッファ絶縁層１１１が除去される。

図１２Ｄに図示されたように、電荷保存素子層１４０ａが半導体ピラー１２０の側壁に形成される。電荷保存素子層１４０ａは例えば、３０−５０Åの厚さのトンネリング層１４２ａと、３０−１００Åの厚さの電荷保存層１４４ａと、５０−１５０Åの厚さのブロッキング層（１４６ａ）とを含む。図１２Ｅに図示されたように、電荷保存素子１４０ａ上に例えば、１０００−５０００Å厚さの導電ライン（１５０ａ）を形成する。導電ラインの水平厚さＴ（またはスペーサ構造体のベースから測定する場合Ｔ_Ｌ）と、隣接した半導体ピラー１２０の間隔（Ｐ１、Ｐ２）の関係によって、第２方向（ＤＲ２）にアラインされた半導体ピラー１２０上に形成された導電ラインは互いに連結され、第１方向（ＤＲ１）にアラインされた半導体ピラー１２０上の導電ラインは互いに連結されていない。

図１２Ｆに図示されたように、コモンソースライン１１２は第１方向（ＤＲ１）にアラインされ隣接した半導体ピラー１２０のグループ間に形成される。コモンソースライン１１２は半導体ピラー、電荷保存層１４０ａ、導電ライン１５０ａおよびハードマスクパターン１２１をインプラントマスクとして利用し、基板１１０の露出した領域に一つ以上のドーパント１１７をインプラントして、形成し得る。図１２Ｇを参照すれば、２ＴよりＰ２が小さいため、第１方向（ＤＲ１）に配列された半導体ピラー間の導電物質は、ｎ型ドーパントが基板の下領域にインプラントされないようにする。

図１２Ｆを参照すれば、半導体ピラー１２０を囲む導電ライン１５０ａは一つ以上の導電物質を利用して一つ以上の層をコンフォーマルに（ｃｏｎｆｏｒｍａｌ）塗布することによって形成し得る。コンフォーマルした導電層にエッチバック（ブランケットエッチ（ｂｌａｃｋｅｔ ｅｔｃｈ）とも呼ばれる）工程を行い、導電性の側壁スペーサ構造体を形成する。

図１２Ｈ−１２Ｋに図示されたように、結果物上に第１方向（ＤＲ１）にアラインされた半導体ピラー間に導電ライン（１５０ａ）と電荷保存素子（１４０ａ）の部分を露出するフォトレジストパターン１８４に形成する。このようなフォトレジストパターン１８４をエッチマスクとして利用して、分離トレンチ１７０は多重エッジステップを経て下部物質を除去して形成される。ここで、下部物質は例えば、ポリシリコンおよび／または導電物質１５０ａ、ブロッキング酸化層１４６ａ、電荷保存層１４４ａ（例えば、ＳｉＮ）、トンネリング酸化層１４２ａであり得る。分離トレンチ１７０の深さは、分離トレンチ１７０が半導体ピラー１２０の最も下の地点よりさらに低い地点までさらに深くなるように選択される。このようにする理由は、分離トレンチ１７０の両側にある第１ジャンクション領域１１２間にパンチスルーが起きないようにするためである。分離トレンチ１７０は半導体ピラー１２０それぞれの向かい合う面にある物質を互いに分離し、離隔された第１および第２導電ライン１５０、１６０と、離隔された第１および第２電荷保存素子１３０、１４０を形成する。

図１２Ｌ−図１２Ｎを参照すれば、フラッシュメモリセルアレイの実施形態は分離トレンチマスクパターン１８４とハードマスクパターン１２１を除去することによって完成され得る。層間絶縁層（ＩＬＤ）１８８が残された構造体上に積層され得る。フォトレジストパターン（図示せず）が絶縁層１８８上に形成され、コンタクトが形成される領域を露出する。フォトレジストパターンをエッチングマスクとして利用して、層間絶縁層１８８の露出した領域を除去し、半導体ピラー１２０の上面の領域を露出するコンタクトホール１８５を形成する。

残っている層間絶縁層１８８をインプラントマスクとして利用し、半導体ピラー１２０の露出した部分は一つ以上のｎ型不純物でインプラントされ得る。続いて、熱処理をして不純物を活性化し、半導体ピラー１２０の上面に第２ジャンクション領域１２２を形成し得る。その後、コンタクトホール１８５は導電物質１８６で満たされ得る。例えば、一つ以上の導電物質を、コンタクトホールを十分に満たすように塗布し、エッチバックまたはＣＭＰを利用して導電物質の上面を除去し、コンタクトホールを満たす導電性プラグを形成する。第３導電ライン１９０、例えば、ビットラインは塗布、パターニングおよび適切な導電層のエッチングによって形成され得る。このようにすることによって第３導電ライン１９０は第２方向（ＤＲ２）にアラインされた半導体ピラー１２０と電気的に接触し得る。

図１３を参照すれば、前述した実施形態および／または前記の請求項で説明されるフラッシュメモリ装置は多様な応用において利用され得る。例えば、ＩＣカードシステムに利用されるが、ＩＣカードシステムにはスマートカード、セキュアデジタル（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ、ＳＤ）カード、コンパックフラッシュ（Ｃｏｍｐａｃｔ Ｆｌａｓｈ、ＣＦ）カード、メモリスティック、マルチメディアカードなどがあり得る。図１３には、このような応用の例としてＩＣカードシステムが挙げられており、ＩＣカードシステム２００はエッジコネクタ（ｅｄｇｅ ｃｏｎｎｅｃｔｏｒ）のようなインターフェース２１０を含み得るが、これはカメラまたはカードリーダのようなホスト（図示せず）から情報（例えば、データおよび命令）を受けたり、ホストに情報を伝達するコミュニケーション経路を構成するようになる。また、ＩＣカードシステム２００は動作中にプロセッサ２３０によって発生したデータを保存する揮発性メモリ２４０（例えば、ＤＲＡＭ）と、アプリケーションプログラム、構成パラメータ、ホストと通信してカードシステムの動作を向上させるための他の情報を保存する不揮発性メモリ２５０を含み得る。

以上添付された図面を参照して、本発明の実施形態を説明したが、当業者は本発明の技術的思想や必須の特徴を変更せずとも他の具体的な形態で実施されるということを理解し得る。そのため、上述の実施形態はすべての面において例示的なものであり、限定的なものではないものと理解されたい。

初期（プログラムされていない）プログラム状態でフローティングゲート構造の実施形態を図示したものである。 プログラム状態でフローティングゲート構造の実施形態を図示したものである。 初期（プログラムされていない）状態およびプログラム状態でフローティングゲート構造の実施形態を図示したものである。 初期（プログラムされていない）状態およびプログラム状態でフローティングゲート構造の実施形態を図示したものである。 従来のフローティングゲート構造を図示したものである。 従来のフローティングゲート構造を図示したものである。 従来のフローティングゲート構造を図示したものである。 本発明の実施形態によるメモリアレイを図示したものである。 本発明の実施形態によるメモリアレイのレイアウト図である。 本発明の実施形態によるメモリアレイの平面図である。 図５をＢ−Ｂ’に従って切断した断面図である。 図５をＣ−Ｃ’に従って切断した断面図である。 図５をＤ−Ｄ’に従って切断した断面図である。 図５で図示したアレイに対応されるメモリアレイの斜視図である 本発明の実施形態によるメモリアレイの断面図である。 本発明の他の実施形態によるメモリアレイの断面図である。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるメモリアレイの製造方法を示したものである。 本発明の実施形態によるフラッシュメモリ装置を適用した例示的応用を説明した図である。

符号の説明

１１２ 第１ジャンクション領域
１２２ 第２ジャンクション領域
１２０ａ−１２０ｅ 半導体ピラー
１３０ 第１電荷保存素子
１４０ 第２電荷保存素子
１５０ 第１導電ライン
１６０ 第第２導電ライン
１７０ 分離トレンチ構造
１８６ コンタクト
１９０ 第３導電ライン

Claims (26)

1. 半導体基板と、
   前記半導体基板内に形成された第１および第２ソースラインと、
   前記第１および第２ソースライン間の前記半導体基板から延長された半導体ピラーと、
   前記半導体ピラーの向かい合う面に形成され、第１および第２ソースラインと共に動作する第１および第２電荷保存構造と、
   前記半導体ピラーに隣接して形成され、前記第１および第２電荷保存構造を電気的に分離する第１および第２トレンチ構造と、
   前記第１電荷保存構造に隣接して形成された第１ワードラインと、前記第２電荷保存構造に隣接して形成された第２ワードラインと、
   前記半導体ピラーの上面に形成されたコモンドレインコンタクトとを含むフラッシュメモリセルペア。
2. 前記電荷保存構造の各々は
   前記半導体ピラーの側面に形成されたトンネリング層パターンと、
   前記トンネリング層パターン上に形成された電荷保存層パターンと、
   前記電荷保存層パターン上に形成されたブロッキング層パターンを含む請求項１に記載のフラッシュメモリセルペア。
3. 前記トンネリング層パターンはシリコン酸化層、シリコン窒化層、シリコン酸窒化層およびその組合せから成るグループから選択された絶縁物であり、
   前記電荷保存層パターンはＳｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された物質であり、
   前記ブロッキング層パターンはＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された絶縁物である請求項２に記載のフラッシュメモリセルペア。
4. 前記電荷保存層パターンは層、ナノドット、球形、半球形およびナノ結晶から成るグループから選択された構造を示す請求項３に記載のフラッシュメモリセルペア。
5. 第１および第２ワードラインはＴａＮ、ＮｉＴａ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、Ｈｆ、Ｎｂ、Ｍｏ、Ｒｕ_２Ｏ、Ｍｏ_２Ｎ、Ｉｒ、Ｐｔ、Ｃｏ、Ｃｒおよびその合金、ドーピングされたポリシリコンおよびその組合せから成るグループから選択された導電物質である請求項１に記載のフラッシュメモリセルペア。
6. 前記トンネリング層パターンはシリコン酸化層、シリコン窒化層、シリコン酸窒化層およびその組合せから成るグループから選択された絶縁物であり、
   前記電荷保存層パターンはポリシリコンであり、
   前記ブロッキング層パターンはＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された絶縁物である請求項１に記載のフラッシュメモリセルペア。
7. 前記第１および第２ソースラインは前記半導体基板の主表面の下にジャンクションの深さがＤ_ｓになるよう延長され、
   前記第１および第２トレンチ分離構造は前記半導体基板の周辺下にトレンチの深さがＤ_ｔになるよう延長されているとき、Ｄ_ｔ≧Ｄ_ｓである請求項１に記載のフラッシュメモリセルペア。
8. 半導体ピラーは半導体基板の主面からピラー高さ（Ｄ２）まで垂直に延長され、前記半導体ピラーの水平方向の寸法の平均値をＷｐとするとき、前記半導体ピラーの縦横比（Ｄ２／Ｗｐ）は１以上である請求項１に記載のフラッシュメモリセルペア。
9. 前記半導体ピラーはシリンダー型である請求項８に記載のフラッシュメモリセルペア。
10. 半導体基板上に形成されたフラッシュメモリセルペアのアレイを備えた半導体メモリ装置であって、
    前記フラッシュメモリセルペアの各々は、第１および第２ソースライン間の前記半導体基板から延長された半導体ピラーと、前記半導体ピラーの向かい合う面に形成され第１および第２ソースラインと共に動作する第１および第２電荷保存構造と、前記半導体ピラーに隣接して形成され前記第１および第２電荷保存構造を電気的に分離する第１および第２トレンチ構造と、前記第１電荷保存構造に隣接して形成された第１ワードラインと、前記第２電荷保存構造に隣接して形成された第２ワードラインと、前記半導体ピラーの上面に形成されたドレインコンタクトとを含み、
    前記アレイ中の前記フラッシュメモリセルペアは、第１グループと第２グループに分類され、
    前記第１グループのフラッシュメモリセルペアは第１軸（ＤＲ１）にそって配置され、前記第１グループのフラッシュメモリセルペアの各々は隣接する前記フラッシュメモリセルペアから第１ピッチ（Ｐ１）ほど離隔されていて、
    前記第２グループのフラッシュメモリセルペアは前記第１軸（ＤＲ１）と角度θを成す第２軸（ＤＲ２）にそって配置され、前記第２グループのフラッシュメモリセルペアの各々は第１メモリセルと第２メモリセルを含み、前記第１メモリセルの各々は第１コモンソースライン及び第１ワードラインと共に動作し、前記第２メモリセルの各々は第２コモンソースライン及び第２ワードラインと共に動作して、前記第２グループのフラッシュメモリセルペアの各々は隣接する前記半導体メモリセルペアから前記第１ピッチ（Ｐ１）より大きい第２ピッチ（Ｐ２）ほど離隔されていて、
    前記各メモリセルは一つの前記第１グループと一つの前記第２グループのみに共有されている半導体メモリ装置。
11. 前記第１および第２ワードラインは、側面のベースの厚さがＴ_Ｌであり、Ｐ２＜２Ｔ_Ｌを満たす請求項１０に記載の半導体メモリ装置。
12. 隣接する前記分離構造から測ったワードラインの垂直方向の最小の厚さは、ソースラインドーピングが前記第１グループのフラッシュメモリセルペアの隣接するペア間の半導体基板に入らないようにするのに十分な厚さである請求項１０に記載の半導体メモリ装置。
13. 半導体基板上に半導体ピラーを形成し、
    前記半導体ピラー上に電荷保存構造を形成し、
    前記電荷保存構造上に導電パターンを形成し、
    前記半導体ピラーの向かい合う面の半導体基板内に、第１および第２ソースラインを形成し、
    第１および第２分離トレンチ構造を形成することによって、前記導電パターンを第１および第２ワードラインに分離して、前記電荷保存構造を第１および第２メモリセルで区分して、
    前記半導体ピラーの上面にコモンビットラインコンタクトを形成することを含むフラッシュメモリセルペアの製造方法。
14. 前記半導体ピラーを形成することは、
    前記半導体基板上にハードマスク層を形成し、
    前記ハードマスク層上にソフトマスクパターンを形成して前記ハードマスク層の一部を露出し、
    前記ハードマスク層の露出された部分をエッチングして前記半導体基板の一部を露出するハードマスクパターンを形成し、
    前記半導体基板の露出された部分をエッチングして半導体ピラーを形成することを含む請求項１３に記載のフラッシュメモリセルペアの製造方法。
15. 前記半導体ピラーを形成することは、
    前記半導体基板上にマスク層を形成し、
    前記マスク層をエッチングとパターニングして前記半導体基板の一部を露出する開口部を有するマスクパターンを形成し、
    前記開口部をエピタキシャル半導体物質で満たし、
    前記マスクパターンを除去することを含む請求項１３に記載のフラッシュメモリセルペアの製造方法。
16. 半導体ピラーを形成することは、
    前記エピタキシャル半導体物質の上部を除去して前記マスクパターンの上面が露出するようにし、エピタキシャル半導体物質の上面が平坦になるようにすることを更に含む請求項１５に記載のフラッシュメモリセルペアの製造方法。
17. 前記半導体ピラーを形成することは、
    前記開口部内に非晶質エピタキシャル物質層を塗布し、
    前記非晶質エピタキシャル物質層を処理して前記半導体基板の構造に対応する結晶配列を有する単結晶構造に変更することを含む請求項１５に記載のフラッシュメモリセルペアの製造方法。
18. 前記半導体ピラー上に電荷保存構造を形成すること、
    前記半導体ピラーの側面にトンネリング層パターンを形成し、
    前記トンネリング層パターン上に電荷保存層パターンを形成し、
    前記電荷保存層パターン上にブロッキング層パターンを形成することを含む請求項１３に記載のフラッシュメモリセルペアの製造方法。
19. 前記トンネリング層パターンはシリコン酸化層、シリコン窒化層、シリコン酸窒化層およびその組合せから成るグループから選択された絶縁物で形成され、
    前記電荷保存層パターンはＳｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された物質で形成され、
    前記ブロッキング層パターンはＳｉＯ_ｘ／Ｓｉ_ｘＮ_ｙ／ＳｉＯ_ｘ、ＳｉＯ_ｘ、Ｓｉ_ｘＮ_ｙ、Ａｌ_２Ｏ_３、ＨｆＡｌＯ_ｘ、ＨｆＡｌＯＮ、ＨｆＳｉＯ_ｘ、ＨｆＳｉＯＮおよびその組合せから成るグループから選択された絶縁物で形成されることを含む請求項１８に記載のフラッシュメモリセルペアの製造方法。
20. 前記電荷保存構造上に前記導電パターンを形成することは、
    ＴａＮ、ＮｉＴａ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、Ｈｆ、Ｎｂ、Ｍｏ、Ｒｕ_２Ｏ、Ｍｏ_２Ｎ、Ｉｒ、Ｐｔ、Ｃｏ、Ｃｒおよびその合金、ドーピングされたポリシリコンおよびその組合せから成るグループから選択された導電物質層を塗布し、
    ブランケットエッチを利用して前記導電物質層の一部を除去し、前記電荷保存構造の外部面上に導電側壁構造を形成することを含む請求項１３に記載のフラッシュメモリセルペアの製造方法。
21. 前記半導体ピラー上に電荷保存構造を形成することは、
    ポリシリコンで前記電荷保存層パターンを形成することを含む請求項１８に記載のフラッシュメモリセルペアの製造方法。
22. 前記導電パターンを形成することは、
    ドーピングされていないポリシリコンから得られた仕事関数と比較して、０．２ｅＶ以上仕事関数を変化させるのに十分なドーパントの量を有するドーピングされたポリシリコン層を形成することを含む請求項２１に記載のフラッシュメモリセルペアの製造方法。
23. 半導体基板上に半導体ピラーのアレイを形成し、
    前記半導体ピラーの各々の上に電荷保存構造を形成し、
    導電素子の導電パターンとスペースを形成して前記電荷保存構造の第１グループを定義するが、前記第１グループの各々は第１軸（ＤＲ１）と平行な軸に従ってアラインされ、前記第１グループそれぞれの各構成要素は単一の導電素子を共有し、
    隣接する前記導電素子間の前記半導体基板内に第１および第２ソースラインを形成し、
    前記半導体ピラーの上面にコモンビットラインコンタクトを形成し、
    第２軸（ＤＲ２）と平行な軸に従ってアラインされた前記電荷保存構造の第２グループを電気的に連結するコモンビットラインを形成することを含み、各メモリセルは一つの前記第１グループおよび一つの前記第２グループのみに共有されるフラッシュメモリセルペアの製造方法。
24. 単一の軸に従ってアラインされた各第１グループは、前記単一の軸と平行な軸に従ってアラインされた隣接する第１グループとピッチ（Ｐ１）ほど離隔されており、
    第１グループ内の各ピラーは、前記第１グループ内の隣接したピラーとピッチ（Ｐ２）ほど離隔されており、Ｐ１＞Ｐ２である請求項２３に記載のフラッシュメモリセルペアの製造方法。
25. 前記導電パターンを形成することは、
    厚さＴ_０のコンフォーマルな導電層を形成し、
    異方性エッチを利用して前記導電層をエッチングし、側面のベースの厚さがＴ_Ｌである側壁構造を形成することを含み、Ｐ２＜２Ｔ_Ｌである請求項２４に記載のフラッシュメモリセルペアの製造方法。
26. 隣接する前記半導体ピラー間で測った前記導電パターンの最小の厚さは、前記Ｔ_０の５０％より小さい請求項２５に記載のフラッシュメモリセルペアの製造方法。