KR20090073508A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 반도체 기술에 있어서, 특히 반도체 소자 제조 방법에 관한 것으로, 소자간 분리를 위한 소자분리막을 반도체 기판에 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역의 소자 형성 영역에 이온주입으로 웰(Well)을 형성하는 단계, 상기 소자 형성 영역에 터널 산화막(Tunnel oxide), 플로팅 게이트(Floating gate) 및 컨트롤 게이트(Control gate)로 구성되는 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 상에 리세스드 영역(Recessed area)을 형성하기 위한 마스크층을 형성하는 단계, 상기 마스크층을 사용하여 워드라인 사이의 활성영역 중에서 상기 게이트 패턴의 일부에 대한 식각을 진행하는 단계, 상기 식각되어 노출된 부위에 이온주입으로 불순물층을 형성하는 단계, 그리고 상기 불순물층이 형성된 상기 리세스드 영역을 포함하는 상기 게이트 패턴의 인접 영역에 소스 및 드레인을 형성하는 단계로 이루어지는 발명이다.

멀티타임프로그래머블(multi Time Programmable; MTP) 타입, 원타인프로그래머블(One Time Programmable; OTP) 타입, SONOS, 리세스드 영역, 워드라인, 게이트 패턴

Description

반도체 소자 제조 방법{method of manufacturing semiconductor device}

본 발명은 반도체 기술에 관한 것으로서, 특히 반도체 소자 제조 방법에 관한 것이다.

일반적으로 반도체 메모리 소자는 크게 휘발성 메모리(volatile memory)와 비휘발성 메모리(non-volatile memory)로 구분된다.

휘발성 메모리의 대부분은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등의 RAM이 차지하고 있으며, 전원 인가시 데이터의 입력 및 보존이 가능하지만, 전원 제거시 데이터가 휘발되어 보존이 불가능한 특징을 가진다.

반면에, ROM(Read Only Memory)이 대부분을 차지하고 있는 비휘발성 메모리는 전원이 인가되지 않아도 데이터가 보존되는 특징을 가진다.

현재, 공정기술 측면에서 비휘발성 메모리 소자는 플로팅 게이트(Floationg Gate) 계열과 두 종류 이상의 유전막이 2중 또는 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.

플로팅 게이트 계열의 메모리 소자는 전위 우물(potential well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(Electrically Erasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 단순 적층 구조의 ETOX(EPROM Tunnel Oxide) 구조와 하나의 셀에 두 개의 트랜지스터가 구비된 채널 분리(Split gate) 구조를 들 수 있다.

반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS/SONOS(Metal/Silicon ONO Semiconductor) 구조가 대표적인 예이다.

비휘발성 메모리 소자는 읽기(Reading), 쓰기(Writing), 소거(Erase)를 반복적으로 사용한다. SONOS 구조에서는 메모리의 일부분으로 읽고, 쓰고, 소거하는 것을 반복적으로 할 수 있다.

도 1에 도시된 종래 기술에 따른 SONOS 구조의 메모리 소자 제조는 다음과 같이 이루어진다.

활성영역과 주변영역으로 정의된 반도체 기판상에 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 차례로 형성한다.

예로써, 산화물을 증착하여 제1 패드 산화막을 형성하고, 제1 패드 산화막 상에 SiN을 증착하여 패드 질화막을 형성하고, 패드 질화막 상에 TEOS(Tetra Ethyl Ortho Silicate)를 증착하여 제2 패드 산화막을 형성한다.

상기한 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 순차적으로 형성한 후에 마스크층을 이용한 반응성 이온 식각(RIE)을 진행하여 소자간 분리를 위 한 트렌치를 형성한다.

이후 트렌치 내부를 절연막으로 매립하고, 매립 후 평판화 작업을 진행하여 STI(Shallow Trench Isolation)를 형성한다.

STI 형성 후에 TEOS의 제2 패드 산화막을 제거하고, 또한 패드 질화막의 일부를 제거한다.

이후에, 활성영역의 소자 형성 영역에 이온주입으로 웰(Well)을 형성한다. 즉, 고전압 및 저전압 소자 형성영역에 깊은 웰을 형성한다.

한편, 저전압 소자 형성영역에는 게이트 패턴을 형성한다. 게이트 패턴 형성을 위해 먼저 웰 영역의 상부에 터널 산화막(Tunnel oxide)을 형성하고, 그 터널 산화막 상에 플로팅 게이트(Floating gate)인 실리콘 질화막을 형성하고, 그 실리콘 질화막 상에 산화막-질화막-산화막(oxide-nitride-oxide; ONO)을 형성하고, 그리고 그 ONO 상에 형성되는 컨트롤 게이트(Control gate)를 형성한다.

이후에 주변영역(peripheral area)을 만들기 위해서, 주변영역에서 ONO막, 플로팅 게이트, 터널 산화막을 제거한다.

상기 게이트 패턴의 형성 이후에는 게이트 패턴에 인접한 반도체 기판 하부에 소스 및 드레인을 형성하여, 반도체 소자의 게이트 구조를 완성한다.

한편, 상기한 저전압 소자 형성영역에 게이트 패턴을 형성하는 과정에서 고전압 소자 형성영역에 게이트 패턴을 형성한다.

이후에, 저전압 및 고전압 소자 형성영역에서, 반도체기판 내에 LDD(Lightly Doped Drain) 영역을 형성한다.

그리고, 저전압 및 고전압 소자 형성영역에 형성된 각 게이트 패턴의 양 측벽에 스페이서(Spacer)를 형성한다.

그러나 상기한 SONOS 구조를 적용한 NOR 플래시 소자나 NAND 플래시 소자는 데이터 유지(Retention) 특성과 E/W 사이클링(Erase/Write cycling) 특성을 좋게 하기에는 문제점이 많다. 그에 따라, 주로 멀티타임프로그래머블(multi Time Programmable; MTP) 타입이나 원타인프로그래머블(One Time Programmable; OTP) 타입으로 사용한다. 그러나 MTP 타입이나 OTP 타입으로 사용될 때 데이터 유지 특성과 E/W 사이클링 특성의 향상보다 소자 크기의 축소나 SOC(System on chip)의 실현이 중요시된다.

본 발명의 목적은 상기한 점을 감안하여 안출한 것으로, MTP 타입이나 OTP 타입으로 사용될 때 셀 크기 축소 및 SOC의 실현을 위한 반도체 소자 제조 방법을 제공하는데 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법의 특징은, 소자간 분리를 위한 소자분리막을 반도체 기판에 형성하는 단계, 상기 소자분리막에 의해 정의되는 활성영역의 소자 형성 영역에 이온주입으로 웰(Well)을 형성하는 단계, 상기 소자 형성 영역에 터널 산화막(Tunnel oxide), 플로팅 게이트(Floating gate) 및 컨트롤 게이트(Control gate)로 구성되는 게이트 패턴을 형성하는 단계, 상기 게이트 패턴 상에 리세스드 영역(Recessed area)을 형성하기 위한 마스크층을 형성하는 단계, 상기 마스크층을 사용하여 워드라인 사이의 활성영역 중에서 상기 게이트 패턴의 일부에 대한 식각을 진행하는 단계, 상기 식각되어 노출된 부위에 이온주입으로 불순물층을 형성하는 단계, 그리고 상기 불순물층이 형성된 상기 리세스드 영역을 포함하는 상기 게이트 패턴의 인접 영역에 소스 및 드레인을 형성하는 단계로 이루어지는 것이다.

본 발명에 따르면, 데이터 유지 특성과 E/W 사이클링 특성 향상에 대해 보다 자유로운 MTP 타입이나 OTP 타입에서 셀 크기를 감소하여 SONOS 구조의 경쟁력을 향상시킬 수 있다. 또한 셀 크기의 축소로 인해 SOC(System on chip) 실현의 장점을 제공한다.

본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자 제조 방법의 바람직한 실시 예를 자세히 설명한다.

도 2는 본 발명에 따른 반도체 소자 구조를 도시한 평면도이다.

본 발명에 따른 SONOS 구조의 메모리 소자 제조는 다음과 같이 이루어진다.

활성영역과 주변영역으로 정의된 반도체 기판상에 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 차례로 형성한다.

예로써, 산화물을 증착하여 제1 패드 산화막을 형성하고, 제1 패드 산화막 상에 SiN을 증착하여 패드 질화막을 형성하고, 패드 질화막 상에 TEOS(Tetra Ethyl Ortho Silicate)를 증착하여 제2 패드 산화막을 형성한다.

상기한 제1 패드 산화막, 패드 질화막 및 제2 패드 산화막을 순차적으로 형성한 후에 마스크층을 이용한 반응성 이온 식각(RIE)을 진행하여 소자간 분리를 위 한 트렌치를 형성한다.

이후 트렌치 내부를 절연막으로 매립하고, 매립 후 평판화 작업을 진행하여 STI를 형성한다.

STI 형성 후에 TEOS의 제2 패드 산화막을 제거하고, 또한 패드 질화막의 일부를 제거한다.

이후에, 활성영역의 소자 형성 영역에 이온주입으로 웰(Well)을 형성한다. 즉, 고전압 및 저전압 소자 형성영역에 깊은 웰을 형성한다.

한편, 저전압 소자 형성영역에는 게이트 패턴을 형성한다. 게이트 패턴 형성을 위해 먼저 웰 영역의 상부에 터널 산화막(Tunnel oxide)을 형성하고, 그 터널 산화막 상에 플로팅 게이트(Floating gate)인 실리콘 질화막을 형성한다.

그 실리콘 질화막 상에 컨트롤 게이트(Control gate)를 형성한다.

상기 게이트 패턴의 형성 이후에 워드라인(200,210) 사이의 활성영역에 있는 단위 셀 영역(100)에 리세스드 영역(Recessed area)을 형성하기 위한 공정을 진행한다.

즉, 리세스드 영역을 형성하기 위한 마스크층을 게이트 패턴 상에 형성하고, 그 마스크층을 사용하여 게이트 패턴의 일부에 대해 산화막까지 식각을 진행한다.

상기 산화막까지 식각되어 노출된 부위에 이온주입하여 불순물층을 형성한다. 이후에 에싱 후 마스크층을 제거한다.

한편, 상기한 과정을 통해 게이트 패턴의 폭이 감소하여 워드라인(200,210) 사이의 폭이 감소된다.

리세스드 영역에 불순물층을 포함하는 게이트 패턴의 인접한 반도체 기판 하부에 소스 및 드레인을 형성하여, 반도체 소자의 게이트 구조를 완성한다.

한편, 상기한 저전압 소자 형성영역에 게이트 패턴을 형성하는 과정에서 고전압 소자 형성영역에 게이트 패턴을 형성한다.

이후에, 저전압 및 고전압 소자 형성영역에서, 반도체기판 내에 LDD(Lightly Doped Drain) 영역을 형성한다.

그리고, 저전압 및 고전압 소자 형성영역에 형성된 각 게이트 패턴의 양 측벽에 스페이서(Spacer)를 형성한다.

지금까지 본 발명의 바람직한 실시 예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다.

그러므로 여기서 설명한 본 발명의 실시 예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

도 1은 종래 기술에 따른 반도체 소자 구조를 도시한 평면도

도 2는 본 발명에 따른 반도체 소자 구조를 도시한 평면도.

*도면의 주요부분에 대한 부호의 설명*

100 : 단위 셀 영역 200,210 : 워드라인(WL)

Claims (1)

1. 소자간 분리를 위한 소자분리막을 반도체 기판에 형성하는 단계;

   상기 소자분리막에 의해 정의되는 활성영역의 소자 형성 영역에 이온주입으로 웰(Well)을 형성하는 단계;

   상기 소자 형성 영역에 터널 산화막(Tunnel oxide), 플로팅 게이트(Floating gate) 및 컨트롤 게이트(Control gate)로 구성되는 게이트 패턴을 형성하는 단계;

   상기 게이트 패턴 상에 리세스드 영역(Recessed area)을 형성하기 위한 마스크층을 형성하는 단계;

   상기 마스크층을 사용하여 워드라인 사이의 활성영역 중에서 상기 게이트 패턴의 일부에 대한 식각을 진행하는 단계;

   상기 식각되어 노출된 부위에 이온주입으로 불순물층을 형성하는 단계; 그리고

   상기 불순물층이 형성된 상기 리세스드 영역을 포함하는 상기 게이트 패턴의 인접 영역에 소스 및 드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.

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