KR100654559B1 - 노어형 플래시 메모리 셀 어레이 및 그의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 NOR형 플래시 메모리 셀 어레이 및 그 제조 방법이 개시된다. 본 플래시 메모리 셀은, 반도체 기판에 형성되고, 비트 라인 방향으로 평행하게 배치되며, 활성 소자 영역을 정의하는 복수의 소자 분리막; 상기 기판 내에 형성되고, 상기 복수의 소자 분리막에 의해 각각 분리되며, 비트 라인 방향으로 이웃하는 두개의 메모리 셀을 병렬 접속하는 복수의 공통 소스 영역; 상기 기판 위에 형성되고, 워드 라인 방향으로 연장되며, 상기 복수의 공통 소스 영역 각각에 접속된 공통 소스 라인; 상기 공통 소스 라인을 따라 연장되고, 일측벽이 상기 공통 소스 라인과 접하는 절연 스페이서; 상기 절연 스페이서의 타측벽에 각각 형성되고, 기판으로부터 터널 산화막, 제1 전극, 전극간 유전막 및 제2 전극이 적층된 스택 게이트; 상기 기판 내에 형성되고, 상기 스택 게이트를 사이에 두고 상기 공통 소스 영역과 대향하는 드레인 영역;을 포함한다.
플래시 메모리, 스택 게이트, SAS
Description
도 1 내지 도8은 본 발명에 따른 NOR형 플래시 메모리 셀 어레이의 제조 방법을 공정 순서대로 도시한 단면도들로서, 활성 소자 영역에서 워드 라인에 수직한 단면을 나타낸다.
도 9는 본 발명에 따른 NOR형 플래시 메모리 셀 구조를 도시한 단면도로서, 활성 소자 영역에서 워드 라인에 수직한 단면을 나타낸다.
본 발명은 플래시 메모리 소자에 관한 것으로서, 보다 자세하게는 NOR형 플래시 메모리 셀 어레이 구조 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전기적 데이터 고쳐쓰기가 가능한 일종의 PROM(Programable ROM)이다. 플래시 메모리는, 메모리 셀이 1개의 트랜지스터로 이루어져 셀 면적이 적은 반면 자외선으로 일괄 소거해야 하는 EPROM(Erasable PROM)과, 전기적 소거가 가능하지만 셀이 2개의 트랜지스터로 이루어져 셀 면적이 큰 단점을 지닌EEPROM(Electrically Erasable PROM)의 장점을 조합하여, 1개의 트랜지스터로서 EPROM의 프로그램 입력 방법과 EEPROM의 소거 방법을 수행토록 만든 소자이며, 그 정확한 명칭은 플래시 이이피롬(Flash EEPROM)이다. 이러한 플래시 메모리는 기억 정보가 전원이 꺼지더라도 없어지지 않으므로 비휘발성 메모리라 불리우며, 이 점에서 DRAM(Dynamic RAM)이나 SRAM(Static RAM) 등과 차이가 있다.
플래시 메모리는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다. 병렬 구조인 NOR형 플래시 메모리는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있으며, 직렬 구조인 NAND형 플래시 메모리는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
한편, NOR형 구조의 플래시 메모리 소자의 제조 과정은, 일반적으로 셀 문턱 전압을 조정하고, 플로팅 게이트, 게이트간 절연막(예컨대, Oxide-Nitride-Oxide) 및 콘트롤 게이트로 구성되는 스택 게이트를 형성하고, SAS(Self-Aligned Source) 공정을 통해 공통 소스 라인을 형성하는 방식으로 진행된다. 여기서, SAS 기술은 워드 라인 방향으로 셀 사이즈를 축소하기 위한 것인데, 게이트 전극용 폴리실리콘층, 실리콘 기판 및 필드 산화막의 식각 선택비를 이용하여 필드 산화막을 식각한 후, 불순물 이온 주입 공정을 통해 공통 소스 라인을 형성하는 기술을 말한다.
최근, 소자의 고집적화 및 고속도화가 가속화됨에 따라, 메모리 셀의 사이즈 및 저항을 보다 작게 디자인할 필요가 있으나, 종래의 NOR형 셀 구조의 제조 공정은 여러가지 문제점을 가지고 있다. 예컨대, SAS 공정으로 공통 소스 라인을 형성하는 경우, SAS 라인의 요철 모양으로 인해 저항값이 매우 높아지게 된다. 이는 결국 소자의 동작 속도를 저하시키는 요인으로 작용하게 된다. 또한, 사진 공정의 한계로 인해 콘트롤 게이트의 선폭을 제어하는 것이 어렵게 되어, 드레인 영역에 PMD(Poly-Silicon Metal Dielectric)를 증착할 때 갭필 마진의 부족으로 보이드(Void)가 발생할 수 있다. 그로 인해, 드레인 영역에 텅스텐 플러그를 형성할 때 콘트롤 게이트와 비트 라인 사이에 단락이 발생하게 된다.
본 발명은 상술한 문제를 해결하기 위하여 창안된 것으로서, SAS 기술을 적용하지 않고도 고집적화된 NOR형 플래시 메모리 소자를 제조하는 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 스택 게이트를 구성하는 콘트롤 게이트가 플로팅 게이트와 자기 정렬된 NOR형 플래시 메모리 소자 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 NOR형 플래시 메모리 셀 어레이의 제조 방법은, (a) 반도체 기판에 소정의 거리만큼 이격되고 서로 평행한 복수의 소자 분리막을 형성하는 단계와, (b) 상기 복수의 소자 분리막과 직교하고, 상기 기판으로부터 순서대로 적층된 터널 산화막, 제1 전극막, 전극간 유전막 및 제1 캐핑막을 포함하며, 소정의 거리만큼 이격된 복수의 라인 패턴을 형성하는 단계와, (c) 상기 복수의 라인 패턴 각각의 측벽에 절연 스페이서를 형성하는 단계와, (d) 상기 복수의 라인 패턴들 사이의 상기 기판의 상부에 도펀트를 주입하여 소스 영역을 형성하는 단계와, (e) 상기 복수의 라인 패턴들로부터 상기 제1 캐핑막을 선택적으로 제거하는 단계와, (f) 상기 전극간 유전막 위에서 소정의 거리만큼 이격된 한쌍의 제2 전극막을 형성함과 동시에, 상기 소스 영역 위 및 이웃하는 상기 절연 스페이서들 사이에 공통 소스 라인을 형성하는 단계와, (g) 상기 한쌍의 제2 전극막 사이로 노출된 각각의 상기 라인 패턴의 일부를 제거하여 서로 대향하는 한쌍의 스택 게이트를 형성하는 단계와, (h) 상기 한쌍의 스택 게이트 사이의 상기 기판의 상부에 도펀트를 주입하여 드레인 영역을 형성하는 단계를 포함한다.
또한, 본 발명에 따른 NOR형 플래시 메모리 셀 어레이는, 반도체 기판에 형성되고, 비트 라인 방향으로 평행하게 배치되며, 활성 소자 영역을 정의하는 복수의 소자 분리막; 상기 기판 내에 형성되고, 상기 복수의 소자 분리막에 의해 각각 분리되며, 비트 라인 방향으로 이웃하는 두개의 메모리 셀을 병렬 접속하는 복수의 공통 소스 영역; 상기 기판 위에 형성되고, 워드 라인 방향으로 연장되며, 상기 복 수의 공통 소스 영역 각각에 접속된 공통 소스 라인; 상기 공통 소스 라인을 따라 연장되고, 일측벽이 상기 공통 소스 라인과 접하는 절연 스페이서; 상기 절연 스페이서의 타측벽에 각각 형성되고, 기판으로부터 터널 산화막, 제1 전극, 전극간 유전막 및 제2 전극이 적층된 스택 게이트; 상기 기판 내에 형성되고, 상기 스택 게이트를 사이에 두고 상기 공통 소스 영역과 대향하는 드레인 영역;을 포함한다.
이하에서는 첨부한 도 1 내지 도 9를 참조하여 본 발명에 따른 NOR형 플래시 메모리 셀 어레이 구조 및 그 제조 방법의 바람직한 실시예를 설명하기로 한다.
도 1 내지 도 8을 참조하여 본 발명에 따른 NOR형 플래시 메모리 셀 어레이의 제조 방법을 자세히 설명한다. 도 1 내지 도 8에는 활성 소자 영역에서 워드 라인에 수직한 단면을 나타내었다.
먼저, 반도체 기판에 STI(Shallow Trench Isolation) 기술을 적용하여 소정의 거리만큼 이격된 복수의 소자 분리막(미도시)을 형성한다. 이 소자 분리막들은 활성 소자 영역을 정의하며, 비트 라인 방향으로 서로 나란하게 형성된다. 그리고, 활성 소자 영역의 기판 내부에 웰(Well)을 형성한다. 예컨대, P형 기판인 경우, 깊은 N 웰을 형성한 다음, 포켓 P 웰을 형성한다. 그 후 임플란트 공정을 통해 셀 문턱 접압을 결정한다.
그리고 나서, 도 1에서 보듯이, 기판(10)의 활성 소자 영역에 터널 산화막(12) 및 제1 전극막(14)을 형성한다. 제1 전극막(14)은 불순물이 도핑된 폴리실리콘으로 형성된다. 그 후, 소자 분리막 위에 형성된 상기 제1 전극막(14)의 일부를 제거하여 소자 분리막과 평행한 패턴을 형성한다. 이렇게 형성된 제1 전극막 패턴 은 워드 라인 방향으로 소정의 거리만큼 이격되어 있으며, 비트 라인 방향으로 평행하게 배열된다.
다음으로, 기판(10)의 전면에 전극간 유전막(16) 및 제1 캐핑막(18)을 차례로 형성한다. 전극간 유전막(16)은 ONO(Oxide-Nitride-Oxide) 유전막으로 형성될 수 있으며, 제1 캐핑막(18)으로는 실리콘 산화막을 이용할 수 있다. 그 후, 임플란트 공정을 통해, 제1 캐핑막(18) 전체에 불순물(예컨대, As)을 이온 주입한다. 후술하겠지만, 이렇게 불순물이 주입된 제1 캐핑막은 기판 위에 형성된 다른 산화막 보다 식각율이 높기 때문에 선택적으로 제거하는 것이 용이하다.
계속해서, 도 2에서 보듯이, 기판 위에 형성된 터널 산화막(12), 제1 전극막 (14), 전극간 유전막(16) 및 제1 캐핑막(18)의 일부를 소자 분리막에 수직한 방향(즉, 워드 라인 방향)으로 소정의 폭만큼 제거한다. 이 패터닝 공정에 의해서, 제1 전극막(14)은 워드 라인 방향으로 소정의 거리만큼 이격된 복수개의 패턴으로 다시 분리되는데, 이렇게 분리된 제1 전극막 조각들은 후속 공정에서 다시 한번 패터닝되어, 최종적으로 플로팅 게이트를 구성된다. 도 2에서의 패터닝 공정을 거치면, 터널 산화막(12), 제1 전극막(14), 전극간 유전막(16) 및 제1 캐핑막(18)이 적층된 복수의 스택이 형성되는데, 이하에서는 이 스택들을 라인 패턴이라고 칭한다.
라인 패턴을 형성한 후, 기판(10) 전체에 대하여 절연막을 형성하고, 에치백 공정을 거쳐 절연 스페이서(20a)를 형성한다. 절연 스페이서(20a)는 라인 패턴들 각각의 측벽에 형성된다. 또한, 제1 캐핑막을 실리콘 산화막으로 형성한 경우에, 절연 스페이서(20a)는 실리콘 질화막으로 형성되는 것이 바람직하다.
그 후, 도 3에서 보듯이, 라인 패턴들 사이, 즉 절연 스페이서(20a)의 사이의 기판(10) 상부에 도펀트를 이온 주입하여 확산 영역을 형성한다. 이 확산 영역은 공통 소스(S)로 기능하게 된다.
다음으로, 도 4를 참조하면, 각각의 라인 패턴들 상부에 형성된 제1 캐핑막을 선택적으로 제거한다. 여기서, 제1 캐핑막(18)은 앞에서 설명한 불순물 이온 주입 공정 또는 소스 영역(S)을 형성하기 위한 이온 주입 공정을 통해 식각률이 매우 높아져서, 다른 산화막보다 먼저 식각된다. 따라서, 식각 시간을 조정하면 제1 캐핑막(18)만을 선택적으로 제거하는 것이 가능하게 된다.
계속해서, 도 5에서 보듯이, 제1 캐핑막(18)이 선택적으로 제거된 라인 패턴의 상부(즉, 전극간 유전막 상부)에 도전성 물질(22)을 형성하고, 이와 동시에 이웃하는 두개의 절연 스페이서들(20a) 사이의 갭을 도전성 물질(22)로 매립한다. 이 도전성 물질(22)로는 불순물이 도핑된 폴리실리콘을 이용하는 것이 바람직하다. 그 후, 도전성 물질(22)을 에치백 공정을 통해 도 6과 같은 스페이서 형상의 제2 전극막(22a) 및 공통 소스 라인(22b)을 동시에 형성한다. 여기서, 에치백 공정은 적어도 공통 소스 라인(22b) 및 그와 이웃하는 2개의 제2 전극막들(22a) 사이로 절연 스페이서(20a)의 상부가 노출될 때까지 수행한다. 그리하여, 이 스페이서(20a)에 의해 제2 전극막(22a) 및 공통 소스 라인(22b)이 전기적으로 절연된다.
다음으로, 서로 대향하는 한쌍의 제2 전극막(22a)의 상부 및 공통 소스 라인(22b)의 상부에 각각 제2 캐핑막(24a 및 24b)을 형성한다. 제2 캐핑막(24a 및 24b)은 폴리실리콘을 열산화시켜 형성할 수 있다. 그 후, 사진 공정 및 에칭 공정 을 수행하여 서로 대향하는 제2 전극막(22a) 사이의 전극간 유전막(16) 및 제1 전극막(14)의 일부를 제거하면, 도 7에서 보듯이, 서로 대향하는 한쌍의 스택 게이트가 형성된다. 이 스택 게이트는 기판으로부터 차례대로 터널 산화막(12a), 제1 전극막(14a), 전극간 유전막(16a) 및 제2 전극막(22a)로 이루어지며, 제1 전극막(14a) 및 제2 전극막(22a)은 각각 플로팅 게이트 및 콘트롤 게이트로 기능하게 된다.
다음으로, 도 8에서 보듯이, 한쌍의 스택 게이트의 측벽에 제1 전극막(14a)의 측벽을 절연하기 위한 측벽 절연막(26)을 형성한다. 그리고, 한쌍의 스택 게이트 사이로 노출된 기판(10)의 상부에 도펀트를 주입하여 드레인 영역(D)을 형성하면, 플래시 메모리 셀 어레이가 완성된다.
도 9에는 본 발명에 따른 플래시 메모리 셀 어레이 구조물 위에 PMD(28), 드레인 콘택(30) 및 금속 배선(32)을 형성한 소자의 단면도를 나타내었다.
도 9를 참조하면, 이웃하는 두개의 메모리 셀을 병렬 접속하는 일련의 공통 소스 영역(S)이 기판(10) 위에 형성된 공통 소스 라인(22b)에 의해 연결된다. 공통 소스 라인(22b)은 워드 라인 방향으로 연장되어 있으며, 각각의 측벽에 절연 스페이서(20a)가 형성되어 있다. 또한, 공통 소스 라인(22b)과 접하지 않은 절연 스페이서(20a)의 반대측 측벽에는, 기판으로부터 터널 산화막(12a), 제1 전극(14a), 전극간 유전막(16a) 및 제2 전극(22a)이 적층된 스택 게이트가 형성되어 있다.
여기서, 제2 전극(22a)의 비트 라인 방향으로의 일측벽이 제1 전극(14a)의 측벽에 자기 정렬되어 있다. 이를 통해, 콘트롤 게이트의 선폭 변동을 최소한으로 줄일 수 있다. 특히, 제2 전극(22a)은 스페이서 형상으로 형성되므로, PMD(28)을 형성할 때 보이드가 발생하는 것을 방지할 수 있으며, 나아가 콘트롤 게이트와 드레인 콘택 사이에 비트 라인 브리지가 발생하는 것을 효과적으로 방지할 수 있다. 또한, 드레인 콘택(30)을 형성하기 위한 여유 공간을 주어진 면적 내에서 최대한으로 확보할 수 있으므로, 셀의 고집적화에도 유리하다.
한편, 제2 전극(22a)과 동시에 형성되는 공통 소스 라인(22b)은, 종래 SAS 공정에 의해 형성한 공통 소스 라인과 달리, 기판(10) 위에 형성되어 있으므로 그 프로파일을 제어하는 것이 용이하다. 또한, 공통 소스 라인(22b)은 제2 전극(22a)와 동일한 도전성 물질로 두껍게 형성되어 있기 때문에, 전기 저항이 작아서 소자의 고속도화에 유리하다.
본 발명에 따르면, SAS 기술을 적용하지 않고도 공통 소스 라인을 형성할 수 있을 뿐만 아니라, 공통 소스 라인을 전극 재료로 형성하기 때문에, 고집적화 및 고속도화된 NOR형 플래시 메모리 소자를 제공할 수 있다.
또한, 본 발명에 따른 플래시 메모리 소자는 스택 게이트를 구성하는 콘트롤 게이트가 플로팅 게이트와 자기 정렬되어 있어서, 드레인 컨택을 위한 공정 마진을 충분히 확보할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.
Claims (15)
- (a) 반도체 기판에 소정의 거리만큼 이격되고 서로 평행한 복수의 소자 분리막을 형성하는 단계와,(b) 상기 복수의 소자 분리막과 직교하고, 상기 기판으로부터 순서대로 적층된 터널 산화막, 제1 전극막, 전극간 유전막 및 제1 캐핑막을 포함하며, 소정의 거리만큼 이격된 복수의 라인 패턴을 형성하는 단계와,(c) 상기 복수의 라인 패턴 각각의 측벽에 절연 스페이서를 형성하는 단계와,(d) 상기 복수의 라인 패턴들 사이의 상기 기판의 상부에 도펀트를 주입하여 소스 영역을 형성하는 단계와,(e) 상기 복수의 라인 패턴들로부터 상기 제1 캐핑막을 선택적으로 제거하는 단계와,(f) 상기 전극간 유전막 위에서 소정의 거리만큼 이격된 한쌍의 제2 전극막을 형성함과 동시에, 상기 소스 영역 위 및 이웃하는 상기 절연 스페이서들 사이에 공통 소스 라인을 형성하는 단계와,(g) 상기 한쌍의 제2 전극막 사이로 노출된 각각의 상기 라인 패턴의 일부를 제거하여 서로 대향하는 한쌍의 스택 게이트를 형성하는 단계와,(h) 상기 한쌍의 스택 게이트 사이의 상기 기판의 상부에 도펀트를 주입하여 드레인 영역을 형성하는 단계를 포함하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제1항에서, 상기 (b) 단계는,(b1) 상기 기판의 전면에 상기 터널 산화막 및 제1 전극막을 차례로 형성하는 단계와,(b2) 상기 소자 분리막 위에 형성된 상기 제1 전극막의 일부를 제거하는 단계와,(b3) 상기 소자 분리막 및 상기 제1 전극막을 포함하는 상기 기판의 전면에 상기 전극간 유전막 및 상기 제1 캐핑막을 차례로 형성하는 단계와,(b4) 상기 터널 산화막, 상기 제1 전극막, 상기 전극간 유전막 및 상기 제1 캐핑막을 상기 소자 분리막에 수직한 방향으로 소정의 폭만큼 제거하는 단계를 포함하는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제2항에서,상기 제1 전극막은 상기 (b4) 단계에 의해서 상기 복수의 소자 분리막 위에서 소정의 거리만큼 이격되는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제2항에서,상기 (b4) 단계 이전에 상기 제1 캐핑막에 불순물을 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제1항에서, 상기 (f) 단계는,(f1) 상기 복수의 라인 패턴 각각의 위 및 이웃하는 절연 스페이서들 사이에 도전성 물질을 증착하는 단계와,(f2) 상기 도전성 물질을 에치백하여 상기 제2 전극막 및 상기 공통 소스 라인을 동시에 형성하는 단계를 포함하는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제1항에서,상기 (f) 단계에서, 상기 공통 소스 라인은 상기 절연 스페이서에 의해 상기 제2 전극막과 전기적으로 분리되는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제5항에서,상기 (f2) 단계에서, 상기 도전성 물질의 에치백 공정은 적어도 상기 공통 소스 라인 및 그와 이웃하는 2개의 상기 제2 전극막들 사이로 상기 절연 스페이서의 일부가 노출될 때까지 수행되는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제1항에서, 상기 (g) 단계는,(g1) 상기 제2 전극막 및 상기 공통 소스 라인 위에 제2 캐핑막을 형성하는 단계와,(g2) 상기 한쌍의 제2 전극막 사이의 상기 전극간 유전막 및 상기 제1 전극막의 일부를 제거하는 단계를 포함하는 것을 특징으로 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 제1항에서,상기 (h) 단계 이전에 상기 한쌍의 스택 게이트의 측벽에 상기 제1 전극막의 측벽을 절연하는 측벽 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이의 제조 방법.
- 반도체 기판에 형성되고, 비트 라인 방향으로 평행하게 배치되며, 활성 소자 영역을 정의하는 복수의 소자 분리막;상기 기판 내에 형성되고, 상기 복수의 소자 분리막에 의해 각각 분리되며, 비트 라인 방향으로 이웃하는 두개의 메모리 셀을 병렬 접속하는 복수의 공통 소스 영역;상기 기판 위에 형성되고, 워드 라인 방향으로 연장되며, 상기 복수의 공통 소스 영역 각각에 접속된 공통 소스 라인;상기 공통 소스 라인을 따라 연장되고, 일측벽이 상기 공통 소스 라인과 접하는 절연 스페이서;상기 절연 스페이서의 타측벽에 각각 형성되고, 기판으로부터 터널 산화막, 제1 전극, 전극간 유전막 및 제2 전극이 적층된 스택 게이트;상기 기판 내에 형성되고, 상기 스택 게이트를 사이에 두고 상기 공통 소스 영역과 대향하는 드레인 영역;을 포함하는 NOR형 플래시 메모리 셀 어레이.
- 제10항에서,상기 제1 전극은 상기 소자 분리막을 사이에 두고 워드 라인 방향으로 이웃하는 메모리 셀과 분리되어 형성된 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이.
- 제10항에서,상기 제2 전극은 워드 라인 방향으로 연장되며, 비트 라인 방향으로의 측벽이 상기 제1 전극의 측벽에 자기 정렬된 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이.
- 제10항에서,상기 절연 스페이서는 상기 공통 소스 라인 및 상기 스택 게이트를 전기적으로 절연하는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이.
- 제10항에서,상기 공통 소스 라인 및 상기 제2 전극은 동일한 도전 재료로 형성된 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이.
- 제10항에서,상기 제2 전극은 스페이서 형상으로 형성되는 것을 특징으로 하는 NOR형 플래시 메모리 셀 어레이.
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